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CN105529262A - 一种垂直双扩散金属氧化物半导体场效应管及其制作方法 - Google Patents

一种垂直双扩散金属氧化物半导体场效应管及其制作方法 Download PDF

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CN105529262A
CN105529262A CN201410514651.2A CN201410514651A CN105529262A CN 105529262 A CN105529262 A CN 105529262A CN 201410514651 A CN201410514651 A CN 201410514651A CN 105529262 A CN105529262 A CN 105529262A
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CN
China
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region
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CN201410514651.2A
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孙晓儒
周宏伟
阮孟波
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Wuxi China Resources Huajing Microelectronics Co Ltd
Original Assignee
Wuxi China Resources Huajing Microelectronics Co Ltd
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Priority to PCT/CN2014/095925 priority patent/WO2016049992A1/zh
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Abstract

本发明提供了一种垂直双扩散金属氧化物半导体场效应管及其制作方法，所述场效应管的制作方法包括：提供第一导电类型衬底；在衬底上方生长具有第一导电类型的第一外延层；在第一外延层上方形成交替相间的第一导电类型柱区和第二导电类型柱区；在第一导电类型柱区上方形成具有第一导电类型的第三外延层，以及在第二导电类型柱区上方形成第二导电类型阱区；在第三外延层表面形成栅极区；在第二导电类型阱区内形成第一导电类型源区；形成栅极金属层、源极金属层和漏极金属层。本发明通过增加第一外延层和在第二外延层中形成的交替相间的第一导电类型柱区和第二导电类型柱区，大大降低了导通电阻。

Description

一种垂直双扩散金属氧化物半导体场效应管及其制作方法
技术领域
本发明属于功率半导体器件制造技术领域，涉及一种垂直双扩散金属氧化物半导体场效应管及其制作方法。
背景技术
垂直双扩散金属氧化物半导体场效应管(VDMOS)因具有开关损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点，被越来越广泛地应用在模拟电路和驱动电路中，尤其是高压功率部分。
如图1所示，为传统的VDMOS器件的结构剖面图，包括N型半导体衬底101，位于衬底101上方的漂移层102，位于漂移层102表面的栅极G，栅极G包括栅氧化层105及依次位于栅氧化层105上方的多晶硅层106和栅极金属层107，位于栅极G两侧漂移层102内的P型阱区103，位于P型阱区103内的N型源区104，位于N型源区104表面的源极金属层108以及位于衬底100背面的漏极金属层109。传统的VDMOS器件的导通电阻主要是漂移层102的电阻，漂移层102的耐压能力由其厚度和掺杂浓度决定。为了降低导通电阻，需要减薄VDMOS漂移层102的厚度，或者提高漂移层102的掺杂浓度，但这会导致VDMOS耐压的降低。传统的VDMOS的导通电阻随耐压的增长受硅极限的限制，称为“硅限”，导通电阻随着耐压成2.5次方的关系增加。由此可见，传统VDMOS器件具有导通电阻高的缺陷。
发明内容
鉴于此，本发明提供了一种垂直双扩散金属氧化物半导体场效应管及其制作方法，以降低器件的导通电阻。
为实现上述目的，本发明采用如下技术方案：
一方面，本发明实施例提供一种垂直双扩散金属氧化物半导体场效应管的制作方法，包括如下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底上方形成第一外延层，所述第一外延层的导电类型为第一导电类型，所述第一外延层具有第一电阻率；
在所述第一外延层上方形成交替相间的第一导电类型柱区和第二导电类型柱区，所述第二导电类型柱区位于所述第一导电类型柱区的两侧，所述第一导电类型柱区具有第二电阻率，所述第二电阻率小于所述第一电阻率；
在所述第一导电类型柱区上方形成第三外延层，所述第三外延层的导电类型为第一导电类型，所述第三外延层具有第三电阻率，以及在所述第二导电类型柱区上方形成第二导电类型阱区，所述第二导电类型阱区与所述第二导电类型柱区相连，所述第三电阻率等于所述第二电阻率；
在所述第三外延层上表面形成栅极区；
在所述第二导电类型阱区内形成第一导电类型源区；
在所述栅极区上方形成栅极金属层，在所述第一导电类型源区上方形成源极金属层，在所述第一导电类型衬底下方形成漏极金属层。
进一步地，所述第一外延层的厚度为10～30微米，所述第一电阻率为5～20欧姆·厘米，所述第一导电类型柱区的厚度为15～40微米，所述第二电阻率为2～10欧姆·厘米。
进一步地，所述第三外延层的厚度为5～10微米，所述第三外延层的掺杂离子类型和掺杂浓度与所述第一导电类型柱区相同。
进一步地，所述形成交替相间的第一导电类型柱区和第二导电类型柱区的方法为多次外延法或深槽外延法。
进一步地，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
另一方面，本发明实施例提供一种垂直双扩散金属氧化物半导体场效应管，所述场效应管包括：
第一导电类型衬底；
位于所述第一导电类型衬底下方的漏极金属层；
位于所述第一导电类型衬底上方的第一外延层，所述第一外延层的导电类型为第一导电类型，所述第一外延层具有第一电阻率，所述第一电阻率为5～20欧姆·厘米；
位于所述第一外延层上方的交替相间的第一导电类型柱区和第二导电类型柱区，所述第二导电类型柱区位于所述第一导电类型柱区的两侧，所述第一导电类型柱区具有第二电阻率，所述第二电阻率小于所述第一电阻率；
位于所述第一导电类型柱区上方的第三外延层，所述第三外延层的导电类型为第一导电类型，所述第三外延层具有第三电阻率，所述第三电阻率等于所述第二电阻率，以及位于所述第三外延层表面的栅极区和栅极金属层；
位于所述第二导电类型柱区上方的第二导电类型阱区，所述第二导电类型阱区与所述第二导电类型柱区相连；
位于所述第二导电类型阱区内的第一导电类型源区，以及位于所述第一导电类型源区表面的源极金属层。
进一步地，所述第一外延层的厚度为10～30微米，所述第一电阻率为5～20欧姆·厘米，所述第一导电类型柱区的厚度为15～40微米，所述第二电阻率为2～10欧姆·厘米。
进一步地，所述第三外延层的厚度为5～10微米，所述第三外延层的掺杂离子类型和掺杂浓度与所述第一导电类型柱区相同。
进一步地，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
与现有技术相比，本发明技术方案的优点是：
本发明提供的垂直双扩散金属氧化物半导体场效应管及其制作方法，与传统的VDMOS器件相比，通过增加第二外延层，并在其内部生成交替相间的第一导电类型柱区和第二导电类型柱区，引入了横向电场，使得器件柱区在较小的关断电压下即可完全耗尽，击穿电压仅与柱区厚度及临界电场有关，打破了传统VDMOS器件的“硅限”，使导通电阻随耐压的升高缓慢增加。因此，在相同的耐压下，柱区的掺杂浓度可以提高一个数量级，大大降低了导通电阻；同时在第二外延层和第一导电类型衬底之间形成第一外延层，作为低压VDMOS的漂移层，其导通电阻很小，在器件厚度不变的条件下，进一步降低了器件总的导通电阻。
附图说明
下面将通过参照附图详细描述本发明或现有技术的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1为现有技术的传统VDMOS器件的结构剖面图；
图2为本发明实施例提供的垂直双扩散金属氧化物半导体场效应管的结构剖面图；
图3为本发明实施例提供的垂直双扩散金属氧化物半导体场效应管的制作流程图；
图4a为图3所示步骤S1中对应的结构剖面图；
图4b为图3所示步骤S2中对应的结构剖面图；
图4c为图3所示步骤S3中对应的结构剖面图一；
图4d为图3所示步骤S3中对应的结构剖面图二；
图4e为图3所示步骤S3中对应的结构剖面图一；
图4f为图3所示步骤S3中对应的结构剖面图二；
图4g为图3所示步骤S4中对应的结构剖面图；
图4h为图3所示步骤S5中对应的结构剖面图；
图4i为图3所示步骤S6中对应的结构剖面图；
图4j为图3所示步骤S7中对应的结构剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明中第一导电类型为N型，第二导电类型为P型；或第一导电类型为P型，第二导电类型为N型。为了便于描述，本发明实施例提供的结构中第一导电类型衬底为N型衬底，第一导电类型的第一外延层为N型第一外延层，第一导电类型柱区为N型柱区，第二导电类型柱区为P型柱区，第二导电类型阱区为P型阱区，第一导电类型源区为N型源区。
图2给出了本发明实施例提供的垂直双扩散金属氧化物半导体场效应管的结构剖面图，如图2所示，该场效应管包括N型衬底200；位于N型衬底200下方的漏极金属层210；位于N型衬底200上方的N型第一外延层201；位于第一外延层201上方的交替相间的N型柱区202和P型柱区203，P型柱区203位于所述N型柱区202的两侧，N型柱区202具有第二电阻率；位于N型柱区202上方的N型第三外延层211，以及位于第三外延层211表面的栅极区和栅极金属层208，栅极区包括栅氧化层206和多晶硅层207；位于P型柱区203上方的P型阱区204P型阱区204与P型柱区203相连；位于P型阱区204内的N型源区205，以及位于N型源区205表面的源极金属层209；所述第一外延层201具有第一电阻率，所述第三外延层211具有第三电阻率，其中，第二电阻率小于第一电阻率，第三电阻率等于第二电阻率。
本实施例中，其中的N型衬底200可以为N型单晶硅，掺杂浓度为N型重掺杂，其中N型离子可以为锑或砷离子；另外，N型衬底200作为漏区，和漏极金属层210构成了漏极D。
另外，第一外延层201可以为N型外延单晶硅，掺杂浓度为N型轻掺杂，掺杂离子为磷或砷。可选的，该第一外延层201的厚度为10～30微米，电阻率为5～20欧姆·厘米。
本发明上述实施例中，场效应管包括位于第一外延层201上方的交替相间的N型柱区202和P型柱区203，P型柱区203位于N型柱区202的两侧，N型柱区202具有第二电阻率,且P型柱区203和N型柱区202应满足电荷平衡；可选的，N型柱区202的厚度为15～40微米，N型柱区202的电阻率为2～10欧姆·厘米，P型柱区203的电阻率为2～10欧姆·厘米，其中，N型柱区202的掺杂离子与第一外延层201的掺杂离子相同，P型柱区203的掺杂离子可以为硼。
本实施例中的第三外延层211可以为N型外延单晶硅层，第三外延层211的掺杂浓度和掺杂离子类型与N型柱区202相同；可选的，第三外延层211的厚度为5～10微米，电阻率为2～10欧姆·厘米。
栅极区包括栅氧化层206、多晶硅层207。栅氧化层206位于第三外延层211表面，可选厚度为500～2000埃，其成分至少包括氧化硅；多晶硅层207位于栅氧化层206上方，可选厚度为1000～7000埃；栅极金属层208淀积在多晶硅层207表面，栅极区和栅极金属层208构成了栅极G。
本实施例中，P型阱区204位于栅极G两侧第三外延层211内，上表面与栅氧化层206部分接触，且与P型柱区203和N型柱区202相接触，且P型阱区204的宽度大于P型柱区203的宽度；P型阱区204的掺杂离子与P型柱区203的掺杂离子相同。
N型源区205为N型重掺杂离子区域，位于P型阱区204内的顶端，上表面与栅氧化层206部分接触，N型源区205与其表面上的源极金属层209构成了源极S。
本发明实施例提供的垂直双扩散金属氧化物半导体场效应管，与传统的VDMOS器件相比，通过增加第二外延层，并在其内部生成交替相间的第一导电类型柱区和第二导电类型柱区，引入了横向电场，使得器件柱区在较小的关断电压下即可完全耗尽，击穿电压仅与柱区厚度及临界电场有关，打破了传统VDMOS器件的“硅限”，使导通电阻随耐压的升高缓慢增加。因此，在相同的耐压下，柱区的掺杂浓度可以提高一个数量级，大大降低了导通电阻；同时在第二外延层和第一导电类型衬底之间形成第一外延层，作为低压VDMOS的漂移层，其导通电阻很小，在器件厚度不变的条件下，进一步降低了器件总的导通电阻。
下面，对本发明实现上述场效应管器件的制造方法做详细说明。
图3给出了本发明实施例提供的垂直双扩散金属氧化物半导体场效应管的制作流程图，如图3所示，制作方法包括步骤：
步骤S1、提供N型衬底；
参考图4a，本实施例中，对单晶硅片进行N型离子重掺杂，形成N+型半导体衬底200，所述N型离子为磷或砷。
步骤S2、在上述N型衬底上方外延生成N型第一外延层；
参考图4b，本实施例采用外延法在N型衬底200上方外延生成N-型单晶硅层，形成N型第一外延层201，第一外延层201具有第一电阻率，第一外延层201的掺杂离子与N型衬底200中的离子相同，可选的，第一外延层的厚度为10～30微米，电阻率为5～20欧姆·厘米。
步骤S3、在上述第一外延层上方形成交替相间的N型柱区和P型柱区；
本发明实施例中采用多次外延法和深槽外延法形成所述交替相间的N型柱区和P型柱区。
参考图4c-4d，采用多次外延法形成N型柱区202和P型柱区203。
具体地，通过多次外延，每次外延伴随光刻、离子注入来形成N型柱区202和P型柱区203。
参考图4c，该方法在第一外延层201上方外延一层较薄的第二电阻率子外延层300，掺杂离子与N型衬底200中的掺杂离子相同，在第二电阻率子外延层300上方形成一层光刻胶层302，通过带有P型掺杂区301图案的掩膜版对光刻胶层302进行曝光，在光刻胶层302表面上两侧形成P型掺杂区301图案，之后以具有P型掺杂区301图案的光刻胶层为掩膜，采用离子注入的方式形成P型掺杂区301，本步骤中注入的离子可以为硼。
参考图4d，去除光刻胶层302，重复以上步骤1～2次即外延较薄的第二电阻率子外延层、光刻和离子注入直至N型柱区202和P型柱区203预设的厚度，去除最后一层第二电阻率子外延层表面的光刻胶层，在最后一层第二电阻率子外延层中的P型掺杂区301表面进行热推阱，使相邻P型掺杂区301在纵向上连在一起形成P型柱区203，至此便形成了交替相间的P型柱区203和N型柱区202。
由于该半超结VDMOS的深宽比较小，采用深槽外延法形成N型柱区202和P型柱区203不易在外延过程中形成空洞，相比多次外延法降低了工艺难度，减小了工艺成本。因此，还可以采用深槽外延法形成N型柱区202和P型柱区203。
参考图4e-图4f，采用深槽外延法形成N型柱区202和P型柱区203。
具体地，可以先在预设厚度的N-型外延层两侧刻蚀深沟槽，然后在深沟槽中进行P型外延生长。
参考图4e，该方法在第一外延层201上方外延一层预设厚度的第二外延层500，第二外延层500具有第二电阻率，第二外延层500的掺杂离子与N型衬底200中的掺杂离子相同，在第二外延层500上方生成硬掩膜层502，硬掩膜层502的材料为氧化硅或氮化硅。本发明实施例使用氧化硅硬掩膜层502，形成方法是热氧化法，可选厚度为4000～10000埃。在硬掩膜层502上形成光阻图案503，光阻图案503覆盖硬掩膜层502中间部分，以光阻图案503为掩膜，通过干法刻蚀工艺，去除未被光阻图案503保护的硬掩膜层502，两端形成开口。进行湿法刻蚀，去除光阻图案503，沿所述开口进行干法刻蚀，直至露出第一外延层201，形成P型柱区深槽501。
参考图4f，在所述P型柱区深槽501内形成P型柱区203，P型柱区203的制作方法可以为选择性外延法，P型柱区203的材料为外延单晶硅，可选的，电阻率为2～10欧姆·厘米。进行刻蚀工艺，去除硬掩膜层502，露出N型柱区202，至此便形成了交替相间的P型柱区203和N型柱区202。
参考图4d或图4f，P型柱区203位于N型柱区202的两侧，N型柱区202具有第二电阻率,第二电阻率大于第一电阻率，且P型柱区203和N型柱区202应满足电荷平衡；可选的，N型柱区202的厚度为15～40微米，N型柱区202的电阻率为2～10欧姆·厘米，P型柱区203的电阻率为2～10欧姆·厘米，其中，N型柱区202的掺杂离子与第一外延层201的掺杂离子相同，P型柱区203的掺杂离子为硼。
步骤S4、在上述N型柱区上方形成N型第三外延层，以及在所述P型柱区上方形成P型阱区；
参考图4g，本实施例中，在N型柱区202和P型柱区203上方通过外延法生成N型第三外延层211，第三外延层211具有第三电阻率，其中，第三外延层211的材料可以为单晶硅，第三电阻率等于第二电阻率；第三外延层211的掺杂浓度和掺杂离子类型与N型柱区202的相同，可选的，第三外延层211的厚度为5～10微米，电阻率为2～10欧姆·厘米；通过光刻、离子注入工艺，在第三外延层211两侧形成P型掺杂区，再对P型杂质进行扩散、热推阱形成P型阱区204，P型阱区204与P型柱区203、N型柱区202相接触，且P型阱区204的宽度大于P型柱区203的宽度；P型阱区204的掺杂离子与P型柱区203的掺杂离子相同。
步骤S5、在上述第三外延层表面形成栅极区；
参考图4h，本实施例中，在第三外延层211上方一次性生长栅氧化层206，栅氧化层206至少包括氧化硅，可选厚度为500～2000埃，栅氧化层206下表面两端与P型阱区部分接触；在栅氧化层206上方淀积多晶硅层207，多晶硅层207的可选厚度为1000～7000埃，多晶硅层207可采用低压化学气相淀积法形成。采用光刻工艺在多晶硅层207表面形成具有栅区图案的光刻胶层700，以具有栅区图案的光刻胶层700为掩膜，采用干法刻蚀的方式同时刻蚀掉未被光刻胶层700覆盖的多晶硅层207和其下方的栅氧化层206，暂时保留光刻胶层700。
步骤S6、在上述P型阱区内形成N型源区；
参考图4i，本实施例中，以光刻胶层700为掩膜，注入N型杂质，经退火形成高掺杂N型源区205，去除光刻胶层700。N型源区205位于P型阱区204内的顶端，上表面与栅氧化层206部分接触
步骤S7、分别在上述栅极区上方、N型源区上方和N型衬底下方形成栅极金属层、源极金属层和漏极金属层。
参考图4j，本实施例中，在器件的上表面及背面淀积金属层，形成金属层的方法可以为金属化学气相淀积法，在多晶硅层207上方形成的金属层为栅极金属层208，在N型源区205上方形成的金属层为源极金属层209,在N型衬底200背面形成的金属层为漏极金属层210。栅极区和栅极金属层208构成了栅极G，N型源区205和源极金属层209构成了源极S，N型衬底200和漏极金属层210构成了漏极D。
本发明提出的垂直双扩散金属氧化物半导体场效应管及其制作方法，与传统的VDMOS器件相比，通过增加第二外延层，并在其内部生成交替相间的第一导电类型柱区和第二导电类型柱区，引入了横向电场，使得器件柱区在较小的关断电压下即可完全耗尽，击穿电压仅与柱区厚度及临界电场有关，打破了传统VDMOS器件的“硅限”，使导通电阻随耐压的升高缓慢增加。因此，在相同的耐压下，柱区的掺杂浓度可以提高一个数量级，大大降低了导通电阻；同时在第二外延层和第一导电类型衬底之间形成第一外延层，作为低压VDMOS的漂移层，其导通电阻很小，在器件厚度不变的条件下，进一步降低了器件总的导通电阻。
上述仅对本发明中的具体实施例加以说明，但并不能作为本发明的保护范围，凡是依据本发明中的设计精神所作出的等效变化或修饰或等比例放大或缩小等，均应认为落入本发明的保护范围。

Claims (9)

1.一种垂直双扩散金属氧化物半导体场效应管的制作方法，其特征在于，包括如下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底上方形成第一外延层，所述第一外延层的导电类型为第一导电类型，所述第一外延层具有第一电阻率；
在所述第一外延层上方形成交替相间的第一导电类型柱区和第二导电类型柱区，所述第二导电类型柱区位于所述第一导电类型柱区的两侧，所述第一导电类型柱区具有第二电阻率，所述第二电阻率小于所述第一电阻率；
在所述第一导电类型柱区上方形成第三外延层，所述第三外延层的导电类型为第一导电类型，所述第三外延层具有第三电阻率，以及在所述第二导电类型柱区上方形成第二导电类型阱区，所述第二导电类型阱区与所述第二导电类型柱区相连，所述第三电阻率等于所述第二电阻率；
在所述第三外延层上表面形成栅极区；
在所述第二导电类型阱区内形成第一导电类型源区；
在所述栅极区上方形成栅极金属层，在所述第一导电类型源区上方形成源极金属层，在所述第一导电类型衬底下方形成漏极金属层。
2.根据权利要求1所述的制作方法，其特征在于，所述第一外延层的厚度为10～30微米，所述第一电阻率为5～20欧姆·厘米，所述第一导电类型柱区的厚度为15～40微米，所述第二电阻率为2～10欧姆·厘米。
3.根据权利要求1所述的制作方法，其特征在于，所述第三外延层的厚度为5～10微米，所述第三外延层的掺杂离子类型和掺杂浓度与所述第一导电类型柱区相同。
4.根据权利要求1所述的制作方法，其特征在于，所述形成交替相间的第一导电类型柱区和第二导电类型柱区的方法为多次外延法或深槽外延法。
5.根据权利要求1至4任一项所述的制作方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
6.一种根据权利要求1至5任一项所述的制作方法制作的垂直双扩散金属氧化物半导体场效应管，其特征在于，所述场效应管包括：
第一导电类型衬底；
位于所述第一导电类型衬底下方的漏极金属层；
位于所述第一导电类型衬底上方的第一外延层，所述第一外延层的导电类型为第一导电类型，所述第一外延层具有第一电阻率；
位于所述第一外延层上方的交替相间的第一导电类型柱区和第二导电类型柱区，所述第二导电类型柱区位于所述第一导电类型柱区的两侧，所述第一导电类型柱区具有第二电阻率，所述第二电阻率小于所述第一电阻率；
位于所述第一导电类型柱区上方的第三外延层，所述第三外延层的导电类型为第一导电类型，所述第三外延层具有第三电阻率，所述第三电阻率等于所述第二电阻率，以及位于所述第三外延层表面的栅极区和栅极金属层；
位于所述第二导电类型柱区上方的第二导电类型阱区，所述第二导电类型阱区与所述第二导电类型柱区相连；
位于所述第二导电类型阱区内的第一导电类型源区，以及位于所述第一导电类型源区表面的源极金属层。
7.根据权利要求6所述的场效应管，其特征在于，所述第一外延层的厚度为10～30微米，所述第一电阻率为5～20欧姆·厘米，所述第一导电类型柱区的厚度为15～40微米，所述第二电阻率为2～10欧姆·厘米。
8.根据权利要求6所述的场效应管，其特征在于，所述第三外延层的厚度为5～10微米，所述第三外延层的掺杂离子类型和掺杂浓度与所述第一导电类型柱区相同。
9.根据权利要求6至8任一项所述的场效应管，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
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