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KR101360070B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR101360070B1
KR101360070B1 KR1020120155373A KR20120155373A KR101360070B1 KR 101360070 B1 KR101360070 B1 KR 101360070B1 KR 1020120155373 A KR1020120155373 A KR 1020120155373A KR 20120155373 A KR20120155373 A KR 20120155373A KR 101360070 B1 KR101360070 B1 KR 101360070B1
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KR
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silicon carbide
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pillar region
carbide substrate
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이종석
홍경국
천대환
정영균
Original Assignee
현대자동차 주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n+형 탄화 규소 기판의 제1면에 배치되어 있는 복수 개의 n형 필라 영역, 복수 개의 p형 필라 영역 및 n-형 에피층, n-형 에피층 위에 차례로 배치되어 있는 p형 에피층 및 n+ 영역, n+ 영역 및 p형 에피층을 관통하고, n-형 에피층에 배치되어 있는 트렌치, 트렌치 내에 배치되어 있는 게이트 절연막, 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, p형 에피층, n+ 영역 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, n형 필라 영역과 p형 필라 영역은 n-형 에피층의 내부에 배치되어 있고, n형 필라 영역과 p형 필라 영역은 트렌치와 떨어져 있으며, 트렌치의 하부에 대응하는 부분에는 배치되어 있지 않다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이에 따라 종래의 실리콘(Silicon)을 이용한 MOSFET(metal oxide semiconductor field effect transistor, 금속 산화막 반도체 전계 트랜지스터) 대신에 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에 대한 연구 및 개발이 많이 이루어지고 있다. 특히, 수직형 트렌치(trench) MOSFET에 대한 개발이 많이 이루어지고 있다.
수직형 트렌치 MOSFET 의 경우, 게이트 하단에 전계가 집중되는 전계 밀집 효과로 인해 산화막이 파괴되는 항복 현상이 발생하여 원자재가 가지고 있는 고유의 임계 전압에 의한 항복 전압보다 매우 낮은 항복 전압을 나타내는 조기 항복 현상(premature breakdown) 발생하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 항복 전압을 향상시키고, 온 저항을 감소시키는 것이다.
본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n+형 탄화 규소 기판의 제1면에 배치되어 있는 복수 개의 n형 필라 영역, 복수 개의 p형 필라 영역 및 n-형 에피층, n-형 에피층 위에 차례로 배치되어 있는 p형 에피층 및 n+ 영역, n+ 영역 및 p형 에피층을 관통하고, n-형 에피층에 배치되어 있는 트렌치, 트렌치 내에 배치되어 있는 게이트 절연막, 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, p형 에피층, n+ 영역 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, n형 필라 영역과 p형 필라 영역은 n-형 에피층의 내부에 배치되어 있고, n형 필라 영역과 p형 필라 영역은 트렌치와 떨어져 있으며, 트렌치의 하부에 대응하는 부분에는 배치되어 있지 않다.
n형 필라 영역과 p형 필라 영역은 교대로 배치되어 있을 수 있다.
n형 필라 영역과 p형 필라 영역은 서로 접촉되어 있을 수 있다.
n형 필라 영역과 p형 필라 영역의 두께는 동일할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n+형 탄화 규소 기판의 제1면의 제1 부분을 노출하는 제1 버퍼층 패턴을 형성하는 단계, n+형 탄화 규소 기판의 제1면의 제1 부분에 제1 에피택셜 성장으로 n형 필라 영역을 형성하는 단계, 제1 버퍼층 패턴을 제거한 후, n+형 탄화 규소 기판의 제1면의 제1 부분에 인접한 n+형 탄화 규소 기판의 제1면의 제2 부분을 노출하는 제2 버퍼층 패턴을 형성하는 단계, n+형 탄화 규소 기판의 제1면의 제2 부분에 제2 에피택셜 성장으로 p형 필라 영역을 형성하는 단계, 제2 버퍼층 패턴을 제거하여 n+형 탄화 규소 기판의 제1면의 제2 부분 사이에 위치한 n+형 탄화 규소 기판의 제1면의 제3 부분을 노출하는 단계, n+형 탄화 규소 기판의 제1면의 상기 제3 부분, n형 필라 영역 및 p형 필라 영역 위에 제3 에피택셜 성장으로 n-형 에피층을 형성하는 단계, n-형 에피층 위에 제4 에피택셜 성장으로 p형 에피층을 형성하는 단계, p형 에피층 위에 제5에피택셜 성장으로 n+ 영역을 형성하는 단계, 그리고 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계를 포함하고, 트렌치는 n+형 탄화 규소 기판의 제1면의 제3 부분에 대응하는 부분에 형성되고, n형 필라 영역과 p형 필라 영역은 상기 트렌치와 떨어져 있으며, n+형 탄화 규소 기판의 제1면의 제3 부분에는 형성되지 않는다.
제2 버퍼층 패턴을 형성하는 단계는 n형 필라 영역 위 및 n+형 탄화 규소 기판의 제1면의 제3 부분에 제2 버퍼층 패턴을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+ 영역을 형성하는 단계 이후에 트렌치 내에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, 게이트 절연막 및 상기 게이트 전극 위에 산화막을 형성하는 단계, 그리고 p형 에피층, n+ 영역 및 산화막 위에 소스 전극을 형성하고, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, n-형 에피층 내부에 트렌치와 떨어져 있고, 서로 접촉하고 있는 n형 필라 영역 및 p형 필라 영역을 배치함으로써, 트렌치 바닥의 게이트 절연막에 집중되는 전계를 n형 필라 영역과 p형 필라 영역 사이의 PN 접합으로 분산시킬 수 있으므로, 반도체 소자의 항복 전압을 향상시킬 수 있다.
또한, 트렌치의 하부에 대응하는 부분에는 n형 필라 영역 및 p형 필라 영역을 배치시키지 않아, 전자 및 전류가 드레인 전극으로 이동하기 위한 통로가 확보되므로, 반도체 소자의 온 저항을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 소자와 종래의 반도체 소자의 온 저항을 비교한 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 1를 참조하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100)의 제1면에 복수 개의 n형 필라(pillar) 영역(200), 복수 개의 p형 필라 영역(300) 및 n-형 에피층(400)이 배치되어 있다.
n-형 에피층(400) 위에 p형 에피층(500) 및 n+ 영역(600)이 순차적으로 배치되어 있다.
n-형 에피층(400), p형 에피층(500) 및 n+ 영역(600)에는 트렌치(650)가 배치되어 있다. 트렌치(650)는 n+ 영역(600) 및 p형 에피층(500)을 관통한다.
n형 필라 영역(200) 및 p형 필라 영역(300)은 서로 접촉하며, 교대로 배치되어 있다. 또한, n형 필라 영역(200) 및 p형 필라 영역(300)은 n-형 에피층(400)의 내부에 위치하며, p형 에피층(500) 및 트렌치(650)와 떨어져 배치되어 있다. 또한, 트렌치(650)의 하부에 대응하는 부분에는 n형 필라 영역(200) 및 p형 필라 영역(300)이 배치되어 있지 않다.
트렌치(650) 내에는 게이트 절연막(700)이 배치되어 있고, 게이트 절연막(700) 위에는 게이트 전극(800)이 배치되어 있고, 게이트 절연막(700) 및 게이트 전극(800) 위에는 산화막(710)이 배치되어 있다. 게이트 전극(800)은 트렌치(650)를 채우고 있다.
p형 에피층(500), n+ 영역(600) 및 산화막(710) 위에는 소스 전극(900)이 형성되어 있다. n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(950)이 형성되어 있다.
이와 같이, n-형 에피층(400) 내부에 트렌치(650)와 떨어져 있고, 서로 접촉하고 있는 n형 필라 영역(200) 및 p형 필라 영역(300)을 배치함으로써, 트렌치(650) 바닥의 게이트 절연막(700)에 집중되는 전계를 n형 필라 영역(200)과 p형 필라 영역(300) 사이의 접합 즉, PN 접합으로 분산시킬 수 있으므로, 반도체 소자의 항복 전압을 향상시킬 수 있다.
또한, 트렌치(650)의 하부에 대응하는 부분에는 n형 필라 영역(200) 및 p형 필라 영역(300)을 배치시키지 않아, 전자 및 전류가 드레인 전극(950)으로 이동하기 위한 통로가 확보되므로, 반도체 소자의 온 저항을 감소시킬 수 있다.
그러면 도 2 내지 도 9 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 2에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 제1 버퍼층 패턴(50)을 형성한다. 제1 버퍼층 패턴(50)은 n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A)을 노출한다.
도 3에 도시한 바와 같이, n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A)에 제1 에피택셜 성장으로 복수 개의 n형 필라 영역(200)을 형성한다.
도 4에 도시한 바와 같이, 제1 버퍼층 패턴(50)을 제거한 후, n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)을 노출하는 제2 버퍼층 패턴(60)을 형성한다. 이 때, 제2 버퍼층 패턴(60)은 n형 필라 영역(200) 위 및 n+형 탄화 규소 기판(100)의 제1면의 제3 부분(C)에 형성된다.
n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)은 n+형 탄화 규소 기판(100)의 제1면의 제1 부분(A)과 인접하고, n+형 탄화 규소 기판(100)의 제1면의 제3 부분(C)은 n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B) 사이에 위치한다.
도 5에 도시한 바와 같이, n+형 탄화 규소 기판(100)의 제1면의 제2 부분(B)에 제2 에피택셜 성장으로 p형 필라 영역(300)을 형성한다. 이 때, n형 필라 영역(200) 및 n+형 탄화 규소 기판(100)의 제1면의 제3 부분(C)은 제2 버퍼층 패턴(60)에 의해 제2 에피택셜 성장이 이루어지지 않는다. p형 필라 영역(300)과 n형 필라 영역(200)의 두께는 동일하다.
도 6에 도시한 바와 같이, 제2 버퍼층 패턴(60)을 제거한 후, n+형 탄화 규소 기판(100)의 제1면의 제3 부분(C), n형 필라 영역(200) 및 p형 필라 영역(300) 위에 제3 에피택셜 성장으로 n-형 에피층(400)을 형성한다. 이에 따라, n형 필라 영역(200) 및 p형 필라 영역(300)은 n-형 에피층(400)의 내부에 위치한다.
도 7에 도시한 바와 같이, n-형 에피층(400) 위에 제4 에피택셜 성장으로 p형 에피층(500)을 형성하고, p형 에피층(500) 위에 제5 에피택셜 성장으로 n+ 영역(600)을 형성한다. p형 에피층(500)은 n형 필라 영역(200) 및 p형 필라 영역(300)과 떨어져 형성된다.
본 실시예에서는 n+ 영역(600)을 제5 에피택셜 성장으로 형성하였지만, 에피택셜 성장을 진행하지 않고 p형 에피층(500)의 일부 표면에 n+ 이온을 주입하여 n+ 영역(600)을 형성할 수도 있다.
도 8에 도시한 바와 같이, n+ 영역(600) 및 p형 에피층(500)을 관통하고, n-형 에피층(400)의 일부 식각하여 트렌치(650)를 형성한다. n형 필라 영역(200) 및 p형 필라 영역(300)은 트렌치(650)와 떨어져 있고, 트렌치(650)의 하부에는 n형 필라 영역(200) 및 p형 필라 영역(300)이 형성되어 있지 않다. 즉, 트렌치(650)는 n+형 탄화 규소 기판(100)의 제1면의 제3 부분(C)에 대응하는 부분에 형성된다.
도 9에 도시한 바와 같이, 트렌치(650) 내에 게이트 절연막(700)을 형성하고, 게이트 절연막(700) 위에 게이트 전극(800)을 형성한다. 게이트 절연막(700) 및 게이트 전극(800) 위에 산화막(710)을 형성하고, n+ 영역(600)의 일부를 식각한다.
도 1에 도시한 바와 같이, p형 에피층(500), n+ 영역(600) 및 산화막(710) 위에 소스 전극(900)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(950)을 형성한다.
그러면, 도 10을 참고하여 본 발명의 실시예에 따른 반도체 소자와 종래의 반도체 소자의 특성에 대해 상세하게 설명한다.
도 10은 본 발명의 실시예에 따른 반도체 소자와 종래의 반도체 소자의 전류-전압 특성을 비교한 그래프이다.
도 10에서 A1은 종래의 일반적인 수직형 트렌치 MOSFET이고, B1는 본 발명의 실시예에 따른 반도체 소자이다.
도 10을 참고하면, 동일한 전압에서 본 발명의 실시예에 따른 반도체 소자의 전류의 양이 종래의 일반적인 수직형 트렌치 MOSFET의 전류의 양보다 많음을 알 수 있다. 이에, 본 발명의 실시예에 따른 반도체 소자의 온 저항이 종래의 반도체 소자의 온 저항에 비해 감소되었음을 알 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 제1 버퍼층 패턴 60: 제2 버퍼층 패턴
100: n+형 탄화 규소 기판 200: n형 필라 영역
300: p형 필라 영역 400: n-형 에피층
500: p형 에피층 600: n+ 영역
650: 트렌치 700: 게이트 절연막
710: 산화막 800: 게이트 전극
900: 소스 전극 950: 드레인 전극

Claims (10)

  1. n+형 탄화 규소 기판,
    상기 n+형 탄화 규소 기판의 제1면에 배치되어 있는 복수 개의 n형 필라 영역, 복수 개의 p형 필라 영역 및 n-형 에피층,
    상기 n-형 에피층 위에 차례로 배치되어 있는 p형 에피층 및 n+ 영역,
    상기 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층에 배치되어 있는 트렌치,
    상기 트렌치 내에 배치되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 배치되어 있는 게이트 전극,
    상기 게이트 전극 위에 배치되어 있는 산화막,
    상기 p형 에피층, 상기 n+ 영역 및 상기 산화막 위에 배치되어 있는 소스 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 n형 필라 영역과 상기 p형 필라 영역은 상기 n-형 에피층의 내부에 배치되어 있고,
    상기 n형 필라 영역과 상기 p형 필라 영역은 상기 트렌치와 떨어져 있으며, 상기 트렌치의 하부에 대응하는 부분에는 배치되어 있지 않는 반도체 소자.
  2. 제1항에서,
    상기 n형 필라 영역과 상기 p형 필라 영역은 교대로 배치되어 있는 반도체 소자.
  3. 제2항에서,
    상기 n형 필라 영역과 상기 p형 필라 영역은 서로 접촉되어 있는 반도체 소자.
  4. 제3항에서,
    상기 n형 필라 영역과 상기 p형 필라 영역의 두께는 동일한 반도체 소자.
  5. n+형 탄화 규소 기판의 제1면에 상기 n+형 탄화 규소 기판의 제1면의 제1 부분을 노출하는 제1 버퍼층 패턴을 형성하는 단계,
    상기 n+형 탄화 규소 기판의 제1면의 상기 제1 부분에 제1 에피택셜 성장으로 n형 필라 영역을 형성하는 단계,
    상기 제1 버퍼층 패턴을 제거한 후, 상기 n+형 탄화 규소 기판의 제1면의 상기 제1 부분에 인접한 상기 n+형 탄화 규소 기판의 제1면의 제2 부분을 노출하는 제2 버퍼층 패턴을 형성하는 단계,
    상기 n+형 탄화 규소 기판의 제1면의 상기 제2 부분에 제2 에피택셜 성장으로 p형 필라 영역을 형성하는 단계,
    상기 제2 버퍼층 패턴을 제거하여 상기 n+형 탄화 규소 기판의 제1면의 상기 제2 부분 사이에 위치한 상기 n+형 탄화 규소 기판의 제1면의 제3 부분을 노출하는 단계,
    상기 n+형 탄화 규소 기판의 제1면의 상기 제3 부분, 상기 n형 필라 영역 및 상기 p형 필라 영역 위에 제3 에피택셜 성장으로 n-형 에피층을 형성하는 단계,
    상기 n-형 에피층 위에 제4 에피택셜 성장으로 p형 에피층을 형성하는 단계,
    상기 p형 에피층 위에 제5에피택셜 성장으로 n+ 영역을 형성하는 단계, 그리고
    상기 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계를 포함하고,
    상기 트렌치는 상기 n+형 탄화 규소 기판의 제1면의 상기 제3 부분에 대응하는 부분에 형성되고,
    상기 n형 필라 영역과 상기 p형 필라 영역은 상기 트렌치와 떨어져 있으며, 상기 n+형 탄화 규소 기판의 제1면의 상기 제3 부분에는 형성되지 않는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 n형 필라 영역과 상기 p형 필라 영역은 교대로 형성되는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 n형 필라 영역과 상기 p형 필라 영역은 서로 접촉되는 반도체 소자의 제조 방법.
  8. 제7항에서,
    상기 n형 필라 영역과 상기 p형 필라 영역의 두께는 동일한 반도체 소자의 제조 방법.
  9. 제5항에서,
    상기 제2 버퍼층 패턴을 형성하는 단계는
    상기 n형 필라 영역 위 및 상기 n+형 탄화 규소 기판의 제1면의 상기 제3 부분에 상기 제2 버퍼층 패턴을 형성하는 반도체 소자의 제조 방법.
  10. 제5항에서,
    상기 n+ 영역을 형성하는 단계 이후에
    상기 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 절연막 및 상기 게이트 전극 위에 산화막을 형성하는 단계, 그리고
    상기 p형 에피층, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하고, 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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