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KR101416361B1 - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

쇼트키 배리어 다이오드 및 그 제조 방법 Download PDF

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Abstract

본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형 에피층, n-형 에피층 내에 위치하는 제1 p+ 영역, n-형 에피층 및 제1 p+ 영역 위에 위치하는 n형 에피층, n형 에피층 내에 위치하는 제2 p+ 영역, n형 에피층 및 제2 p+ 영역 위에 위치하는 쇼트키 금속, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 오믹 금속을 포함하고, 제1 p+ 영역과 제2 p+ 영역은 서로 접촉되어 있다.

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SHOTTKY BARRIER DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
쇼트키 배리어 다이오드(shottky barrier diode, SBD)는 일반적인 PN 다이오드와 달리 PN 접합을 이용하지 않고, 금속과 반도체가 접합된 쇼트키 접합을 이용하는 것으로, 빠른 스위칭 특성을 나타내며, PN 다이오드 보다 낮은 턴 온 전압 특성을 갖는다.
일반적인 쇼트키 배리어 다이오드는 누설 전류의 저감 특성을 향상시키기 위하여 쇼트키 접합부의 하단에 p+ 영역이 형성된 접합 장벽 쇼트키(junction barrier shottky, JBS)의 구조를 적용하여 역전압 인가 시 확산된 PN 다이오드 공핍층의 중첩에 의해 누설 전류가 차단되고 항복 전압이 향상되는 효과를 얻고 있다.
하지만, 쇼트키 접합부에 p+ 영역이 존재함으로써, 순방향의 전류 경로가 되는 쇼트키 전극과 n- 드리프트 층과의 접촉 면적이 좁아져 저항치가 증가하고, 쇼트키 배리어 다이오드의 온(on) 저항이 증가되는 문제가 있다. 또한, p+ 영역이 플로팅 되어 있어 누설 전류를 차단시키는 공핍층의 너비가 넓지 않아 p+ 영역 사이의 간격을 작게 하는 공정 상의 어려움이 있다.
본 발명이 해결하고자 하는 과제는 쇼트키 배리어 다이오드에서, 쇼트키 접합 면적을 극대화하여 순방향 전압 인가 시 온 저항을 낮추는 것이다.
본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판의 제1면에 위치하는 n-형 에피층, n-형 에피층 내에 위치하는 제1 p+ 영역, n-형 에피층 및 제1 p+ 영역 위에 위치하는 n형 에피층, n형 에피층 내에 위치하는 제2 p+ 영역, n형 에피층 및 제2 p+ 영역 위에 위치하는 쇼트키 금속, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 오믹 금속을 포함하고, 제1 p+ 영역과 제2 p+ 영역은 서로 접촉되어 있다.
제1 p+ 영역은 n-형 에피층의 표면에 격자 형상으로 형성되어 있을 수 있다.
제2 p+ 영역은 n형 에피층의 가장자리를 둘러싸는 사각 형상으로 형성되어 있을 수 있다.
본 발명의 한 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층을 형성하는 단계, n-형 에피층의 표면에 p+ 이온을 주입하여 제1 p+ 영역을 형성하는 단계, n-형 에피층 및 제1 p+ 영역 위에 n형 에피층을 형성하는 단계, n형 에피층의 표면에 n+ 이온을 주입하여 제2 p+ 영역을 형성하는 단계, n형 에피층 및 제2 p+ 영역 위에 쇼트키 금속을 형성하는 단계, 그리고 n+형 탄화 규소 기판의 제2면에 오믹 금속을 형성하는 단계를 포함하고, 제1 p+ 영역과 제2 p+ 영역은 서로 접촉한다.
이와 같이 본 발명의 한 실시예에 따르면, 쇼트키 접합 면적이 극대화되어 순방향 전압 인가 시 온 저항을 낮출 수 있다.
도 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 단면도 이다.
도 2은 도 1의 n-형 에피층의 평면도 이다.
도 3은 도 1의 n형 에피층의 평면도 이다.
도 4 내지 도 7은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 단면도 이고, 도 2는 도 1의 n-형 에피층의 평면도 이고, 도 3은 도 1의 n형 에피층의 평면도 이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 쇼트키 배리어 다이오드는 n+형 탄화 규소 기판(100)의 제1면에 n-형 에피층(200), n형 에피층(300), 및 쇼트키 금속(400)이 순차적으로 적층되어 있고, n+형 탄화 규소 기판(100)의 제2면에 오믹 금속(500)이 적층되어 있다.
n-형 에피층(200)에는 p+ 이온이 주입된 제1 p+ 영역(210)이 형성되어 있고, n형 에피층(300)에는 p+ 이온이 주입된 제2 p+ 영역(310)이 형성되어 있다.
제1 p+ 영역(210)은 n-형 에피층(200)의 표면에 격자 형상으로 형성된다. 제2 p+ 영역(310)은 n형 에피층(300)의 가장자리를 둘러싸는 사각형 형상으로 형성되어 있으며, 제1 p+ 영역(210)과 접촉한다.
이와 같이, 제1 p+ 영역(210)과 제2 p+ 영역(310)이 접촉되어 전기적으로 연결되어 있으므로, 역 바이어스 인가 시 제1 p+ 영역(210)과 n-형 에피층(200)의 접합 영역에 역 바이어스가 인가되어 종래보다 더 넓은 공핍층이 형성되어 누설 전류가 크게 감소된다.
또한, 제1 p+ 영역(210)을 n-형 에피층(200)의 표면에 형성하고, 제1 p+ 영역(210)과 접촉하는 제2 p+ 영역(310)을 n형 에피층(300)의 가장자리에 형성함으로써, 쇼트키 접합 면적이 증가하여 순방향 전압 인가 시 온-저항을 낮출 수 있다.
그러면, 도 4 내지 도 7 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 4 내지 도 7은 본 발명의 실시예에 따른 쇼트키 배리어 다이오드의 제조 방법을 순서대로 도시한 도면이다.
도 4에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 n-형 에피층(200)을 형성한다.
이어서, 도 5에 도시한 바와 같이, n-형 에피층(200)의 일부 표면에 p+ 이온을 주입하여 제1 p+ 영역(210)을 형성한다. 제1 p+ 영역(210)은 n-형 에피층(200)의 표면 위에 격자 모양으로 형성된다.
이어서, 도 6에 도시한 바와 같이, n-형 에피층(200) 및 제1 p+ 영역(210) 위에 에피택셜 성장으로 n형 에피층(300)을 형성한다.
이어서, 도 7에 도시한 바와 같이, n형 에피층(300)의 일부 표면에 p+ 이온을 주입하여 제2 p+ 영역(310)을 형성한다. 제2 p+ 영역(310)은 n형 에피층(300)의 가장자리를 둘러싸는 사각 형상으로 형성된다. 제2 p+ 영역(310)은 제1 p+ 영역(210)에 접촉한다.
이어서, 도 1에 도시한 바와 같이, n형 에피층(300) 및 제2 p+ 영역(310) 위에 쇼트키 금속(500)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 오믹 금속(500)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형 에피층
210: 제1 p+ 영역 300: n형 에피층
310: 제2 p+ 영역 400: 쇼트키 금속
500: 오믹 금속

Claims (6)

  1. n+형 탄화 규소 기판의 제1면에 위치하는 n-형 에피층,
    상기 n-형 에피층 내에 위치하는 제1 p+ 영역,
    상기 n-형 에피층 및 상기 제1 p+ 영역 위에 위치하는 n형 에피층,
    상기 n형 에피층 내에 위치하는 제2 p+ 영역,
    상기 n형 에피층 및 상기 제2 p+ 영역 위에 위치하는 쇼트키 금속, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 오믹 금속을 포함하고,
    상기 제1 p+ 영역과 상기 제2 p+ 영역은 서로 접촉되어 있고,
    상기 제2 p+ 영역은 상기 n형 에피층의 가장자리를 둘러싸는 사각 형상으로 형성되어 있고,
    상기 쇼트키 금속은 상기 n형 에피층 및 상기 제2 p+ 영역과 접촉되어 있는 쇼트키 배리어 다이오드.
  2. 제1항에서,
    상기 제1 p+ 영역은 상기 n-형 에피층의 표면에 격자 형상으로 형성되어 있는 쇼트키 배리어 다이오드.
  3. 삭제
  4. n+형 탄화 규소 기판의 제1면에 n-형 에피층을 형성하는 단계,
    상기 n-형 에피층의 표면에 p+ 이온을 주입하여 제1 p+ 영역을 형성하는 단계,
    상기 n-형 에피층 및 상기 제1 p+ 영역 위에 n형 에피층을 형성하는 단계,
    상기 n형 에피층의 표면에 n+ 이온을 주입하여 제2 p+ 영역을 형성하는 단계,
    상기 n형 에피층 및 상기 제2 p+ 영역 위에 쇼트키 금속을 형성하는 단계, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 오믹 금속을 형성하는 단계를 포함하고,
    상기 제1 p+ 영역과 상기 제2 p+ 영역은 서로 접촉하고,
    상기 제2 p+ 영역은 상기 n형 에피층의 가장자리를 둘러싸는 사각 형상으로 형성되고,
    상기 쇼트키 금속은 상기 n형 에피층 및 상기 제2 p+ 영역과 접촉되는 쇼트키 배리어 다이오드의 제조 방법.
  5. 제4항에서,
    상기 제1 p+ 영역은 상기 n-형 에피층의 표면에 격자 형상으로 형성되는 쇼트키 배리어 다이오드의 제조 방법.
  6. 삭제
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