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CN113937168A - 碳化硅结势垒肖特基半导体器件及其制造方法 - Google Patents

碳化硅结势垒肖特基半导体器件及其制造方法 Download PDF

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CN113937168A
CN113937168A CN202010668498.4A CN202010668498A CN113937168A CN 113937168 A CN113937168 A CN 113937168A CN 202010668498 A CN202010668498 A CN 202010668498A CN 113937168 A CN113937168 A CN 113937168A
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China
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junction barrier
silicon carbide
semiconductor device
region
metal layer
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陈道坤
林苡任
史波
曾丹
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Gree Electric Appliances Inc of Zhuhai
Zhuhai Zero Boundary Integrated Circuit Co Ltd
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Gree Electric Appliances Inc of Zhuhai
Zhuhai Zero Boundary Integrated Circuit Co Ltd
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Abstract

本申请涉及半导体器件技术领域，具体而言，涉及一种碳化硅结势垒肖特基半导体器件及其制造方法。碳化硅结势垒肖特基半导体器件包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其中，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。有源区中心的电流密度比有源区边缘区域的电流密度稍低，使得碳化硅结势垒肖特基半导体器件在正向工作时的热分布更均匀，以此达到优化器件热分布的目的，避免热量局部积累导致碳化硅器件性能的退化或可靠性问题。

Description

碳化硅结势垒肖特基半导体器件及其制造方法
技术领域
本申请涉及半导体器件技术领域，具体而言，涉及一种碳化硅结势垒肖特基半导体器件及其制造方法。
背景技术
碳化硅（SiC）是第三代宽禁带半导体之一，具有宽带隙、高击穿电场、高热导率、耐高温、耐高压、抗辐射等优异物理特性，所以SiC功率器件非常适合于高温、高电压、高功率等电力电子应用系统，在电动汽车、光伏逆变、轨道交通、风能发电、电机驱动等应用领域具有广阔应用前景。
得益于碳化硅优异的材料特性，相比于硅基功率器件，碳化硅功率器件的芯片面积更小，电流密度更大，故其工作损耗产生的热量更加集中。因此，对碳化硅功率器件而言，优化芯片热分布，尽可能使热量均匀分布，避免热局域积累导致碳化硅器件性能的退化或可靠性问题，显得尤为重要。
发明内容
为了解决碳化硅功率器件热量局域积累导致的碳化硅器件性能的退化或可靠性降低的技术问题，本申请提供了一种碳化硅结势垒肖特基半导体器件及其制造方法。
为了实现上述目的，根据本技术方案的一个方面，本技术方案提供了一种碳化硅结势垒肖特基半导体器件。
根据本申请实施例的碳化硅结势垒肖特基半导体器件，其包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其中，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。
进一步的，沿所述有源区的中部至边缘的方向，所述结势垒区的宽度逐渐增加。
进一步的，所述结势垒区的宽度为2μm，沿所述有源区的中部至边缘的方向，所述结势垒区的间距由1μm逐渐增加到4μm。
进一步的，所述有源区还包括设置在所述外延层上表面的阳极金属层，所述衬底的背面依次设置有欧姆接触金属层和阴极金属层。
进一步的，所述结势垒区为长条形或环形。
进一步的，碳化硅结势垒肖特基半导体器件还包括依次设置在所述外延层上表面的介质钝化层和保护层。
进一步的，所述衬底为N型碳化硅，电阻率为0.01-0.03Ω·㎝，厚度为100μm-180μm。
进一步的，所述阳极金属层包括叠层设置的第一金属层及第二金属层，所述第一金属层可以和N型SiC形成肖特基接触势垒。
为了实现上述目的，根据本技术方案的第二个方面，本技术方案还提供了一种碳化硅结势垒肖特基半导体器件的制造方法，用于制备本申请技术方案提供的上述碳化硅结势垒肖特基半导体器件。
根据本申请实施例的碳化硅结势垒肖特基半导体器件的制造方法，其包括以下步骤：
于一衬底上形成外延层；
向所述外延层注入P型杂质离子并激活，同时形成有源区和终端区的P型离子注入区，有源区的P型离子注入区即为所述势垒区；
在外延层的上表面依次形成阳极金属层、介质钝化层和保护层。
进一步的，在外延层的上表面依次形成阳极金属层、介质钝化层和保护层之后还包括：所述衬底经减薄处理后依次在所述衬底的背面形成欧姆接触金属层和阴极金属层。
进一步的，所述介质钝化层为SiO、SiO2、SiN和SiON中的一种或多种的组合，形成方法为PECVD、LPCVD或ALD，所述介质钝化层的厚度为50-2000nm。
本发明技术方案提出了一种新的有源区结构，相比于现有技术，使得有源区中心的电流密度比有源区边缘区域的电流密度稍低，使得碳化硅结势垒肖特基半导体器件在正向工作时的热分布更均匀，以此达到优化器件热分布的目的，避免热量局部积累导致碳化硅器件性能的退化或可靠性问题。
附图说明
构成本申请的一部分的附图用来提供对本申请的进一步理解，使得本申请的其它特征、目的和优点变得更明显。本申请的示意性实施例附图及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为现有技术中碳化硅肖特基二极管的原理说明图；
图2为现有技术中碳化硅肖特基二极管的平面结构参考图；
图3为现有技术中碳化硅肖特基二极管的剖面结构参考图；
图4为本申请实施例提供的一种碳化硅结势垒肖特基半导体器件的平面示意图；
图5为本申请实施例提供的一种碳化硅结势垒肖特基半导体器件的剖面示意图；
图6为本申请实施例提供的另一种碳化硅结势垒肖特基半导体器件的平面示意图；
图7-15为本申请实施例提供的碳化硅结势垒肖特基半导体器件的制造方法各步骤对应的结构示意图。
图中：
1、衬底；2、外延层；3、有源区；4、终端区；5、结势垒区；6、阳极金属层；7、欧姆接触金属层；8、阴极金属层；9、介质钝化层；10、保护层；11、掩膜层。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请中，术语“上”、“下”、“内”、“中”、“外”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。
并且，上述部分术语除了可以用于表示方位或位置关系以外，还可能用于表示其他含义，例如术语“上”在某些情况下也可能用于表示某种依附关系或连接关系。对于本领域普通技术人员而言，可以根据具体情况理解这些术语在本申请中的具体含义。
此外，术语“设置”、“连接”、“固定”应做广义理解。例如，“连接”可以是固定连接，可拆卸连接，或整体式构造；可以是机械连接，或电连接；可以是直接相连，或者是通过中间媒介间接相连，又或者是两个装置、元件或组成部分之间内部的连通。对于本领域普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
由于碳化硅属于宽禁带半导体，碳化硅二极管如果采用PN结结构，开启电场大（3V左右），会使得导通损耗非常高。通常碳化硅二极管采用肖特基结结构，开启电场低（小于1V），导通损耗小。但碳化硅肖特基二极管（SBD）在反向偏置时，由于肖特基势垒会受镜像力的影响而降低，导致反向漏电偏大。为了解决该问题，如图1所示，碳化硅肖特基二极管一般采用结势垒肖特基（JBS）结构，即在外延层表面间隔分布P型离子注入区，使碳化硅结势垒肖特基二极管兼具SBD二极管正向特性和PN二极管反向特性，正向导通电压低，反向漏电小。
如图1所示，碳化硅JBS二极管正向导通时，由于碳化硅PN结导通电压大，肖特基结会先导通，电流从依次流过阳极肖特基接触、碳化硅外延层、碳化硅衬底和阴极。现有技术方案中，如图2和3所示，碳化硅JBS二极管有源区的肖特基接触的宽度（即P型离子注入区间距）不变，因此，碳化硅JBS二极管正向工作时电流会均匀流过芯片有源区。但由于芯片的边缘散热快，中心散热慢，所以芯片中心的温度会偏高，可能带来性能退化和可靠性问题。为了解决这一技术问题，本发明提出了一种碳化硅半导体器件，在现有技术的基础上进一步优化碳化硅半导体器件的结构，优化其热分布，提高其工作稳定性。
下面将参照附图对本发明的示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。
如图4和5所示，本申请实施例提供的碳化硅结势垒肖特基半导体器件包括依次层叠设置的阴极金属层8、欧姆接触金属层7、衬底1和外延层2，所述外延层2上表面设置有源区3和位于所述有源区3周围的终端区4，所述有源区3包括若干间隔设置的结势垒区5以及设置在所述外延层2上表面的阳极金属层6。碳化硅结势垒肖特基半导体器件还包括依次设置在所述外延层上表面的介质钝化层9和保护层10。
其中，衬底1和外延层2具有第一导电类型，衬底1选择为N型碳化硅。终端场限环和结势垒区5具有第二导电类型，结势垒区5通过P型杂质离子的注入形成。结势垒区5可以为如图4所示的长条形，也可以为环形，本申请不做具体的限定，具体根据碳化硅结势垒肖特基半导体器件的具有应用场景和设计需求来确定。
阳极金属层6作为碳化硅结势垒肖特基半导体器件的阳极发挥作用，阴极金属层8作为碳化硅结势垒肖特基半导体器件的阴极发挥作用。介质钝化层9起到器件及布线之间的电气隔离作用，作为绝缘层发挥作用，保护层10用于保护其覆盖的结构收到表面污染及物理损坏。
在一些实施例中，如图4和5所示，沿所述有源区3的中部至边缘的方向，所述结势垒区5的间距逐渐增加。通过这一结构改进，可以使得芯片中心的电流密度比芯片边缘区域的电流密度稍低，以此达到优化芯片热分布的目的，避免热局域积累导致碳化硅器件性能的退化或可靠性问题。
可选的，一种具体的有源区结构方案可以是结势垒区宽度为2μm，从有源区中心到边缘，结势垒区间距可以按1.0μm、1.2μm、1.4μm、1.6μm、2.0μm、2.4μm、2.7μm、3.0μm、3.5μm、4.0μm的规律逐渐增大。需要说明的是，从有源区中心到边缘，结势垒区的间距的变化趋势为逐渐增大，但是某一特定宽度的间距可以为一个，也可以为多个，例如从有源区的中心往边缘，长条形的结势垒区有10条，它们从中心往边缘排布时，结势垒区的间距可以为1.0μm，1.0μm，1.5μm，1.5μm，1.5μm，1.8μm，1.8μm，1.8μm，2.0μm，2.0μm，其中1.0μm和2.0μm的间距分别存在有两个，1.5μm和1.8μm的间距分别存在有三个。
在一些实施例中，如图6所示，沿所述有源区3的中部至边缘的方向，结势垒区5的间距逐渐增加，并且结势垒区5的宽度逐渐增加，通过这一结构改进，同样可以使得芯片中心的电流密度比芯片边缘区域的电流密度稍低，以此达到优化芯片热分布的目的，避免热局域积累导致碳化硅器件性能的退化或可靠性问题。
通过实验发现，沿所述有源区的中部至边缘的方向，结势垒区的间距保持不变，结势垒区的宽度逐渐增加，其也有一定的优化热分布的效果，但效果远没有图4-图6的方案好，因为结势垒区宽度的增加对正向电流没有贡献，反而会增加更多的芯片面积。
根据上述实施例的碳化硅结势垒肖特基半导体器件还可以包括其他的必要组件或结构，并且对应的布置位置和连接关系均可参考现有技术中的碳化硅半导体器件，各未述及结构的连接关系、操作及工作原理对于本领域的普通技术人员来说是可知的，在此不再详细描述。
本实施例还公开了上述实施例提供的碳化硅结势垒肖特基半导体器件的加工方法，其包括以下步骤：
步骤1：如图7所示，提供一个衬底1，并在衬底1上形成外延层2。
具体的，衬底1选择为N型碳化硅，其电阻率为0.01~0.03Ωcm，厚度为320~380μm，外延层2的厚度为5-100μm，N型离子掺杂浓度为1×1014 ~ 5×1016ions/cm3，可以形成合适的N-漂移层。320~380μm的厚度便于正面结构的加工和成型，而且为后期的衬底减薄工艺预留了加工空间。
步骤2：如图8所示，在外延层2的上表面沉积形成掩膜层11，然后通过干法刻蚀去除部分掩膜层，暴露出离子注入区域，然后将P型杂质离子注入到掩膜层11没有覆盖的离子注入区域，该步骤中可以同时形成有源区和终端区的P型离子注入区，其中有源区部分的P型离子注入区即为结势垒区5。
该步骤中所采用的掩膜层11可以为SiO2、多晶硅或者二者的组合，掩膜层的厚度为0.2-4μm；P型离子注入的工艺可以为单步离子注入工艺或多步离子注入工艺，所采用的离子为Al离子、B离子或者二者的组合。
步骤3：如图9所示，去除注入剩余的掩膜层，在结构的表面制备碳膜作为高温激活的保护层，然后通过高温来激活注入的P型杂质离子，激活后去除碳膜。其中碳膜的制备方法为光刻胶碳化或射频溅镀，碳膜的厚度为0.05-2μm，激活温度为1500-1900℃。
步骤4：如图10所示，制备阳极金属层6，其中阳极金属层6为叠层金属，包括层叠设置的第一金属层和第二金属层。其中第一金属层与外延层的上表面连接，其可以和N型碳化硅形成肖特基接触势垒，第一金属层的材料包括但不限于Ti、Mo、W、Pd、Ni、Au或其组合；第二金属层包括但不限于Al、Ti/Al金属叠层、Ni/Al金属叠层或Ti/Ni/Al金属叠层，阳极金属层的总厚度为2-5μm。阳极金属层与碳化硅半导体材料的交界处形成空间电荷区和自建电场，在外加电压为零时，载流子的扩散运动与反向的漂移运动达到动态平衡，这时阳极金属层与SiC半导体交界处形成一个接触势垒，这就是肖特基势垒。
步骤5：如图11所示，制备介质钝化层9。介质钝化层9包括但不限于SiO、SiO2、SiN、SiON或它们的组合，具体可以通过沉积方法来制备，可以采用的沉积方法包括但不限于PECVD、LPCVD、ALD，介质钝化层的厚度为50-2000nm。
步骤6：如图12所示，制备顶层的保护层10，其中保护层10为聚酰亚胺（PI）钝化层，聚酰亚胺（PI）钝化层固化后的厚度为1-5μm。
步骤7：如图13所示，衬底减薄。通过研磨或其他减薄工艺将碳化硅衬底1减薄至100-180μm。
步骤8：如图14所示，在衬底1的背面进行欧姆金属的沉积，经过激光退火后形成欧姆接触金属层7，欧姆接触金属层7可以为Ni、Ti/Ni金属叠层、Ti/Al金属叠层、Ti/Ni/Al金属叠层中的至少一种，其厚度为10-500 nm。
步骤9：如图15所示，在欧姆接触金属层7的基础上进行阴极金属层8的沉积。采用的阴极金属层为Ti/Ni/Ag金属叠层或Ti/Al/Ni/Ag金属叠层，阴极金属层的总厚度为0.5-4.0μm。
根据上述实施例的碳化硅结势垒肖特基半导体器件的加工方法还可以包括其他的必要步骤，并且对应的步骤实现方式和顺序均可参考现有技术，对于本领域的普通技术人员来说是可知的，在此不再详细描述。
本说明书中部分实施例采用递进或并列的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
以上仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种碳化硅结势垒肖特基半导体器件，包括层叠设置的衬底和外延层，所述外延层上表面设置有源区和位于所述有源区周围的终端区，所述有源区包括若干间隔设置的结势垒区，其特征在于，沿所述有源区的中部至边缘的方向，所述结势垒区的间距逐渐增加。
2.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，沿所述有源区的中部至边缘的方向，所述结势垒区的宽度逐渐增加。
3.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，所述结势垒区的宽度为2μm，沿所述有源区的中部至边缘的方向，所述结势垒区的间距由1μm逐渐增加到4μm。
4.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，所述有源区还包括设置在所述外延层上表面的阳极金属层，所述衬底的背面依次设置有欧姆接触金属层和阴极金属层。
5.根据权利要求4所述的碳化硅结势垒肖特基半导体器件，其特征在于，所述阳极金属层包括叠层设置的第一金属层及第二金属层，所述第一金属层可以和N型SiC形成肖特基接触势垒。
6.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，所述结势垒区为长条形或环形。
7.根据权利要求1所述的碳化硅结势垒肖特基半导体器件，其特征在于，还包括设置在所述外延层上表面的介质钝化层。
8.根据权利要求7所述的碳化硅结势垒肖特基半导体器件，其特征在于，还包括设置在所述介质钝化层上表面的保护层。
9.一种碳化硅结势垒肖特基半导体器件的制造方法，用于制备权利要求1-8任一项所述的碳化硅结势垒肖特基半导体器件，其特征在于，包括以下步骤：
于一衬底上形成外延层；
向所述外延层注入P型杂质离子并激活，同时形成有源区和终端区的P型离子注入区，有源区的P型离子注入区即为所述势垒区；
在外延层的上表面依次形成阳极金属层、介质钝化层和保护层。
10.根据权利要求9所述的制造方法，其特征在于，在外延层的上表面依次形成阳极金属层、介质钝化层和保护层之后还包括：所述衬底经减薄处理后依次在所述衬底的背面形成欧姆接触金属层和阴极金属层。
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