JPH11330498A - ショットキーバリアダイオードおよびその製造方法 - Google Patents
ショットキーバリアダイオードおよびその製造方法Info
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- JPH11330498A JPH11330498A JP10124900A JP12490098A JPH11330498A JP H11330498 A JPH11330498 A JP H11330498A JP 10124900 A JP10124900 A JP 10124900A JP 12490098 A JP12490098 A JP 12490098A JP H11330498 A JPH11330498 A JP H11330498A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D8/60—Schottky-barrier diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】オン電圧が低く、かつ逆バイアス時のリーク電
流が少ないショットキーバリアダイオードおよびその製
造方法を提供する。 【解決手段】ｎ+ サブストレート３１上のｎエピタキシ
ャル層３２内に、ｐ + 埋め込み領域３３が埋め込まれて
いる。ｎエピタキシャル層３２の表面には、ショットキ
ー接合を形成するアノード電極３５が設けられ、そのア
ノード電極３５はまた、ｎエピタキシャル層３２の表面
層に形成されたｐ+ コンタクト領域３４の表面にも接触
している。すなわち、ｐ+ 埋め込み領域３３は、ｐ+ コ
ンタクト領域３４を介して、アノード電極３５と同電位
にされている。
流が少ないショットキーバリアダイオードおよびその製
造方法を提供する。 【解決手段】ｎ+ サブストレート３１上のｎエピタキシ
ャル層３２内に、ｐ + 埋め込み領域３３が埋め込まれて
いる。ｎエピタキシャル層３２の表面には、ショットキ
ー接合を形成するアノード電極３５が設けられ、そのア
ノード電極３５はまた、ｎエピタキシャル層３２の表面
層に形成されたｐ+ コンタクト領域３４の表面にも接触
している。すなわち、ｐ+ 埋め込み領域３３は、ｐ+ コ
ンタクト領域３４を介して、アノード電極３５と同電位
にされている。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキーバリ
アダイオード（以下ＳＢＤと略す）に関する。
アダイオード（以下ＳＢＤと略す）に関する。
【０００２】
【従来の技術】ＳＢＤは、ｐｎ接合を有するｐｎダイオ
ードと比較すると、次の特徴を有する。 （１）バリアハイトを金属によって制御できるので、オ
ン電圧の制御が可能である。 （２）多数キャリア素子なので、少数キャリアの蓄積が
無く、高速のスイッチングが可能である。（ｐｎダイオ
ードは少数キャリアの蓄積があるバイポーラ型素子であ
る。） これまでシリコンを用いたＳＢＤは、１００Ｖ前後の比
較的低耐圧の領域で、主にオン抵抗を下げる目的で使用
されてきた。近年炭化けい素（以下ＳｉＣと記す）のＳ
ＢＤは、上記（２）の特徴を活かして、高耐圧で高速の
スイッチングができるデバイスとして期待されている。
ードと比較すると、次の特徴を有する。 （１）バリアハイトを金属によって制御できるので、オ
ン電圧の制御が可能である。 （２）多数キャリア素子なので、少数キャリアの蓄積が
無く、高速のスイッチングが可能である。（ｐｎダイオ
ードは少数キャリアの蓄積があるバイポーラ型素子であ
る。） これまでシリコンを用いたＳＢＤは、１００Ｖ前後の比
較的低耐圧の領域で、主にオン抵抗を下げる目的で使用
されてきた。近年炭化けい素（以下ＳｉＣと記す）のＳ
ＢＤは、上記（２）の特徴を活かして、高耐圧で高速の
スイッチングができるデバイスとして期待されている。
【０００３】しかし、ＳＢＤには物理的原理によって大
きな障害があった。すなわち、オン抵抗を小さくしよう
としてバリアハイトを小さくすると、逆バイアス時のリ
ーク電流が増大する。この問題を解決するために、これ
までいくつかの新規な構造が提案されてきた。図８はF.
Dahlquist, C-M.Zettering, M.ヨ stling, K.Rottner の
発表になるＳＢＤ［" Junction Barrier Schottky dio
des in 4H-SiC and 6H-SiC" Abstracts of Int. Conf.
On silicon carbide, III-nitride, and Related Mater
ials 1997, pp.134-135］の部分断面図である。
きな障害があった。すなわち、オン抵抗を小さくしよう
としてバリアハイトを小さくすると、逆バイアス時のリ
ーク電流が増大する。この問題を解決するために、これ
までいくつかの新規な構造が提案されてきた。図８はF.
Dahlquist, C-M.Zettering, M.ヨ stling, K.Rottner の
発表になるＳＢＤ［" Junction Barrier Schottky dio
des in 4H-SiC and 6H-SiC" Abstracts of Int. Conf.
On silicon carbide, III-nitride, and Related Mater
ials 1997, pp.134-135］の部分断面図である。
【０００４】ｎ+ サブストレート１１上のｎエピタキシ
ャル層１２の表面層にｐ+ アノード領域１３をストライ
プ状に形成し、その表面にショットキー接合を形成する
アノード電極１５を接触させたものである。１６はオー
ミックなカソード電極である。これの目的とすること
は、素子に逆バイアスが印加されたとき、ｐ+ ｎ接合か
ら広がる空乏層を利用することである。アノード電極１
５のショットキー接合部分がその空乏層に覆われて、電
流が遮断されることを利用して、ＳＢＤの逆方向のリー
ク電流を減少させるものである。
ャル層１２の表面層にｐ+ アノード領域１３をストライ
プ状に形成し、その表面にショットキー接合を形成する
アノード電極１５を接触させたものである。１６はオー
ミックなカソード電極である。これの目的とすること
は、素子に逆バイアスが印加されたとき、ｐ+ ｎ接合か
ら広がる空乏層を利用することである。アノード電極１
５のショットキー接合部分がその空乏層に覆われて、電
流が遮断されることを利用して、ＳＢＤの逆方向のリー
ク電流を減少させるものである。
【０００５】図９はK.J.Schoen, J.P.Henning, J.M.Woo
dall, J.A.Cooper, Jr., and M.R.Mellochの発表になる
ＳＢＤ［"A Dual-Metal-Trench (DM) Schottky Pinch-R
ectifier in 4H-SiC" Abstracts of Int. Conf. On sil
icon carbide, III-nitride,and Related Materials 19
97, pp.419-420]の部分断面図である。この例では、ｎ
エピタキシャル層２２の表面層にトレンチ２８を設け、
その底部および側壁部にバリアハイトの高い金属である
例えばＮｉの第二バリア金属２５ｂ、トレンチの凸部に
バリアハイトの低い金属である例えばＴｉの第一バリア
金属２５ａを接触させている。これにより、ＳＢＤが順
方向にバイアスされた場合には、バリアハイトの低い第
一バリア金属２５ａのショットキー接合に主たる電流が
流れる。逆バイアスされた場合には、第二バリア金属２
５ｂであるＮｉがショットキー接合しているトレンチ２
８の側壁から空乏層が広がって、第一バリア金属２５ａ
のショットキー接合の大きなリーク電流を抑制する。こ
うして逆方向リーク電流を少なくしながら、低いオン電
圧を実現するものである。
dall, J.A.Cooper, Jr., and M.R.Mellochの発表になる
ＳＢＤ［"A Dual-Metal-Trench (DM) Schottky Pinch-R
ectifier in 4H-SiC" Abstracts of Int. Conf. On sil
icon carbide, III-nitride,and Related Materials 19
97, pp.419-420]の部分断面図である。この例では、ｎ
エピタキシャル層２２の表面層にトレンチ２８を設け、
その底部および側壁部にバリアハイトの高い金属である
例えばＮｉの第二バリア金属２５ｂ、トレンチの凸部に
バリアハイトの低い金属である例えばＴｉの第一バリア
金属２５ａを接触させている。これにより、ＳＢＤが順
方向にバイアスされた場合には、バリアハイトの低い第
一バリア金属２５ａのショットキー接合に主たる電流が
流れる。逆バイアスされた場合には、第二バリア金属２
５ｂであるＮｉがショットキー接合しているトレンチ２
８の側壁から空乏層が広がって、第一バリア金属２５ａ
のショットキー接合の大きなリーク電流を抑制する。こ
うして逆方向リーク電流を少なくしながら、低いオン電
圧を実現するものである。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の構造によってＳＢＤの問題が完全に解決されたわけで
はない。まず、図８のｐｎ接合を使用するタイプのＳＢ
Ｄにおいては、図から明らかなようにショットキー接合
の実効的な面積が、ｐ+ アノード領域１３の分だけ狭く
なってしまう。実際の素子では５０％或いは６６％も面
積が減少する例が示された。しかし、このように半導体
基板面の利用率が低いのでは、バリアハイトの低い金属
をショットキー電極として使用してオン電圧の低減を図
るとしても、実効的な面積が減少するため、電流密度が
大きくなることからオン電圧が上昇してしまう。また、
ショットキー接合部分に電流が集中するために、高電流
領域においては発熱が著しく、接合の劣化を招く恐れが
ある。
の構造によってＳＢＤの問題が完全に解決されたわけで
はない。まず、図８のｐｎ接合を使用するタイプのＳＢ
Ｄにおいては、図から明らかなようにショットキー接合
の実効的な面積が、ｐ+ アノード領域１３の分だけ狭く
なってしまう。実際の素子では５０％或いは６６％も面
積が減少する例が示された。しかし、このように半導体
基板面の利用率が低いのでは、バリアハイトの低い金属
をショットキー電極として使用してオン電圧の低減を図
るとしても、実効的な面積が減少するため、電流密度が
大きくなることからオン電圧が上昇してしまう。また、
ショットキー接合部分に電流が集中するために、高電流
領域においては発熱が著しく、接合の劣化を招く恐れが
ある。
【０００７】一方図９のトレンチ型のＳＢＤにおいて
は、図のようにトレンチ形状を形成しなければならな
い。通常このようなトレンチ構造は反応性イオンエッチ
ング（以下ＲＩＥと記す）などのドライエッチングの手
法によって形成する。このときＲＩＥ時のイオン衝撃に
よってダメージを生じ、ショットキー接合の特性が悪化
するというような現象が発生する。
は、図のようにトレンチ形状を形成しなければならな
い。通常このようなトレンチ構造は反応性イオンエッチ
ング（以下ＲＩＥと記す）などのドライエッチングの手
法によって形成する。このときＲＩＥ時のイオン衝撃に
よってダメージを生じ、ショットキー接合の特性が悪化
するというような現象が発生する。
【０００８】低耐圧の素子においては、トレンチ２８間
の凸部に空乏層を広げるために、凸部の幅Ｗｍは２〜３
μｍとしなければならないが、。特にｎエピタキシャル
層２１の不純物濃度が高い素子においては、空乏層があ
まり広がらないため、この構造を有効に働かせるために
は、サブミクロンの非常に狭いピッチでトレンチを形成
しなければならなくなる。
の凸部に空乏層を広げるために、凸部の幅Ｗｍは２〜３
μｍとしなければならないが、。特にｎエピタキシャル
層２１の不純物濃度が高い素子においては、空乏層があ
まり広がらないため、この構造を有効に働かせるために
は、サブミクロンの非常に狭いピッチでトレンチを形成
しなければならなくなる。
【０００９】サブミクロンの非常に狭いピッチでトレン
チの形成は、非常に困難であるという製造上の問題だけ
でなく、凸部の幅Ｗｍを狭くするに従って、低バリアハ
イトのショットキー接合の面積が狭くなり、オン電圧が
増大するという問題も起きる。本発明の目的は、逆バイ
アス時のリーク電流が少なく、かつオン電圧の低いＳＢ
Ｄおよびその製造方法を提供することにある。
チの形成は、非常に困難であるという製造上の問題だけ
でなく、凸部の幅Ｗｍを狭くするに従って、低バリアハ
イトのショットキー接合の面積が狭くなり、オン電圧が
増大するという問題も起きる。本発明の目的は、逆バイ
アス時のリーク電流が少なく、かつオン電圧の低いＳＢ
Ｄおよびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型半導体層の表面にショットキー接合を
形成する金属のアノード電極を配置し、第一導電型半導
体層の裏面側にオーミックなカソード電極を設けたショ
ットキーバリアダイオードにおいて、アノード電極の下
方の前記第一導電型半導体層の内部に表面に達しない第
二導電型埋め込み領域を、逆バイアス時に空乏層が連続
するような間隔で形成し、その第二導電型埋め込み領域
をアノード電極と同電位とするものとする。
明は、第一導電型半導体層の表面にショットキー接合を
形成する金属のアノード電極を配置し、第一導電型半導
体層の裏面側にオーミックなカソード電極を設けたショ
ットキーバリアダイオードにおいて、アノード電極の下
方の前記第一導電型半導体層の内部に表面に達しない第
二導電型埋め込み領域を、逆バイアス時に空乏層が連続
するような間隔で形成し、その第二導電型埋め込み領域
をアノード電極と同電位とするものとする。
【００１１】アノード電極と同電位の第二導電型埋め込
み領域を設け、その上の第一導電型半導体層の表面にシ
ョットキー接合を形成するアノード電極を設けるので、
ショットキー接合の面積は狭くならず、半導体基板面の
利用効率を高くでき、従来のような電流集中が防止でき
る。逆バイアス時には、その第二導電型埋め込み領域か
ら広がる空乏層を連続させ、リーク電流を低く抑えるこ
とができる。
み領域を設け、その上の第一導電型半導体層の表面にシ
ョットキー接合を形成するアノード電極を設けるので、
ショットキー接合の面積は狭くならず、半導体基板面の
利用効率を高くでき、従来のような電流集中が防止でき
る。逆バイアス時には、その第二導電型埋め込み領域か
ら広がる空乏層を連続させ、リーク電流を低く抑えるこ
とができる。
【００１２】アノード電極がバリアハイトの小さい第一
のバリア金属と、バリアハイトの大きい第二のバリア金
属とからなり、第二導電型埋め込み領域の直上の少なく
とも一部に第一のバリア金属を配置するものとする。そ
のようにすれば、順バイアス時には、バリアハイトの小
さい第一のバリア金属に電流が流れるので、低いオン抵
抗がえられる。逆バイアス時には、第二導電型埋め込み
領域から広がる空乏層同士或いは第二のバリア金属から
広がる空乏層を連続させ、リーク電流を抑えることがで
きる。
のバリア金属と、バリアハイトの大きい第二のバリア金
属とからなり、第二導電型埋め込み領域の直上の少なく
とも一部に第一のバリア金属を配置するものとする。そ
のようにすれば、順バイアス時には、バリアハイトの小
さい第一のバリア金属に電流が流れるので、低いオン抵
抗がえられる。逆バイアス時には、第二導電型埋め込み
領域から広がる空乏層同士或いは第二のバリア金属から
広がる空乏層を連続させ、リーク電流を抑えることがで
きる。
【００１３】第二導電型埋め込み領域の上方に第一導電
型半導体層よりも不純物濃度の高い第一導電型高濃度領
域を有するものとする。第一導電型高濃度領域を設ける
ことにより、電流の分散および均一化が図られ、電流集
中を抑制できる。第一導電型高濃度領域の表面にアノー
ド電極が接触するものとする。
型半導体層よりも不純物濃度の高い第一導電型高濃度領
域を有するものとする。第一導電型高濃度領域を設ける
ことにより、電流の分散および均一化が図られ、電流集
中を抑制できる。第一導電型高濃度領域の表面にアノー
ド電極が接触するものとする。
【００１４】そのようにすれば、バリアハイトの低減を
図ることができる。一部の第二導電型埋め込み領域の上
部に、第二導電型埋め込み領域とアノード電極とを接続
する第二導電型コンタクト領域を有するものとする。そ
のようにすれば、第二導電型埋め込み領域がアノード電
極と同電位にできる。
図ることができる。一部の第二導電型埋め込み領域の上
部に、第二導電型埋め込み領域とアノード電極とを接続
する第二導電型コンタクト領域を有するものとする。そ
のようにすれば、第二導電型埋め込み領域がアノード電
極と同電位にできる。
【００１５】第一導電型半導体層はシリコン、炭化けい
素のいずれでも良い。アノード電極の下方の第一導電型
半導体層の内部に、表面に達しない第二導電型埋め込み
領域を有するショットキーバリアダイオードの製造方法
としては、第一導電型半導体層の表面から、第二導電型
不純物をイオン注入し、または、第二導電型不純物をイ
オン注入した後、第一導電型半導体層をエピタキシャル
成長することにより第二導電型埋め込み領域を形成する
ものとする。
素のいずれでも良い。アノード電極の下方の第一導電型
半導体層の内部に、表面に達しない第二導電型埋め込み
領域を有するショットキーバリアダイオードの製造方法
としては、第一導電型半導体層の表面から、第二導電型
不純物をイオン注入し、または、第二導電型不純物をイ
オン注入した後、第一導電型半導体層をエピタキシャル
成長することにより第二導電型埋め込み領域を形成する
ものとする。
【００１６】そのような方法のいずれでも、所定の間隔
の第二導電型埋め込み領域をもつショットキーバリアダ
イオードを製造できる。
の第二導電型埋め込み領域をもつショットキーバリアダ
イオードを製造できる。
【００１７】
【発明の実施の形態】以下図を参照しながら本発明の実
施の形態を説明する。なお以下において、ｎ、またはｐ
を冠記した層、領域等は、それぞれ電子、正孔を多数キ
ャリアとするものであることを意味している。 ［実施例１］図１は本発明第一の実施例のＳｉＣＳＢＤ
の部分断面図である。
施の形態を説明する。なお以下において、ｎ、またはｐ
を冠記した層、領域等は、それぞれ電子、正孔を多数キ
ャリアとするものであることを意味している。 ［実施例１］図１は本発明第一の実施例のＳｉＣＳＢＤ
の部分断面図である。
【００１８】図において、ＳｉＣのｎ+ サブストレート
３１上のｎエピタキシャル層３２内に、ｐ+ 埋め込み領
域３３が埋め込まれている。ｎエピタキシャル層３２の
表面には、ショットキー接合を形成するチタンおよびア
ルミニウムのアノード電極３５が設けられている。この
アノード電極３５はまた、ｎエピタキシャル層３２の表
面層に形成されたｐ+ コンタクト領域３４の表面にも接
触している。すなわち、ｐ+ 埋め込み領域３３は、ｐ+
コンタクト領域３４を介して、アノード電極３５と同電
位にされていることになる。ｎ+ サブストレート３１の
下面には、カソード電極３６が設けられている。高耐圧
化を図るためのｐガードリングｌは記載を省略してい
る。
３１上のｎエピタキシャル層３２内に、ｐ+ 埋め込み領
域３３が埋め込まれている。ｎエピタキシャル層３２の
表面には、ショットキー接合を形成するチタンおよびア
ルミニウムのアノード電極３５が設けられている。この
アノード電極３５はまた、ｎエピタキシャル層３２の表
面層に形成されたｐ+ コンタクト領域３４の表面にも接
触している。すなわち、ｐ+ 埋め込み領域３３は、ｐ+
コンタクト領域３４を介して、アノード電極３５と同電
位にされていることになる。ｎ+ サブストレート３１の
下面には、カソード電極３６が設けられている。高耐圧
化を図るためのｐガードリングｌは記載を省略してい
る。
【００１９】例えば１０００ＶクラスのＳｉＣＳＢＤの
場合の各部の寸法例は次の通りである。ｎ+ サブストレ
ート３１の不純物濃度と厚さは、それぞれ２×１０18ｃ
ｍ-3、２５０μｍ、ｎエピタキシャル層３２のそれは、
１×１０16ｃｍ-3、１０μｍである。ｐ+ 埋め込み領域
３３の幅と厚さはそれぞれ、６μｍ、０．７μｍであ
り、最高不純物濃度は１×１０20ｃｍ-3である。ｐ+ 埋
め込み領域３３の間隔は、２μｍである。ｐ+ 埋め込み
領域３３上のｎエピタキシャル層３２の厚さは０．７μ
ｍである。ｐ+ コンタクト領域３４の幅と厚さはそれぞ
れ、６μｍ、０．７μｍであり、最高不純物濃度は１×
１０20ｃｍ-3である。アノード電極３５は０．１μｍの
チタン層と１μｍのアルミニウム層とからなる。
場合の各部の寸法例は次の通りである。ｎ+ サブストレ
ート３１の不純物濃度と厚さは、それぞれ２×１０18ｃ
ｍ-3、２５０μｍ、ｎエピタキシャル層３２のそれは、
１×１０16ｃｍ-3、１０μｍである。ｐ+ 埋め込み領域
３３の幅と厚さはそれぞれ、６μｍ、０．７μｍであ
り、最高不純物濃度は１×１０20ｃｍ-3である。ｐ+ 埋
め込み領域３３の間隔は、２μｍである。ｐ+ 埋め込み
領域３３上のｎエピタキシャル層３２の厚さは０．７μ
ｍである。ｐ+ コンタクト領域３４の幅と厚さはそれぞ
れ、６μｍ、０．７μｍであり、最高不純物濃度は１×
１０20ｃｍ-3である。アノード電極３５は０．１μｍの
チタン層と１μｍのアルミニウム層とからなる。
【００２０】ｐ+ 埋め込み領域３３の幅はなるべく狭い
方が好ましいが、パターニングの精度およびコンダクタ
ンスによって適当な寸法と不純物濃度が決められ、通常
１〜１０μｍ程度とする。また、ｐ+ 埋め込み領域３３
の間隔は、空乏層の広がる幅によって決まるため、各耐
圧構造によって個別に設計する必要がある。図２（ａ）
は図１のＳｉＣＳＢＤのチップのアノード電極３５を透
視した平面図である。ストライプ状のｐ+ 埋め込み領域
３３が点線で示されている。ストライプ状のｐ+ 埋め込
み領域３３の周囲に環状のｐ+ コンタクト領域３４が設
けられ、その表面にアノード電極３５が接している。ア
ノード電極３５の外側の環は、ｐ+ ガードリング３７で
ある。図２（ｂ）は、Ａ−Ａ線に沿った断面図であり、
ｐ+ 埋め込み領域３３とｐ+ コンタクト領域３４との接
している状況、およびｐ+ ガードリング３７の配置状況
が見られる。ｐ+ コンタクト領域３４は、必ずしも周辺
部だけである必要はない。また、ｐ+ コンタクト領域３
４とｐ+ ガードリング３７とは、同じ表面濃度、同じ接
合深さとしてもよい。
方が好ましいが、パターニングの精度およびコンダクタ
ンスによって適当な寸法と不純物濃度が決められ、通常
１〜１０μｍ程度とする。また、ｐ+ 埋め込み領域３３
の間隔は、空乏層の広がる幅によって決まるため、各耐
圧構造によって個別に設計する必要がある。図２（ａ）
は図１のＳｉＣＳＢＤのチップのアノード電極３５を透
視した平面図である。ストライプ状のｐ+ 埋め込み領域
３３が点線で示されている。ストライプ状のｐ+ 埋め込
み領域３３の周囲に環状のｐ+ コンタクト領域３４が設
けられ、その表面にアノード電極３５が接している。ア
ノード電極３５の外側の環は、ｐ+ ガードリング３７で
ある。図２（ｂ）は、Ａ−Ａ線に沿った断面図であり、
ｐ+ 埋め込み領域３３とｐ+ コンタクト領域３４との接
している状況、およびｐ+ ガードリング３７の配置状況
が見られる。ｐ+ コンタクト領域３４は、必ずしも周辺
部だけである必要はない。また、ｐ+ コンタクト領域３
４とｐ+ ガードリング３７とは、同じ表面濃度、同じ接
合深さとしてもよい。
【００２１】次に第一の実施例のＳｉＣＳＢＤについて
その製造方法を述べる。図３（ａ）ないし（ｄ）は、製
造工程順に示した主な製造工程ごとの断面図である。成
長したｎエピタキシャル層３２上にシリコン酸化膜３８
を形成し、フォトリソグラフィによりパターンニングし
て、浅いｐ+ コンタクト領域３４、および図示されない
ｐ+ ガードリング形成のためのほう素イオン３４ａをイ
オン注入する［図３（ａ）］。加速電圧は３０、８０、
２００ｋｅＶとし、ドーズ量は各１×１０15ｃｍ-2とし
た。
その製造方法を述べる。図３（ａ）ないし（ｄ）は、製
造工程順に示した主な製造工程ごとの断面図である。成
長したｎエピタキシャル層３２上にシリコン酸化膜３８
を形成し、フォトリソグラフィによりパターンニングし
て、浅いｐ+ コンタクト領域３４、および図示されない
ｐ+ ガードリング形成のためのほう素イオン３４ａをイ
オン注入する［図３（ａ）］。加速電圧は３０、８０、
２００ｋｅＶとし、ドーズ量は各１×１０15ｃｍ-2とし
た。
【００２２】ＳｉＣの場合、イオン注入した不純物の活
性化の問題から、イオン注入を５００〜１０００℃の高
温でおこなうことがある。この場合のイオン注入用マス
クは高温に耐える必要があるため、シリコン酸化膜やシ
リコン、或いはチタンやアルミニウムなどの金属が使用
される。ｐ型不純物イオンとしてはほう素やアルミニウ
ムが用いられる。同じ加速電圧では、ほう素の方が深く
注入されるが、ＳｉＣではアルミニウムの方が活性化し
易い。イオン注入時の加速電圧を例えば２００ｋｅＶ〜
３ＭｅＶに制御することにより、ｐ+ 埋め込み領域３３
の深さを調節できる。ドーズ量はＳＢＤ特性には大きく
影響しないが、ｐ+ 埋め込み領域３３のコンダクタンス
を下げるために１×１０13〜１×１０15ｃｍ-2の範囲と
するのが良い。
性化の問題から、イオン注入を５００〜１０００℃の高
温でおこなうことがある。この場合のイオン注入用マス
クは高温に耐える必要があるため、シリコン酸化膜やシ
リコン、或いはチタンやアルミニウムなどの金属が使用
される。ｐ型不純物イオンとしてはほう素やアルミニウ
ムが用いられる。同じ加速電圧では、ほう素の方が深く
注入されるが、ＳｉＣではアルミニウムの方が活性化し
易い。イオン注入時の加速電圧を例えば２００ｋｅＶ〜
３ＭｅＶに制御することにより、ｐ+ 埋め込み領域３３
の深さを調節できる。ドーズ量はＳＢＤ特性には大きく
影響しないが、ｐ+ 埋め込み領域３３のコンダクタンス
を下げるために１×１０13〜１×１０15ｃｍ-2の範囲と
するのが良い。
【００２３】次に、もう一度フォトリソグラフィにより
パターンニングして、ｐ+ 埋め込み領域３３のためのほ
う素イオン３３ａをイオン注入する［同図（ｂ）］。イ
オン注入条件は、加速電圧５００ｋｅＶ、ドーズ量１×
１０15ｃｍ-2である。この方法とすれば、図３（ａ）の
シリコン酸化膜３８を再び利用してマスクを形成するこ
とができる。シリコン酸化膜を再度形成するならば、ｐ
+ 埋め込み領域３３のためのイオン注入を先におこなっ
ても良い。
パターンニングして、ｐ+ 埋め込み領域３３のためのほ
う素イオン３３ａをイオン注入する［同図（ｂ）］。イ
オン注入条件は、加速電圧５００ｋｅＶ、ドーズ量１×
１０15ｃｍ-2である。この方法とすれば、図３（ａ）の
シリコン酸化膜３８を再び利用してマスクを形成するこ
とができる。シリコン酸化膜を再度形成するならば、ｐ
+ 埋め込み領域３３のためのイオン注入を先におこなっ
ても良い。
【００２４】続いて１７００℃、３０分間の熱処理を施
す［同図（ｃ）］。注入された不純物が活性化され、ｐ
+ 埋め込み領域３３、ｐ+ コンタクト領域３４ができ
る。チタンを０．１μｍ、アルミニウムを１μｍスパッ
タ蒸着し、アノード電極３５とする。更にｎ+ サブスト
レート３１の裏面にアルミニウムを蒸着してカソード電
極３６とした［同図（ｄ）］。
す［同図（ｃ）］。注入された不純物が活性化され、ｐ
+ 埋め込み領域３３、ｐ+ コンタクト領域３４ができ
る。チタンを０．１μｍ、アルミニウムを１μｍスパッ
タ蒸着し、アノード電極３５とする。更にｎ+ サブスト
レート３１の裏面にアルミニウムを蒸着してカソード電
極３６とした［同図（ｄ）］。
【００２５】本実施例のＳＢＤの特徴は、アノード電位
にされるｐ+ 埋め込み領域３３が、半導体内部に埋め込
まれていることである。このような構造においては、図
８の従来例のようにショットキー接合の面積が大幅に減
少することは無い。従って、半導体基板表面が有効に活
用され、オン電圧が大きくなることが無い。また、ｐ +
埋め込み領域３３の上部が影になって電流が流れにくい
のを緩和し、電流が広がって流れる。すなわち、電流集
中を緩和する効果がある。これによりショットキー接合
での発熱が少なくなり、温度上昇も抑えられる。
にされるｐ+ 埋め込み領域３３が、半導体内部に埋め込
まれていることである。このような構造においては、図
８の従来例のようにショットキー接合の面積が大幅に減
少することは無い。従って、半導体基板表面が有効に活
用され、オン電圧が大きくなることが無い。また、ｐ +
埋め込み領域３３の上部が影になって電流が流れにくい
のを緩和し、電流が広がって流れる。すなわち、電流集
中を緩和する効果がある。これによりショットキー接合
での発熱が少なくなり、温度上昇も抑えられる。
【００２６】更に、逆バイアス時には半導体内部に埋め
込まれているｐ+ 埋め込み領域３３から空乏層が広がる
ため、表面等の影響を受けないので空乏層の広がりが大
きく、リーク電流を有効に遮断できる。実際の試作ＳＢ
Ｄにおいても、リーク電流が従来の約１／４になること
が確認された。
込まれているｐ+ 埋め込み領域３３から空乏層が広がる
ため、表面等の影響を受けないので空乏層の広がりが大
きく、リーク電流を有効に遮断できる。実際の試作ＳＢ
Ｄにおいても、リーク電流が従来の約１／４になること
が確認された。
【００２７】図３（ａ）〜（ｄ）の製造方法をとれば極
めてシンプルであり、従来のＲＩＥのような高価な装置
や困難な工程の必要が無く、容易に製造できる。 ［実施例２］図４（ａ）ないし（ｆ）は、図１のＳｉＣ
ＳＢＤの別の製造方法による製造工程を順に示した断面
図である。紙面の都合上一部でＳＢＤの下部を省略して
いる。
めてシンプルであり、従来のＲＩＥのような高価な装置
や困難な工程の必要が無く、容易に製造できる。 ［実施例２］図４（ａ）ないし（ｆ）は、図１のＳｉＣ
ＳＢＤの別の製造方法による製造工程を順に示した断面
図である。紙面の都合上一部でＳＢＤの下部を省略して
いる。
【００２８】成長したｎエピタキシャル層４２上にシリ
コン酸化膜４８ａを形成し、フォトリソグラフィにより
パターンニングして、ｐ+ 埋め込み領域４３のためのほ
う素イオン４３ａをイオン注入する［図４（ａ）］。イ
オン注入条件は、上記実施例１と同じでよい。次に、１
７００℃、３０分間の熱処理を施し、活性化する［同図
（ｂ）］。注入された不純物が活性化され、ｐ+ 埋め込
み領域４３が形成される。
コン酸化膜４８ａを形成し、フォトリソグラフィにより
パターンニングして、ｐ+ 埋め込み領域４３のためのほ
う素イオン４３ａをイオン注入する［図４（ａ）］。イ
オン注入条件は、上記実施例１と同じでよい。次に、１
７００℃、３０分間の熱処理を施し、活性化する［同図
（ｂ）］。注入された不純物が活性化され、ｐ+ 埋め込
み領域４３が形成される。
【００２９】モノシラン−プロパン−水素ガスシステム
により、１５００℃で厚さ約１μｍのｎエピタキシャル
層４２ａを成長させる［同図（ｃ）］。さらに 成長し
たｎエピタキシャル層４２ａ上にシリコン酸化膜４８ｂ
を形成し、フォトリソグラフィによりパターンニングし
て、ｐ+ コンタクト領域４４形成のためのほう素イオン
４４ａをイオン注入する［同図（ｄ）］。加速電圧は３
０、８０、２００ｋｅＶとし、ドーズ量は各１×１０15
ｃｍ-2とした。
により、１５００℃で厚さ約１μｍのｎエピタキシャル
層４２ａを成長させる［同図（ｃ）］。さらに 成長し
たｎエピタキシャル層４２ａ上にシリコン酸化膜４８ｂ
を形成し、フォトリソグラフィによりパターンニングし
て、ｐ+ コンタクト領域４４形成のためのほう素イオン
４４ａをイオン注入する［同図（ｄ）］。加速電圧は３
０、８０、２００ｋｅＶとし、ドーズ量は各１×１０15
ｃｍ-2とした。
【００３０】ここで１７００℃、３０分間の熱処理を施
す［同図（ｅ）］。注入された不純物が活性化され、ｐ
+ コンタクト領域４４が形成される。チタンを０．１μ
ｍ、アルミニウムを１μｍスパッタ蒸着し、アノード電
極４５とする。更にｎ+ サブストレート４１の裏面にア
ルミニウムを蒸着してカソード電極４６とした［同図
（ｆ）］。
す［同図（ｅ）］。注入された不純物が活性化され、ｐ
+ コンタクト領域４４が形成される。チタンを０．１μ
ｍ、アルミニウムを１μｍスパッタ蒸着し、アノード電
極４５とする。更にｎ+ サブストレート４１の裏面にア
ルミニウムを蒸着してカソード電極４６とした［同図
（ｆ）］。
【００３１】この製造方法では、ｐ+ 埋め込み領域４３
のためのほう素イオン注入を低加速電圧でおこなえるこ
とが特徴である。すなわち、高エネルギーのイオン注入
設備は非常に高価であることから、そのような高価な設
備が不要であり、通常の低ネルギーの装置が使用できる
という利点がある。この製造方法によるＳＢＤも実施例
１のＳＢＤと同じ特性を示す。
のためのほう素イオン注入を低加速電圧でおこなえるこ
とが特徴である。すなわち、高エネルギーのイオン注入
設備は非常に高価であることから、そのような高価な設
備が不要であり、通常の低ネルギーの装置が使用できる
という利点がある。この製造方法によるＳＢＤも実施例
１のＳＢＤと同じ特性を示す。
【００３２】［実施例３］図５は本発明第三の実施例の
ＳｉＣＳＢＤの部分断面図である。この実施例の半導体
内部の構造は実施例１と同じであり、バリア金属の配置
に工夫が施されている。ｐ+ 埋め込み領域５３の上の表
面の一部にバリアハイトの低い第一バリア金属５５ａの
アノード電極を配置し、その他はそれよりもバリアハイ
トの高い第二バリア金属５５ｂを使用する。例えば、バ
リアハイトの低い第一バリア金属５５ａとしては、ハフ
ニウムを使用し、バリアハイトの高い第二バリア金属５
５ｂとしてはニッケルを使用した。
ＳｉＣＳＢＤの部分断面図である。この実施例の半導体
内部の構造は実施例１と同じであり、バリア金属の配置
に工夫が施されている。ｐ+ 埋め込み領域５３の上の表
面の一部にバリアハイトの低い第一バリア金属５５ａの
アノード電極を配置し、その他はそれよりもバリアハイ
トの高い第二バリア金属５５ｂを使用する。例えば、バ
リアハイトの低い第一バリア金属５５ａとしては、ハフ
ニウムを使用し、バリアハイトの高い第二バリア金属５
５ｂとしてはニッケルを使用した。
【００３３】このような構造にすると、ｐ+ 埋め込み領
域５３の上部が影になって電流が流れにくいのを緩和
し、ｐ+ 埋め込み領域５３の上部にも電流が広がって流
れやすくなる。すなわち、電流集中を緩和する効果が大
きい。また、逆バイアス時のリーク電流については、ｐ
+ 埋め込み領域５３および第二バリア金属５５ｂから広
がる空乏層がつながり、低いバリアハイトの第一バリア
金属５５ａの部分のリーク電流を抑制できる。このた
め、低オン電圧と低リーク電流を同時に実現できる。
域５３の上部が影になって電流が流れにくいのを緩和
し、ｐ+ 埋め込み領域５３の上部にも電流が広がって流
れやすくなる。すなわち、電流集中を緩和する効果が大
きい。また、逆バイアス時のリーク電流については、ｐ
+ 埋め込み領域５３および第二バリア金属５５ｂから広
がる空乏層がつながり、低いバリアハイトの第一バリア
金属５５ａの部分のリーク電流を抑制できる。このた
め、低オン電圧と低リーク電流を同時に実現できる。
【００３４】なお、この実施例のＳｉＣＳＢＤの製造方
法は、実施例１または２の製造方法から容易に類推する
ことができる。例えば図３（ｃ）の工程の後、第一バリ
ア金属５５ａを堆積し、パターニングした後、第二バリ
ア金属５５ｂを被着すれば良い。この実施例のＳｉＣＳ
ＢＤの平面図は、図２（ａ）と同様であるので省略す
る。
法は、実施例１または２の製造方法から容易に類推する
ことができる。例えば図３（ｃ）の工程の後、第一バリ
ア金属５５ａを堆積し、パターニングした後、第二バリ
ア金属５５ｂを被着すれば良い。この実施例のＳｉＣＳ
ＢＤの平面図は、図２（ａ）と同様であるので省略す
る。
【００３５】［実施例４］図６は本発明第四の実施例の
ＳｉＣＳＢＤの部分断面図である。この構造も基本にな
るのは第一の発明の構造である。ｐ+ 埋め込み領域６３
の上のｎエピタキシャル層６２の表面層に高濃度のｎ+
高濃度領域６９が形成されており、その表面にショット
キー接合を形成するアノード電極６５が設けられてい
る。
ＳｉＣＳＢＤの部分断面図である。この構造も基本にな
るのは第一の発明の構造である。ｐ+ 埋め込み領域６３
の上のｎエピタキシャル層６２の表面層に高濃度のｎ+
高濃度領域６９が形成されており、その表面にショット
キー接合を形成するアノード電極６５が設けられてい
る。
【００３６】このような構造にするには、例えば、図３
（ｂ）の工程の後、燐イオンを２０ｋｅＶの加速電圧で
１×１０14ｃｍ-2注入し、アニールすれば良い。アニー
ルはほう素やアルミニウムと同時に実施すると熱処理は
一回で済む。また、燐ではなくＳｉＣでは、窒素もｎ型
不純物として使用できる。Ｓｉではひ素でも良い。この
ような構造にすると、ショットキー接合のバリアハイト
を低減する効果が得られる。例えば本実施例のＳｉＣＳ
ＢＤでは、１００Ａ・ｃｍ-2の電流密度でのオン電圧が
０．２Ｖ低下した。勿論、上記の実施例と同様に全面に
アノード電極６５が設けられているので、電流密度が低
く抑えられる効果もある。また、電流集中を緩和する効
果も大きく、接合部分での発熱が少ないため温度上昇が
抑えられる。
（ｂ）の工程の後、燐イオンを２０ｋｅＶの加速電圧で
１×１０14ｃｍ-2注入し、アニールすれば良い。アニー
ルはほう素やアルミニウムと同時に実施すると熱処理は
一回で済む。また、燐ではなくＳｉＣでは、窒素もｎ型
不純物として使用できる。Ｓｉではひ素でも良い。この
ような構造にすると、ショットキー接合のバリアハイト
を低減する効果が得られる。例えば本実施例のＳｉＣＳ
ＢＤでは、１００Ａ・ｃｍ-2の電流密度でのオン電圧が
０．２Ｖ低下した。勿論、上記の実施例と同様に全面に
アノード電極６５が設けられているので、電流密度が低
く抑えられる効果もある。また、電流集中を緩和する効
果も大きく、接合部分での発熱が少ないため温度上昇が
抑えられる。
【００３７】［実施例５］図７は本発明第五の実施例の
ＳｉＣＳＢＤの部分断面図であり、実施例４の変形例と
いえる。ｐ+ 埋め込み領域７３の上方に高濃度のｎ+ 高
濃度領域７９が形成されている点は実施例４とおなじで
あるが、ｐ+ 埋め込み領域７３の上方の一部に限定され
ている。アノード電極７５は全面に設けられている。
ＳｉＣＳＢＤの部分断面図であり、実施例４の変形例と
いえる。ｐ+ 埋め込み領域７３の上方に高濃度のｎ+ 高
濃度領域７９が形成されている点は実施例４とおなじで
あるが、ｐ+ 埋め込み領域７３の上方の一部に限定され
ている。アノード電極７５は全面に設けられている。
【００３８】このような構造にするには、例えば、図３
（ｂ）の工程の後、マスクを形成して選択的に実施例４
と同様の燐イオン注入をおこない、アニールすれば良
い。ｐ+ 埋め込み領域７３の上方に不純物濃度の高いｎ
+ 高濃度領域７９を付加しているため、ｐ+ 埋め込み領
域７３の上方部分にも電流が流れ易い状態となる。ｎ+
高濃度領域７９部分でバリアハイトが低下するため、オ
ン電圧を下げる効果が得られる。また、逆バイアス時の
リーク電流については、ｐ+ 埋め込み領域７３から広が
る空乏層あるいは、ｎ+ 高濃度領域７９を設けない部分
のアノード電極７５から広がる空乏層がつながって、ｎ
+ 高濃度領域７９を設けた部分からのリーク電流を抑制
できる。このため、低オン電圧と低リーク電流とを同時
に実現できる。
（ｂ）の工程の後、マスクを形成して選択的に実施例４
と同様の燐イオン注入をおこない、アニールすれば良
い。ｐ+ 埋め込み領域７３の上方に不純物濃度の高いｎ
+ 高濃度領域７９を付加しているため、ｐ+ 埋め込み領
域７３の上方部分にも電流が流れ易い状態となる。ｎ+
高濃度領域７９部分でバリアハイトが低下するため、オ
ン電圧を下げる効果が得られる。また、逆バイアス時の
リーク電流については、ｐ+ 埋め込み領域７３から広が
る空乏層あるいは、ｎ+ 高濃度領域７９を設けない部分
のアノード電極７５から広がる空乏層がつながって、ｎ
+ 高濃度領域７９を設けた部分からのリーク電流を抑制
できる。このため、低オン電圧と低リーク電流とを同時
に実現できる。
【００３９】実施例２と実施例３または４とを組み合わ
せることも可能である。なお、以上の実施例では、Ｓｉ
ＣＳＢＤの例のみを挙げたが、本発明をシリコンＳＢＤ
に適用する上で問題となることは全く無い。
せることも可能である。なお、以上の実施例では、Ｓｉ
ＣＳＢＤの例のみを挙げたが、本発明をシリコンＳＢＤ
に適用する上で問題となることは全く無い。
【００４０】
【発明の効果】以上説明したように本発明によれば、第
一導電型半導体層の表面にショットキー接合を形成する
金属のアノード電極を配置し、第一導電型半導体層の裏
面側にオーミックなカソード電極を設けたショットキー
バリアダイオードにおいて、アノード電極の下方の前記
第一導電型半導体層の内部に表面に達しない第二導電型
埋め込み領域を、逆バイアス時に空乏層が連続するよう
な間隔で形成し、その第二導電型埋め込み領域をアノー
ド電極と同電位とすることにより、低いオン電圧と低リ
ーク電流とを両立させたショットキーバリアダイオード
を実現することができる。
一導電型半導体層の表面にショットキー接合を形成する
金属のアノード電極を配置し、第一導電型半導体層の裏
面側にオーミックなカソード電極を設けたショットキー
バリアダイオードにおいて、アノード電極の下方の前記
第一導電型半導体層の内部に表面に達しない第二導電型
埋め込み領域を、逆バイアス時に空乏層が連続するよう
な間隔で形成し、その第二導電型埋め込み領域をアノー
ド電極と同電位とすることにより、低いオン電圧と低リ
ーク電流とを両立させたショットキーバリアダイオード
を実現することができる。
【００４１】アノード電極がバリアハイトの大きい第一
のバリア金属と、バリアハイトの小さい第二のバリア金
属とからなるものとし、或いは第二導電型埋め込み領域
の上方に第一導電型半導体層よりも不純物濃度の高い第
一導電型高濃度領域を設けることにより、オン電圧とリ
ーク電流との関係を更に改良したＳＢＤとすることがで
きる。
のバリア金属と、バリアハイトの小さい第二のバリア金
属とからなるものとし、或いは第二導電型埋め込み領域
の上方に第一導電型半導体層よりも不純物濃度の高い第
一導電型高濃度領域を設けることにより、オン電圧とリ
ーク電流との関係を更に改良したＳＢＤとすることがで
きる。
【００４２】低オン電圧、低リーク電流のショットキー
バリアダイオードを実現可能とする本発明は、高耐圧、
高速のスイッチングデバイスとしてショットキーバリア
ダイオードの用途拡大に大きな意義をもつものである。
バリアダイオードを実現可能とする本発明は、高耐圧、
高速のスイッチングデバイスとしてショットキーバリア
ダイオードの用途拡大に大きな意義をもつものである。
【図１】本発明第一の実施例のＳｉＣＳＢＤの部分断面
図
図
【図２】（ａ）は第一の実施例のＳｉＣＳＢＤの平面
図、（ｂ）はＡ−Ａ線に沿った断面図
図、（ｂ）はＡ−Ａ線に沿った断面図
【図３】（ａ）ないし（ｄ）は第一の実施例のＳｉＣＳ
ＢＤの製造方法の製造工程順の断面図
ＢＤの製造方法の製造工程順の断面図
【図４】（ａ）ないし（ｆ）はＳｉＣＳＢＤの別の製造
方法による製造工程順の断面図
方法による製造工程順の断面図
【図５】本発明第三の実施例のＳｉＣＳＢＤの部分断面
図
図
【図６】本発明第四の実施例のＳｉＣＳＢＤの部分断面
図
図
【図７】本発明第五の実施例のＳｉＣＳＢＤの部分断面
図
図
【図８】従来の低リーク電流ＳｉＣＳＢＤの部分断面図
【図９】従来の低オン電圧ＳｉＣＳＢＤの部分断面図
１１、２１、３１、４１、５１、６１、７１ ｎ+ サブ
ストレート層 １２、２２、３２、４２、５２、６２、７２ ｎエピタ
キシャル層 １３ ｐ+ アノード領域 １５、３５、４５、６５、７５ アノード電極 １６、２６、３６、４６、５６、６６、７６ カソード
電極 ２５ａ、５５ａ 第一バリア金属 ２５ｂ、５５ｂ 第二バリア金属 ２８ トレンチ ３３、４３、５３、６３、７３ ｐ+ 埋め込み領域 ３３ａ、３４ａ、４３ａ、４４ａ ほう素イオン ３４、４４、５４、６４、７４ ｐ+ コンタクト領域 ３７ ｐ+ ガードリング ３８、４８ａ、４８ｂ シリコン酸化膜 ４２ａ ｎエピタキシャル層 ６９、７９ ｎ+ 高濃度領域
ストレート層 １２、２２、３２、４２、５２、６２、７２ ｎエピタ
キシャル層 １３ ｐ+ アノード領域 １５、３５、４５、６５、７５ アノード電極 １６、２６、３６、４６、５６、６６、７６ カソード
電極 ２５ａ、５５ａ 第一バリア金属 ２５ｂ、５５ｂ 第二バリア金属 ２８ トレンチ ３３、４３、５３、６３、７３ ｐ+ 埋め込み領域 ３３ａ、３４ａ、４３ａ、４４ａ ほう素イオン ３４、４４、５４、６４、７４ ｐ+ コンタクト領域 ３７ ｐ+ ガードリング ３８、４８ａ、４８ｂ シリコン酸化膜 ４２ａ ｎエピタキシャル層 ６９、７９ ｎ+ 高濃度領域
Claims (9)
- 【請求項１】第一導電型半導体層の表面にショットキー
接合を形成する金属のアノード電極を配置し、第一導電
型半導体層の裏面側にオーミックなカソード電極を設け
たショットキーバリアダイオードにおいて、アノード電
極の下方の前記第一導電型半導体層の内部に、表面に達
しない第二導電型埋め込み領域を、逆バイアス時に空乏
層が連続するような間隔で形成し、その第二導電型埋め
込み領域をアノード電極と同電位とすることを特徴とす
るショットキーバリアダイオード。 - 【請求項２】アノード電極がバリアハイトの小さい第一
のバリア金属と、バリアハイトの大きい第二のバリア金
属とからなり、第二導電型埋め込み領域の直上のすくな
くとも一部に第一のバリア金属を配置することを特徴と
する請求項１記載のショットキーバリアダイオード。 - 【請求項３】第二導電型埋め込み領域の上方に第一導電
型半導体層よりも不純物濃度の高い第一導電型高濃度領
域を有することを特徴とする請求項１または２に記載の
ショットキーバリアダイオード。 - 【請求項４】第一導電型高濃度領域の表面にアノード電
極が接触することを特徴とする請求項３記載のショット
キーバリアダイオード。 - 【請求項５】一部の第二導電型埋め込み領域の上部に、
第二導電型埋め込み領域とアノード電極とを接続する第
二導電型コンタクト領域を有することを特徴とする請求
項１ないし４のいずれかに記載のショットキーバリアダ
イオード。 - 【請求項６】第一導電型半導体層がシリコンからなるこ
とを特徴とする請求項１ないし５のいずれかに記載のシ
ョットキーバリアダイオード。 - 【請求項７】第一導電型半導体層が炭化けい素からなる
ことを特徴とする請求項１ないし５のいずれかに記載の
ショットキーバリアダイオード。 - 【請求項８】第一導電型半導体層の表面に設けられたシ
ョットキー接合を形成する金属のアノード電極と、裏面
側に設けられたオーミックなカソード電極と、アノード
電極の下方の前記第一導電型半導体層の内部に形成され
た表面に達しない第二導電型埋め込み領域とを有するシ
ョットキーバリアダイオードの製造方法において、第一
導電型半導体層の表面から、第二導電型不純物をイオン
注入することにより第二導電型埋め込み領域を形成する
ことを特徴とするショットキーバリアダイオードの製造
方法。 - 【請求項９】第一導電型半導体層の表面に設けられたシ
ョットキー接合を形成する金属のアノード電極と、裏面
側に設けられたオーミックなカソード電極と、アノード
電極の下方の前記第一導電型半導体層の内部に形成され
た表面に達しない第二導電型埋め込み領域とを有するシ
ョットキーバリアダイオードの製造方法において、第二
導電型不純物をイオン注入した後、第一導電型半導体層
をエピタキシャル成長することにより第二導電型埋め込
み領域を形成することを特徴とするショットキーバリア
ダイオードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124900A JPH11330498A (ja) | 1998-05-07 | 1998-05-07 | ショットキーバリアダイオードおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124900A JPH11330498A (ja) | 1998-05-07 | 1998-05-07 | ショットキーバリアダイオードおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330498A true JPH11330498A (ja) | 1999-11-30 |
Family
ID=14896896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124900A Pending JPH11330498A (ja) | 1998-05-07 | 1998-05-07 | ショットキーバリアダイオードおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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