CN116093164B - 一种带有浮岛型保护环的高压肖特基二极管 - Google Patents

Abstract

本发明提供一种带有浮岛型保护环的高压肖特基二极管，包括第一导电类型阱区、设置在所述第一导电类型阱区内的第一导电类型有源区及第二导电类型保护环，所述第一导电类型阱区表面的有源区均设有肖特基势垒金属，所述第二导电类型保护环与其表面的肖特基势垒金属分离，并浮空设置在其肖特基势垒金属下方，所述第二导电类型保护环与第一导电类型阱区之间形成PN结，所述PN结设有一耗尽区，所述第一导电类型阱区与其表面的肖特基势垒金属形成肖特基结，在零偏状态下，所述PN结的耗尽区能够覆盖所述肖特基结的肖特基势垒金属的边缘。本发明能够消除正向导通时存在的少数载流子存储效应，大幅提升开关切换速度，并优化寄生电容特性。

Description

一种带有浮岛型保护环的高压肖特基二极管

技术领域

本发明涉及肖特基二极管结构领域，具体涉及一种带有浮岛型保护环的高压肖特基二极管。

背景技术

肖特基二极管是一种利用金属与半导体接触所形成的金属－半导体结制造的整流器件，典型结构如图1所示，该结构为在互补式金属氧化物半导体（ComplementaryMetal-Oxide-Semiconductor，CMOS）工艺上实现的典型肖特基二极管器件结构。为了与P型衬底P110相隔离，整个器件制造在N阱区N120之中，所有有源区之间采用浅沟槽隔离（Shallow trench isolation，STI）结构100进行隔离。通过典型的自对准金属硅化物工艺（Self-aligned silicide，Salicide），在所有的有源区表面，均会自动生成一种肖特基势垒金属121A、123A和125A。当肖特基势垒金属121A、125A与重掺杂有源区121和125相接触时，会形成欧姆接触，不具有整流能力；而当肖特基势垒金属123A与N阱区N120相接触时，便会形成肖特基结。此时，当金属互联线91接高电位，92接低电位时，上述肖特基结正偏开启，导通电流，钳制电压；反之，上述肖特基结反偏关断，起到单向整流的功效。其相比P型半导体与N型半导体接触时形成的PN二极管，正向开启电压更低，导通功耗更小；同时，肖特基二极管中只有多数载流子参与导电，几乎不存在“少数载流子存储效应”，因而开关切换速度，尤其是关断速度大幅加快，从而适用于高频应用。得益于上述优势，目前肖特基二极管已经被广泛地应用在整流、信号调节、开关、电压钳位、太阳能电池等领域。

然而，肖特基二极管的反向阻塞能力通常比PN二极管更差，原因在于：

虚线141展示了所述典型肖特基二极管的耗尽区边界，在肖特基结的边缘处存在“边角效应”，由于“边角效应”的影响，使得这里的电场强度远高于肖特基结内部，从而大幅恶化漏电流和击穿电压。对于一些高压应用，亟待优化肖特基二极管的反向阻塞能力。

为了提升肖特基二极管的反向耐压能力，并降低漏电流，目前业界典型的措施为添加保护环，如图2所示。

图2显示了在CMOS工艺上实现的典型高压肖特基二极管结构。基于图1中器件结构，通过在肖特基结边缘处添加P型保护环（P-type guard ring），可以有效消除上述“边角效应”问题，从而大幅降低器件在反偏状态下的漏电流，并提升击穿电压。具体来说，P型保护环由两个P型重掺杂有源区122、124，以及其表面处的肖特基势垒金属122A、124A所构成。根据主流的自对准硅化物工艺特点，所述肖特基势垒金属122A，123A、124A会自动短接。虚线141为所述典型高压肖特基二极管的耗尽区边界。

所述典型高压肖特基二极管的优缺点：

得益于P型保护环的加入，高压肖特基二极管的反向阻塞能力得到显著加强，表现为漏电流的降低和击穿电压的提升。然而，P型保护环还会引入一个与肖特基结所并联的PN结，从而带来额外的寄生电容（包括势垒电容和扩散电容）；更有甚者，当在实际工作中整个器件的正偏电压较高时，该PN结D2路径将会导通开启，虽然有助于钳制整体电压，但会引入少数载流子导电机制，在器件关断时引入显著的“少数载流子存储效应”，从而剧烈地恶化整个器件的开关切换速度，使得肖特基二极管的固有优势不复存在，这对于高频应用是绝对不能容忍的。

发明内容

为解决现有技术中的问题，本发明提供一种带有浮岛型保护环的高压肖特基二极管，从而在维持器件反向耐压特性的同时，消除正向导通时存在于PN二极管路径中的“少数载流子存储效应”，从而大幅提升开关切换速度。

本发明带有浮岛型保护环的高压肖特基二极管包括第一导电类型阱区、设置在所述第一导电类型阱区内的第一导电类型有源区及第二导电类型保护环，所述第一导电类型阱区表面的有源区均设有肖特基势垒金属，所述第二导电类型保护环与其表面的肖特基势垒金属分离，并浮空设置在其肖特基势垒金属下方，使所述第二导电类型保护环在所述第一导电类型阱区内形成一浮岛型的埋层区域，

所述第二导电类型保护环与第一导电类型阱区之间形成PN结，所述PN结设有一耗尽区，所述第一导电类型阱区与其表面的肖特基势垒金属形成肖特基结，

在零偏状态下，所述PN结的耗尽区能够覆盖所述肖特基结的肖特基势垒金属的边缘。

本发明作进一步改进，所述第一导电类型有源区包括与所述第二导电类型保护环隔离设置的第一导电类型重掺杂有源区，及与所述第二导电类型保护环相接的阱区有源区；

所述阱区有源区上方的第一肖特基势垒金属与所述第二导电类型保护环上方的肖特基势垒金属相接，所述第二导电类型保护环与其上方的肖特基势垒金属之间的间距为W，W为正数。

本发明作进一步改进，所述第一导电类型重掺杂有源区与所述第二导电类型保护环之间设有隔离结构。

本发明作进一步改进，所述隔离结构为设置在所述第一导电类型阱区上表面的浅沟槽隔离结构。

本发明作另一种改进，所述隔离结构为设置在所述第一导电类型阱区上表面的金属硅化物阻挡层隔离结构或场氧化层隔离结构。

本发明作进一步改进，所述第二导电类型保护环靠近所述第一导电类型重掺杂有源区的一端设有延展端，所述延展端向所述第一导电类型重掺杂有源区方向延展，并设置在所述隔离结构下方。

本发明作第三种改进，所述隔离结构为设置在所述第一导电类型阱区上方的栅极隔离结构，所述栅极隔离结构设置在所述第一导电类型重掺杂有源区及所述第二导电类型保护环之间，

所述栅极隔离结构包括设置在所述第一导电类型阱区上的栅极氧化层、设置在所述栅极氧化层上方的栅极多晶硅、设置在所述栅极多晶硅上方的栅极肖特基势垒金属，及设置在所述栅极多晶硅两侧的栅极侧墙，所述栅极侧墙一端与所述栅极肖特基势垒金属上表面齐平，另一端与所述栅极氧化层相接，

当所述第二导电类型保护环的制备顺序先于所述栅极隔离结构时，所述第二导电类型保护环靠近所述第一导电类型重掺杂有源区的一端设有延展端，所述延展端向所述第一导电类型重掺杂有源区方向延展，并设置在所述栅极隔离结构下方，或不设置所述延展端；

当所述第二导电类型保护环的制备顺序晚于所述栅极隔离结构时，所述第二导电类型保护环靠近所述第一导电类型重掺杂有源区的一端与所述栅极隔离结构的边界对齐。

本发明作进一步改进，所述带有浮岛型保护环的高压肖特基二极管在结构剖面图相同的前提下，其版图布局拓扑包括但不限于圆状版图布局、椭圆状版图布局、矩形状版图布局、八边形状版图布局。

本发明作进一步改进，所述第二导电类型保护环的制备工艺包括：重掺杂有源区注入层工艺、轻掺杂漏区注入层工艺、基区掺杂注入层工艺、静电泄放注入层工艺，通过控制工艺参数，调节杂质分布制得所述第二导电类型保护环。

本发明作进一步改进，所述低电容型肖特基二极管还包括P型衬底，所述第一导电类型为N型，所述第一导电类型阱区为N型阱区，所述N型阱区设置在所述P型衬底上。

本发明作进另一种改进，所述低电容型肖特基二极管还包括P型衬底，所述第一导电类型为P型，所述第一导电类型阱区为P型阱区，所述P型衬底上方设有隔离所述P型阱区与P型衬底的深N阱，所述P型阱区设置在所述深N阱中，所述深N阱表面设有与所述P型重掺杂有源区隔离设置的N型重掺杂有源区，所述N型重掺杂有源区表面设有肖特基势垒金属。

所述肖特基势垒金属可以为金属AL、Ti、Co、Cr、Mo、Mg、Ni、W、Au、Pt，或硅化物金属，或硅化物合金。

与现有技术相比，本发明的有益效果是：通过借助工艺优化，将第二导电类型保护环的与其表面的肖特基势垒金属二者相分离，最终实现第二导电类型保护环的浮空，可操作性更强。从而能够有效抑制其所带来的恶化开关切换速度和增大寄生电容的不利影响。

通过控制工艺制造条件，优化第二导电类型保护环区域的杂质分布，使其从一个始于硅片表面也就是阱区表面的杂质区域演变为一个浮岛型的埋层区域，实现P型保护环的电位浮空。当P型保护环浮空后，其所引入的PN结将始终处于关断状态，从而消除了“少数载流子存储效应”，显著提升器件的开关速度；同时，还消除了PN结带来的势垒电容和扩散电容，优化了器件的寄生特性。

附图说明

为了更清楚地说明本申请或现有技术中的方案，下面将对实施例或现有技术描述中所需要使用的附图作一个简单介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术1典型肖特基二极管器件结构示意图；

图2为现有技术2带有保护环的典型高压肖特基二极管的器件结构示意图；

图3为本发明实施例1器件结构示意图；

图4为本发明实施例2器件结构示意图；

图5为本发明实施例3器件结构示意图；

图6为本发明实施例4器件结构示意图。

实施方式

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

为了使本技术领域的人员更好地理解本申请方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。

如图3-6所示，本发明设法将图2中的第二导电类型保护环122、124浮空，实现抑制所述第二导电类型保护环122、124带来的恶化开关切换速度和增大寄生电容不利影响的效果，具体地，本发明带有浮岛型保护环的高压肖特基二极管包括包括第一导电类型阱区、设置在所述第一导电类型阱区内的第一导电类型重掺杂有源区121、125及第二导电类型保护环122、124，所述第一导电类型阱区表面的有源区均设有肖特基势垒金属121A、123A、125A，所述第二导电类型保护环122、124与其表面的肖特基势垒金属122A、124A分离，并浮空设置在其肖特基势垒金属122A、124A下方，使所述第二导电类型保护环122、124在所述第一导电类型阱区内形成一浮岛型的埋层区域，所述第二导电类型保护环122、124与第一导电类型阱区之间形成PN结，所述PN结设有一耗尽区141，所述第一导电类型阱区与其表面的肖特基势垒金属123A形成肖特基结，在零偏状态下，所述PN结的耗尽区141能够覆盖所述肖特基结的肖特基势垒金属的边缘。

以下结合具体的实施例进行详细说明。

本发明实施例中各个部件的含义及用途如下：

（1）P110代表半导体工艺的P型衬底；

（2）N120代表N阱区；

（3）100代表浅沟槽隔离（Shallow trench isolation，STI）结构；

（4）122和124代表第二导电类型区域（即第二导电类型保护环），具体的掺杂分布可以为重掺杂有源区、轻掺杂漏极（Lightly-doped drain，LDD）区域、基区掺杂区域（BASE）或其他定制掺杂区域；

（5）121和125通常代表第一导电类型重掺杂区（即第一导电类型重掺杂有源区）；

（6）121A、122A、123A、124A、125A代表肖特基势垒金属，实施例采用金属硅化物（silicide）；

（7）126和127代表硅化物阻挡层（Salicide blocking）；

（8）141代表耗尽区边界；

（9）91和92代表金属互联线，其中，金属互联线91的一端接至器件阱区有源区，金属互联线92的一端接第一导电类型重掺杂区；

（10）尺寸W代表在垂直于硅片表面的方向上，金属硅化物silicide与第二导电类型保护环之间的距离；

（11）121B和125B代表第一导电类型轻掺杂漏极（Lightly-doped drain，LDD）区域，为可选项；

（12）126A和127A代表栅极金属硅化物（silicide），126B和127B代表栅极氧化层，126C和127C代表栅极多晶硅，126D、126E、127D和127E代表栅极侧墙；

（13）P120代表P阱区；

（14）N130代表深N阱，旨在将其内部的P阱P120与P型衬底P110相隔离；

（15）131和132代表深N阱的重掺杂的N型区域（即N型有源区）；

（16）131A和132A分别代表N型有源区131、132表面的金属硅化物（silicide）；

（17）93代表金属互联线，接至电源电位，或保持浮空（floating）。

实施例1

如图3所示，本例的带有浮岛型保护环的高压肖特基二极管包括P型衬底P110，所述第一导电类型为N型，所述第一导电类型阱区为N型阱区N120，所述N型阱区N120设置在所述P型衬底P110上，本发明创造性的将图2中典型高压肖特基二极管的P型保护环浮空，从而有效抑制所述P型保护环所带来的恶化开关切换速度和增大寄生电容的不利影响。

然而，对于主流的Salicide CMOS工艺，P型保护环表面的肖特基势垒金属122A、124A与肖特基结的肖特基势垒金属123A是自动短接的。因此，为了实现本发明的P型保护环浮空，必须将其表面的肖特基势垒金属122A、124A与肖特基结的肖特基势垒金属123A断开。本例的肖特基势垒金属121A、122A、123A、124A、125A均以金属硅化物为例进行说明。当然，本例的肖特基势垒金属121A、122A、123A、124A、125A还可以使用金属AL、Ti、Co、Cr、Mo、Mg、Ni、W、Au、Pt替代，也可以用硅化物合金等用于二极管导电的合金替代。

本例实现P型保护环表面的金属硅化物与肖特基结的金属硅化物断开的一个直观的措施为：

借助额外的工艺掩膜版——硅化物阻挡层（Salicide blocking）来实现上述目标，但实际的版图设计比较复杂，且会不可避免地增加制造成本，并可能增大版图面积，降低肖特基二极管的综合效率。综上，在主流的Salicide CMOS工艺中，在同一个有源区窗口内实现保护环的浮空将是困难的。

为了解决浮空的难题，本例放弃将P型保护环表面的金属硅化物与肖特基结的金属硅化物相断开的策略，转而借助工艺优化，将保护环的有源区与其表面的金属硅化物二者相分离，也可最终实现保护环的浮空，且可操作性更强。

具体来说，如附图3所示，通过控制工艺制造条件，优化P型保护环区域的杂质分布，使其从一个始于硅片表面的杂质区域演变为一个浮岛型的埋层区域，便可实现P型保护环的电位浮空。当P型保护环浮空后，其所引入的PN结将始终处于关断状态，从而消除了“少数载流子存储效应”，显著提升器件的开关速度；同时，还消除了PN结带来的势垒电容和扩散电容，优化了器件的寄生特性。

本发明的技术要点详述如下：

（1）将P型保护环浮空，并不会干扰器件的反向阻塞能力。此时，尽管P型保护环电位浮空，但由P型保护环与N阱区N120所形成的PN结的耗尽区仍然存在，并随着器件反偏电压的增大而延展。因此，只要W取值合适，保证零偏状态下PN结的耗尽区足够覆盖到肖特基结的金属硅化物的边缘，便仍然可有效抑制“边角电场”问题，从而维持器件优越的反向阻塞能力（即较低的漏电流和较高的击穿电压）。

（2）浮岛型保护环的工艺制造方法：

相比图2中传统的保护环结构，浮岛型保护环要求在工艺制造时，采用更高的离子注入能量，以实现更深的结深，保证“浮岛”结构的形成。

所述P型保护环的制备所用到的工艺层次，可以由传统的重掺杂有源区注入层工艺、轻掺杂漏区注入层工艺、基区掺杂注入层工艺、P型静电泄放注入层工艺等典型工艺层次，通过进一步控制工艺菜单，调节杂质分布改进而来，从而制得符合要求的P型保护环。

（3）本例W的取值至关重要，需仔细折衷。一方面，若W太小，实际可能无法制造得到的真正的浮岛型保护环（122和124），这将使得本发明实施例失效；另一方面，若W太大，则浮岛型保护环的耗尽区将无法覆盖到肖特基结的边缘，使得肖特基结边缘处的“边角电场”问题重新暴露出来，恶化器件整体的反向阻塞能力。

性能比较：

而在本发明的实施例1中，本发明巧妙地通过制备工艺对P型保护环优化，将P型保护环浮空，此时本发明的PN结始终处于关断状态，因而其可以在维持器件优越的反向阻塞能力的同时，消除正向导通时存在于PN二极管路径中的“少数载流子存储效应”，大幅优化器件的开关速度和寄生电容特性。

实施例2

本发明实施例2提出的一种带有浮岛型保护环的高压肖特基二极管的器件结构如图4所示。本实施例调整了肖特基二极管中P型保护环与N型重掺杂有源区之间的隔离结构，本例利用硅化物阻挡层126、127取代了实施例1的浅沟槽隔离结构100，旨在进一步优化器件的正向导通阻抗。此外，由于缺少了浅沟槽隔离结构对离子注入的阻挡，此时，浮岛型保护环的横向设计尺寸更加灵活。具体来说，浮岛型保护环的外侧边界不再只能与其上方的金属硅化物的外侧边界对齐，而是可以进一步向外侧延展，即向硅化物阻挡层126、127的下方延展。本发明实施例2的优势在于：通过调节浮岛型保护环的外侧边界，显著增加了器件反向击穿电压的设计灵活度。

实施例3

本发明实施例3提出的一种带有浮岛型保护环的高压肖特基二极管的器件结构如图5所示。本实施例调整了肖特基二极管中P型保护环与N型重掺杂有源区之间的隔离结构，

利用栅极结构126A~126E、127A~127E取代了实施例1的浅沟槽隔离结构100，此时轻掺杂漏极区域（LDD）121B、125B为可选项。

具体地，本例的栅极隔离结构包括靠近所述N阱区N120的栅极氧化层126B、127B，设置在所述栅极氧化层126B、127B上方的栅极多晶硅126C、127C，设置在所述栅极多晶硅126C、127C上方的栅极肖特基势垒金属126A、127A，及设置在所述栅极多晶硅126C、127C两侧的栅极侧墙126D~126E、127D~127E，所述栅极侧墙126D~126E、127D~127E的一端分别与所述栅极肖特基势垒金属126A、127A上表面齐平，另一端与所述栅极氧化层126B、127B相接。

相比实施例1中的浅沟槽隔离结构（100）和实施例2中的硅化物阻挡层126、127，本实施例的栅极隔离结构可以实现最短的电流导通路径，从而最大限度地优化器件的正向导通电阻。此外需要注意，此时浮岛型保护环外侧边界的设计自由度将取决于保护环所使用的工艺层次，详述如下：

当P型保护环所采用的工艺层次的制造顺序先于栅极隔离结构时，此时P型保护环的离子注入工序不会受到栅极隔离结构的影响，因而其外边界拥有最大的设计灵活度，类似实施例2中结构。

当保护环所采用的工艺层次的制造顺序后于栅极结构时，此时保护环的离子注入工序，会受到栅极隔离结构的（部分）阻挡，使得其外边界相对固定，不能再自由的延展，设计灵活度下降。

当然，对于不同的制造工艺，重掺杂有源区之间的隔离结构可能有所不同：除了本发明实施例中已经列举的隔离结构——浅沟槽隔离、硅化物阻挡层隔离结构、栅极隔离结构之外，本发明还可以采用无隔离结构，或场氧化层隔离（Field Oxide，简称FOX）结构。

实施例4

本发明实施例4提出的带有浮岛型保护环的高压肖特基二极管的结构如图6所示，其实际上是实施例1结构在主流CMOS工艺中的互补结构。其中，实施例1中的结构为金属硅化物与N阱区构成的肖特基二极管结构，此时金属硅化物为正极一侧，N阱区N120为负极一侧。这种肖特基二极管具有导通电阻更低，反向阻塞能力好等特点；而本实施例结构为金属硅化物与P阱区P120构成的肖特基二极管结构，此时金属硅化物为负极一侧，P阱区P120为正极一侧。这种肖特基二极管最大的特色为正偏开启电压非常低，适用于低功耗应用领域。注意，在CMOS工艺中实现本实施例结构时，为避免P阱区P120与P型衬底P110相短路，需要使用深N阱N130进行隔离，深N阱N130电位可通过金属互联线93接至电源端，也可保持浮空。此外，本实施例结构中保护环的掺杂类型为N型，与实施例1的P型互补。

对于本实施例，不同的制造工艺，深N阱N130的形貌可能发生变化。对于大尺寸工艺，深N阱的范围为从硅片表面到其结深处，呈现出一个阱状，如图6所示；但对于一些先进CMOS工艺，深N阱可能会演变为一个N型埋层，只存在于N阱和P阱区域的下方，此时为了有效地将P阱与P型衬底相隔离，还需要在P阱的周围设置一圈N阱，与下方的深N阱共同实现电学隔离功能。

综上，通过上述实施例1-4可知，本发明创造性地优化保护环的结构，使其物理浮空，从而抑制其带来的不利影响。

在实际操作过程中，放弃将保护环表面的金属硅化物与肖特基结的金属硅化物相断开的策略，转而借助工艺优化，将保护环的有源区与其表面的金属硅化物二者相分离，最终实现保护环的浮空，可操作性更强。

本发明能够在维持器件反向耐压特性的同时，消除了PN结带来的势垒电容和扩散电容，优化了器件的寄生特性，并且显著提升器件的开关速度，使其在高频高压应用领域表现优异。

在结构剖面图与本发明相同的前提下，本发明包括但不限于（椭）圆状版图布局，矩形状版图布局，八边形状版图布局等各种版图布局拓扑。

以上所述之具体实施方式为本发明的较佳实施方式，并非以此限定本发明的具体实施范围，本发明的范围包括并不限于本具体实施方式，凡依照本发明所作的等效变化均在本发明的保护范围内。

Claims (10)

1.一种带有浮岛型保护环的高压肖特基二极管，包括第一导电类型阱区、设置在所述第一导电类型阱区内的第一导电类型有源区及第二导电类型保护环，所述第一导电类型阱区表面的有源区均设有肖特基势垒金属，其特征在于：

所述第二导电类型保护环与其表面的肖特基势垒金属分离，并浮空设置在其肖特基势垒金属下方，使所述第二导电类型保护环在所述第一导电类型阱区内形成一浮岛型的埋层区域，

所述第一导电类型有源区包括与所述第二导电类型保护环隔离设置的第一导电类型重掺杂有源区，及与所述第二导电类型保护环相接的阱区有源区，

所述第二导电类型保护环与第一导电类型阱区之间形成PN结，所述PN结设有一耗尽区，所述阱区有源区与其表面的肖特基势垒金属形成肖特基结，

在零偏状态下，所述PN结的耗尽区能够覆盖所述肖特基结的肖特基势垒金属的边缘。

2.根据权利要求1所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述阱区有源区上方的第一肖特基势垒金属与所述第二导电类型保护环上方的肖特基势垒金属相接，所述第二导电类型保护环与其上方的肖特基势垒金属之间的间距为W，W为正数。

3.根据权利要求2所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述第一导电类型重掺杂有源区与所述第二导电类型保护环之间设有隔离结构。

4.根据权利要求3所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述隔离结构为设置在所述第一导电类型阱区上表面的浅沟槽隔离结构、金属硅化物阻挡层隔离结构或场氧化层隔离结构。

5.根据权利要求4所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述隔离结构为金属硅化物阻挡层隔离结构或场氧化层隔离结构时，所述第二导电类型保护环靠近所述第一导电类型重掺杂有源区的一端设有延展端，所述延展端向所述第一导电类型重掺杂有源区方向延展，并设置在所述隔离结构下方。

6.根据权利要求3所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述隔离结构为设置在所述第一导电类型阱区上方的栅极隔离结构，所述栅极隔离结构设置在所述第一导电类型重掺杂有源区及所述第二导电类型保护环之间，

所述栅极隔离结构包括设置在所述第一导电类型阱区上的栅极氧化层、设置在所述栅极氧化层上方的栅极多晶硅、设置在所述栅极多晶硅上方的栅极肖特基势垒金属，及设置在所述栅极多晶硅两侧的栅极侧墙，所述栅极侧墙一端与所述栅极肖特基势垒金属上表面齐平，另一端与所述栅极氧化层相接，

当所述第二导电类型保护环的制备顺序先于所述栅极隔离结构时，所述第二导电类型保护环靠近所述第一导电类型重掺杂有源区的一端设有延展端，所述延展端向所述第一导电类型重掺杂有源区方向延展，并设置在所述栅极隔离结构下方，或不设置所述延展端；

当所述第二导电类型保护环的制备顺序晚于所述栅极隔离结构时，所述第二导电类型保护环靠近所述第一导电类型重掺杂有源区的一端与所述栅极隔离结构的边界对齐。

7.根据权利要求1-6任一项所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述第二导电类型保护环的制备工艺包括：重掺杂有源区注入层工艺、轻掺杂漏区注入层工艺、基区掺杂注入层工艺、静电泄放注入层工艺，通过控制工艺参数，调节杂质分布制得所述第二导电类型保护环。

8.根据权利要求1-6任一项所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述带有浮岛型保护环的高压肖特基二极管在结构剖面图相同的前提下，其版图布局拓扑包括但不限于圆状版图布局、椭圆状版图布局、矩形状版图布局、八边形状版图布局。

9.根据权利要求1-6任一项所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述带有浮岛型保护环的高压肖特基二极管还包括P型衬底，所述第一导电类型为N型，所述第一导电类型阱区为N型阱区，所述N型阱区设置在所述P型衬底上。

10.根据权利要求1-6任一项所述的带有浮岛型保护环的高压肖特基二极管，其特征在于：所述带有浮岛型保护环的高压肖特基二极管还包括P型衬底，所述第一导电类型为P型，所述第一导电类型阱区为P型阱区，所述P型衬底上方设有隔离所述P型阱区与P型衬底的深N阱，所述P型阱区设置在所述深N阱中，所述深N阱表面设有与所述P型重掺杂有源区隔离设置的N型重掺杂有源区，所述N型重掺杂有源区表面设有肖特基势垒金属。

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