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JP3297087B2 - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

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JP3297087B2
JP3297087B2 JP25658692A JP25658692A JP3297087B2 JP 3297087 B2 JP3297087 B2 JP 3297087B2 JP 25658692 A JP25658692 A JP 25658692A JP 25658692 A JP25658692 A JP 25658692A JP 3297087 B2 JP3297087 B2 JP 3297087B2
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junction
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electrode
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光彦 北川
一郎 大村
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
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    • H—ELECTRICITY
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    • H—ELECTRICITY
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    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions

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  • Bipolar Transistors (AREA)
  • Thyristors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高耐圧半導体装置に係
り、特に接合終端部に十分なｐｎ接合が無い高耐圧半導
体装置に関する。
【０００２】
【従来の技術】パワー素子は、電流増幅，電源装置，電
動制御などに使われ、高耐圧で大電流動作を目的とした
構造設計がなされる。
【０００３】高耐圧化のためには、例えば、バイポーラ
トランジスタの場合、コレクタ低不純物濃度層を厚く高
抵抗にして降状電圧を上げ、ベース層を大きくとってパ
ンチパンチスールーを防ぐ手法がある。しかし、この種
の手法は大電流化や高速化と相反するので、トランジス
タの使用目的に応じた最適のトレードオフ設計がなされ
る。
【０００４】また、高耐圧化のためには、従来より、フ
ィールドプレートやガードリングなどの手法が用いられ
ている。
【０００５】フィールドプレートは、図９（ａ）に示す
ように、ベース電極８１をｎ型コレクタ層８２の上部８
３まで引き出すことにより、空乏層８４をｎ型コレクタ
層８２の上部８３まで延ばし、ｐ型ベース層８５とｎ型
コレクタ層８２とのｐｎ接合部分、つまり、接合終端部
の空乏層電界を緩和し、電界集中を防止する。なお、図
中、８６はｎ型エミッタ層，８７は酸化膜を示してい
る。
【０００６】ガードリングは、図９（ｂ）に示すよう
に、ｐ型ベース層８５を囲んで１ないし数個のフローテ
ィングガードリング８８を設けることにより、接合終端
部の空乏層電界を緩和する。
【０００７】しかしながら、このような高耐圧化の手法
には次のような問題がある。
【０００８】即ち、素子の主接合がｐｎ接合ではないパ
ワー素子、例えば、ショットキーバリアダイオード，Ｕ
−ＭＯＳ，埋込みゲート構造ＭＯＳサイリスタ，埋込み
ゲート構造ＩＧＢＴなどの接合終端部は高耐圧化に必要
な十分なｐｎ接合を素子の主な工程とは別に作る必要が
ある。また、Ｓｉなどのように不純物拡散が比較的容易
な材料からなる基板の場合には、素子部とは別にｐｎ接
合を形成するのは可能であるが、ＳｉＣなどの化合物半
導体や、ダイヤモンドのように不純物拡散が困難な材料
からなる基板の場合には、従来のｐｎ接合を前提とした
高耐圧化の手法は使用が困難である。
【０００９】
【発明が解決しようとする課題】上述の如く、従来の半
導体パワー素子の高耐圧化の手法は、接合終端部がｐｎ
接合の場合を前提にしたものであった。このため、接合
終端部に十分なｐｎ接合が無く、拡散係数が小さい基板
の場合には、半導体パワー素子の高耐圧化が困難である
という問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、接合終端部に十分なｐ
ｎ接合が無い場合でも、高耐圧を実現できる構造の高耐
圧半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高耐圧半導体装置は、半導体基板に形成
され、トレンチ構造を有し、阻止状態で前記トレンチ構
造と前記半導体基板との接合から空乏層が伸び、且つ該
空乏層によって阻止状態の耐圧が決まる高耐圧半導体素
子の主電流が流れる領域と、前記主電流が流れる領域を
囲むように形成されると共に前記主電流が流れる電極が
形成されていない複数の溝を内部に有し、且つ耐圧向上
用ｐｎ接合を含まない接合終端領域とを備えたことを特
徴とする。
【００１２】なお、接合終端領域とは、素子の主電流が
流れる領域以外の領域であって、耐圧を大きくするため
の構造を有する領域である。
【００１３】
【作用】本発明によれば、接合終端領域内に設けられ
た、主電流が流れる電極と電気的に分離された溝により
接合終端部の空乏層電界の集中が緩和される。このた
め、接合終端部にｐｎ接合が無くても、高耐圧化でき
る。
【００１４】
【実施例】以下、図面を参照しながら実施例を説明す
る。
【００１５】図１は、本発明の第１の実施例に係る高耐
圧半導体装置の平面図である。
【００１６】図中、１は素子の主電流が流れる領域を示
しており、この主電流領域１の回りの領域３は接合終端
領域を示している。接合終端領域３の内部には、複数の
リング状の溝２が主電流領域１と同心的に形成されてい
る。なお、溝の数は、必要な耐圧等に応じて決まるもの
で１個の場合もある。
【００１７】図２は、図１の一点鎖線で囲まれた領域の
より詳しい図であり、図２（ａ）は平面図、図２（ｂ）
は図２（ａ）のＡ−Ａ´断面図である。
【００１８】図中、１０は低濃度のｎ型ＳｉＣ基板を示
しており、このｎ型ＳｉＣ基板１０の主電流領域１の表
面には、内面がＳｉＯ2 膜５で被覆された溝４が形成さ
れている。なお、２つの溝４の間のｎ型ＳｉＣ基板の表
面には、ＳｉＯ2 膜５は形成されていない。そして、溝
４の内部は金属材料で充填され、２つの溝４はこの金属
材料で繋がっている。
【００１９】即ち、金属材料が充填された２つの溝４の
中に形成された電極に接してアノード電極６が形成さ
れ、そして、このアノード電極６とｎ型ＳｉＣ基板１０
とのショットキー接合により、ショットキーバリアダイ
オードが形成されている。このショットキーバリアダイ
オードの主電流が流れる電極はアノード電極６である。
【００２０】一方、接合終端領域３の溝２も同様にその
内面がＳｉＯ2 膜５で被覆され、その内部が金属材料で
充填され、２つの溝２が金属材料で繋がっている。
【００２１】即ち、２つの溝２ごとに電位の浮いた電極
７が１つ形成されている。
【００２２】また、ｎ型ＳｉＣ基板１０の裏面には、高
濃度のｎ型半導体膜からなるコンタクト層８を介してカ
ソード電極９が設けられている。このカソード電極９に
は主電流は流れない。
【００２３】このようなショットキーバリアダイオード
からなる高耐圧半導体装置に高電圧の逆バイアス電圧が
印加されると、ｎ型ＳｉＣ基板１０内に大きい空乏層が
形成され、高電界が生じる。
【００２４】ここで、溝２が無いと各電位の電気力線が
全てアノード電極６の端部下部１１に集中し、素子が破
壊される。
【００２５】一方、本実施例のように、溝２を設ける
と、各１対の溝ごとに等電位の電気力線が集まり、そし
て、アノード電極１１から遠い１対の溝ほど高い電位の
電気力線が集まる。この結果、基板表面の電界強度が小
さくなり、素子の破壊を防止できる。
【００２６】かくして本実施例によれば、ＳｉＣのよう
に不純物拡散が難しい材料からなる半導体基板を用い、
接合終端部にｐｎ接合が無い場合でも、接合終端領域３
に形成され、アノード電極１１と電気的に分離された溝
２により、接合部分の空乏層電界を緩和でき、電界集中
による素子破壊を防止できる。
【００２７】図３は、本発明の第２の実施例に係る高耐
圧半導体装置の構造を示す素子断面図である。なお、以
下、前出の図の高耐圧半導体装置と対応する部分には前
出の図と同一符号を付し、詳細な説明は省略する。
【００２８】本実施例の高耐圧半導体装置が先の実施例
のそれと異なる点は、接合終端領域３内の電位の浮いた
電極７を抵抗体１２を介してカソード電極９に接続し、
電極７の電位を固定したことにある。
【００２９】このように構成された高耐圧半導体装置で
も先の実施例のそれと同様な効果が得られるのは勿論の
こと、本実施例では、電極７の電位がアノード電位とカ
ソード電位との間の電位に固定されているので、確実に
アノード電極６に遠い１対の溝２ほど大きい電位の電気
力線を集めることができ、空乏層電界を緩和できる電界
分布を確実に形成できる。
【００３０】これは先の実施例のように電位に浮いた電
極７の電位が固定されていないと、電極７に電荷が溜ま
った場合に、溝２により形成された電界分布が変化し、
接合終端部の空乏層電界が強くなる恐れがあるからであ
る。
【００３１】なお、抵抗体１２の代わりにキャパシタ等
を用いても良い。
【００３２】図４は、本発明の第３の実施例に係る高耐
圧半導体装置の平面図である。また、図５は、図４の一
点鎖線で囲まれた領域のより詳しい図であり、図５
（ａ）は平面図、図５（ｂ）は図５（ａ）のＢ−Ｂ´断
面図である。
【００３３】本実施例の高耐圧半導体装置がこれまでの
実施例のそれと異なる点は、主電流領域１の回りに連続
したリング状の溝の代わり、断続したリング状の溝２ａ
を設けたことにある。
【００３４】このような構成にしても先の実施例と同様
な効果が得られる。なお、図３のように電位の浮いた電
極７ａを固定しても良い。また、リング状の代わりに
は、散乱的に溝２ａを設けても良い。
【００３５】図６は、本発明の第４の実施例に係る高耐
圧半導体装置の断面図である。
【００３６】本実施例の高耐圧半導体装置が先の実施例
と異なる点は、１つの溝２ｂに１つの電位の浮いた電極
７ｂを設ける共に、電位の浮いた電極７ｂが溝２ｂから
横方向に引き出されていることにある。
【００３７】このように構成された高耐圧半導体装置で
は、電極７ｂがフイールドプレートの機能を果たすの
で、先の実施例に比べて、より高い空乏層電界の緩和が
期待できる。
【００３８】図７は、本発明の第５の実施例に係る高耐
圧半導体装置の断面図である。
【００３９】図中、３１は低濃度のｎ型ＳｉＣ基板を示
しており、その裏面側にはｐ型の半導体からなるコンタ
クト層３２を介してアノード電極３３が設けられてい
る。
【００４０】ｎ型ＳｉＣ基板３１の表面下部にはＳｉＯ
2 膜等の絶縁膜３４が埋め込まれている。また、主電流
領域１のｎ型ＳｉＣ基板３１上には絶縁層３５に埋めこ
まれたゲート電極３６が設けられ、そして、カソード電
極３７がｎ型ＳｉＣ基板３１に接して設けられている。
このカソード電極３７とｎ型ＳｉＣ基板３１とでショッ
トキー接合が形成され、先の実施例と同様にショットキ
ーバリアダイオードが形成されいてる。
【００４１】一方、接合終端領域３のｎ型ＳｉＣ基板３
１上には絶縁膜３８が設けられ、この絶縁膜３８は電位
の浮いた電極３９で覆われている。この電位の浮いた電
極３９は絶縁層４０によって互いに電気的に分離されて
いる。
【００４２】また、主電流領域１と接合終端領域３と境
界ではゲート電極３６ａ，絶縁層３５ａを共有している
場合もある。
【００４３】このように構成された高耐圧半導体装置に
高電圧の逆バイアス電圧が印加されると、接合終端領域
３内の基板表面の絶縁膜３８と基板中の２つの絶縁膜３
とからなる１組の絶縁膜が先の実施例の１対の溝と同様
な機能を果たす。
【００４４】この結果、接合終端部の空乏層電界を緩和
でき、電界集中による素子破壊を防止できる。なお、主
電流領域の絶縁膜３４は無くても良いが、あったほうが
空乏層電界を緩和する効果が高くなる。
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、２つの溝ご
とに１つの電位が浮いた電極を設けた実施例があった
が、３つ，４つ或いはそれ以上の溝ごとに１つの電位が
浮いた電極を設けても良い。
【００５０】更に、２つの溝ごとに１つの電位が浮いた
電極と３つの溝ごとに１つの電位が浮いた電極とのよう
に、溝数の異なる電位の浮いた電極が混在しても良い。
【００５１】なお、上記実施例では溝内に金属材料を充
填したが、金属以外の導電材料、更には絶縁材料であっ
ても良い。
【００５２】更にまた、上記実施例を適宜組み合わせて
も良い。例えば、主電流領域のコーナー部では溝を断続
的（散乱的）に形成し、他の部分では連続な溝を形成す
る。これは特にコーナー部の曲率が大きい場合に有効で
ある。何故なら曲率が大きい部分があると連続したリン
グ状の溝の形成が困難になるからである。また、従来の
技術と組み合わせても良い。また、本発明は、ＳｉＣや
ダイヤモンドなど不純物拡散のしにくいものについて特
に効果があるが、Ｓｉ等でも良い。
【００５３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【００５４】
【発明の効果】以上詳述したように本発明によれば、接
合終端部にｐｎ接合が無い場合や、ｐｎ接合の形成が困
難な拡散係数が小さい基板を用いた場合でも、耐圧が十
分大きい高耐圧半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る高耐圧半導体装置
の平面図。
【図２】図１の一点鎖線で囲まれた領域のより詳しい
図。
【図３】本発明の第２の実施例に係る高耐圧半導体装置
の断面図。
【図４】本発明の第３の実施例に係る高耐圧半導体装置
の平面図。
【図５】図４の一点鎖線で囲まれた領域のより詳しい
図。
【図６】本発明の第４の実施例に係る高耐圧半導体装置
の断面図。
【図７】本発明の第５の実施例に係る高耐圧半導体装置
の断面図。
【図８】本発明の第６の実施例に係る高耐圧半導体装置
の断面図。
【図９】従来の高耐圧化の手法を説明するための図。
【符号の説明】
１…主電流領域、２，２ａ…溝、３…接合終端領域、４
…溝、５…ＳｉＯ2 膜、６…アノード電極、７，７ａ…
電位の浮いた電極、８…コンタクト層、９…カソード電
極、１０…ｎ型ＳｉＣ基板、１２…抵抗体、３１…ｎ型
ＳｉＣ基板、３２…コンタクト層、３３…アノード電
極、３４…絶縁膜、３５…絶縁層、３６…ゲート電極、
３７…カソード電極、３８…絶縁膜、３９…電位の浮い
た電極、４０…絶縁層、４１…ｐ型半導体層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−53969（ＪＰ，Ａ) 特開 昭53−20869（ＪＰ，Ａ) 特開 昭58−100454（ＪＰ，Ａ) 特開 昭53−105383（ＪＰ，Ａ) 特開 昭51−35286（ＪＰ，Ａ) 特開 昭62−18768（ＪＰ，Ａ) 特開 平４−29368（ＪＰ，Ａ) 特開 平４−239778（ＪＰ，Ａ) 特開 平５−190831（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/06 301 H01L 29/73 H01L 29/74

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板に形成され、トレンチ構造を有
    し、阻止状態で前記トレンチ構造と前記半導体基板との
    接合から空乏層が伸び、且つ該空乏層によって阻止状態
    の耐圧が決まる高耐圧半導体素子の主電流が流れる領域
    と、 前記主電流が流れる領域を囲むように形成されると共に
    前記主電流が流れる電極が形成されていない複数の溝を
    内部に有し、且つ耐圧向上用ｐｎ接合を含まない接合終
    端領域と、 を具備してなることを特徴とする高耐圧半導体装置。
  2. 【請求項２】半導体基板に形成され、トレンチ構造を有
    し、阻止状態で前記トレンチ構造と前記半導体基板との
    接合から空乏層が伸び、且つ該空乏層によって阻止状態
    の耐圧が決まる高耐圧半導体素子の主電流が流れる領域
    と、 この主電流が流れる領域に形成された主電極と、 前記主電極が流れる領域を囲むように形成された複数の
    溝と、これらの複数の溝の中に形成されると共に前記主
    電極と電気的に分離された、お互いに分離された複数の
    電極とを有し、且つ耐圧向上用ｐｎ接合を含まない接合
    終端領域と、 を具備してなることを特徴とする高耐圧半導体装置。
  3. 【請求項３】ＳｉＣから構成された半導体基板に形成さ
    れ、トレンチ構造を有し、阻止状態で前記トレンチ構造
    と前記半導体基板との接合から空乏層が伸び、且つ該空
    乏層によって阻止状態の耐圧が決まる高耐圧半導体素子
    の主電流が流れる領域と、 前記主電流が流れる領域を囲むように形成されると共に
    前記主電流が流れる電極が形成されていない複数の溝を
    内部に有し、且つ耐圧向上用ｐｎ接合を含まない接合終
    端領域と、 を具備してなることを特徴とする高耐圧半導体装置。
  4. 【請求項４】ＳｉＣから構成された半導体基板に形成さ
    れ、トレンチ構造を有し、阻止状態で前記トレンチ構造
    と前記半導体基板との接合から空乏層が伸び、且つ該空
    乏層 によって阻止状態の耐圧が決まる高耐圧半導体素子
    の主電流が流れる領域と、 この主電流が流れる領域に形成された主電極と、 前記主電極が流れる領域を囲むように形成された溝と、
    この溝の中に形成されると共に前記主電極と分離された
    電極とを有し、且つ耐圧向上用ｐｎ接合を含まない接合
    終端領域と、 を具備してなることを特徴とする高耐圧半導体装置。
  5. 【請求項５】前記溝は複数の溝からなり、前記主電極と
    分離された電極は、お互いに分離された複数の電極から
    なることを特徴とする請求項４に記載の高耐圧半導体装
    置。
  6. 【請求項６】前記複数の電極は、電位の浮いた電極であ
    るか、もしくは抵抗体を介して互いに接続されると共に
    前記主電極に電気的に接続された電極であることを特徴
    とする請求項２又は５に記載の高耐圧半導体装置。
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