JPH07221290A - プレーナ型半導体装置 - Google Patents
プレーナ型半導体装置Info
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- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】プレーナ型半導体装置において、電圧印加時の
プレーナ接合あるいはガードリング部での表面電界を低
減して、耐圧の向上およびアバランシェ耐量の増大を図
る。 【構成】プレーナ接合の外側に、これに接して不純物濃
度の低い補助リング領域を設け、電圧印加時の空乏層の
幅を広くして表面電界を下げる。ガードリング構造を持
つプレーナ型半導体装置の場合は、最外周のガードリン
グの外側に同様の補助リング領域を設けるか、あるいは
最外周のガードリングの不純物濃度を低くする。
プレーナ接合あるいはガードリング部での表面電界を低
減して、耐圧の向上およびアバランシェ耐量の増大を図
る。 【構成】プレーナ接合の外側に、これに接して不純物濃
度の低い補助リング領域を設け、電圧印加時の空乏層の
幅を広くして表面電界を下げる。ガードリング構造を持
つプレーナ型半導体装置の場合は、最外周のガードリン
グの外側に同様の補助リング領域を設けるか、あるいは
最外周のガードリングの不純物濃度を低くする。
Description
【０００１】
【産業上の利用分野】本発明は、プレーナ接合を有する
プレーナ型半導体装置の耐圧構造、特にその最外縁部の
不純物濃度に関する。
プレーナ型半導体装置の耐圧構造、特にその最外縁部の
不純物濃度に関する。
【０００２】
【従来の技術】高耐圧のＭＯＳＦＥＴや電導度変調型Ｍ
ＯＳＦＥＴ（絶縁ゲート型バイポーラトランジスタ、以
下ＩＧＢＴと略す）は、インバータ、電源装置等の各種
回路の電力用スイッチング素子として広く用いられてい
る。特にＩＧＢＴは電圧駆動型のバイポーラ半導体装置
として注目を浴びている。図４に、ＩＧＢＴの主電流の
導通、遮断のスイッチング作用を担う活性領域の断面構
造を示す。図は一つの制御電極を含む単位の部分であっ
て、活性領域は極めて多数のこのような単位からなって
いる。図において、ｐ+ 基板１の上にｎ+ バッファ層２
を介して積層されたｎベース層３の表面層に選択的にｐ
ベース領域４が形成されている。そのｐベース領域４内
に選択的にｎ+ ソース領域５が形成され、ｐベース領域
４のｎベース層３とｎ+ ソース領域５に挟まれた部分の
表面上に、ゲート酸化膜６を介して、多結晶シリコンか
らなりＧ端子に接続されるゲート電極７が設けられてい
る。また、ｎ+ ソース領域５とｐベース領域４の表面上
にはこれら二つの領域に共通に接触しＳ端子に接続され
るソース電極９が、ｐ+ 基板１の裏面にはＤ端子に接続
されるドレイン電極８がそれぞれ設けられている。この
ようなＩＧＢＴのｎベース層３は、ｐ+ 基板１とその上
に積層されたｎ+ バッファ層２とからなるサブストレー
ト上にエピタキシャル成長により形成される。またｐベ
ース領域４は、まず先に形成したゲート電極７をマスク
とした不純物導入により形成され、ｎ+ソース領域５は
図示されていないフォトレジストをマスクとしての不純
物導入により形成される。ゲート電極７の上に、絶縁膜
を介してソース電極９を延長させている例もある。
ＯＳＦＥＴ（絶縁ゲート型バイポーラトランジスタ、以
下ＩＧＢＴと略す）は、インバータ、電源装置等の各種
回路の電力用スイッチング素子として広く用いられてい
る。特にＩＧＢＴは電圧駆動型のバイポーラ半導体装置
として注目を浴びている。図４に、ＩＧＢＴの主電流の
導通、遮断のスイッチング作用を担う活性領域の断面構
造を示す。図は一つの制御電極を含む単位の部分であっ
て、活性領域は極めて多数のこのような単位からなって
いる。図において、ｐ+ 基板１の上にｎ+ バッファ層２
を介して積層されたｎベース層３の表面層に選択的にｐ
ベース領域４が形成されている。そのｐベース領域４内
に選択的にｎ+ ソース領域５が形成され、ｐベース領域
４のｎベース層３とｎ+ ソース領域５に挟まれた部分の
表面上に、ゲート酸化膜６を介して、多結晶シリコンか
らなりＧ端子に接続されるゲート電極７が設けられてい
る。また、ｎ+ ソース領域５とｐベース領域４の表面上
にはこれら二つの領域に共通に接触しＳ端子に接続され
るソース電極９が、ｐ+ 基板１の裏面にはＤ端子に接続
されるドレイン電極８がそれぞれ設けられている。この
ようなＩＧＢＴのｎベース層３は、ｐ+ 基板１とその上
に積層されたｎ+ バッファ層２とからなるサブストレー
ト上にエピタキシャル成長により形成される。またｐベ
ース領域４は、まず先に形成したゲート電極７をマスク
とした不純物導入により形成され、ｎ+ソース領域５は
図示されていないフォトレジストをマスクとしての不純
物導入により形成される。ゲート電極７の上に、絶縁膜
を介してソース電極９を延長させている例もある。
【０００３】このＩＧＢＴのスイッチング動作は次のよ
うに行う。Ｄ端子にＳ端子に対して正の電圧を印加した
状態で、ゲート電極７にしきい値以上の電圧を印加する
と、ゲート電極７の直下のｐベース領域４の表面に反転
層が形成され、その反転層を通ってｎ+ ソース領域５か
ら電子がｎベース層３、ｎ+ バッファ層２に注入され
る。ｐ+ 基板１とｎ+ バッファ層２との間の接合は順バ
イアスされているので、電子がこの接合を通ってｐ+ 基
板に流入する。するとｐ+ 基板１、ｎ+ バッファ層２と
ｎベース層３、ｐベース領域４をそれぞれエミッタ、ベ
ース、コレクタとするｐｎｐトランジスタが動作しＩＧ
ＢＴがオンする。このＩＧＢＴをオフする場合は、ゲー
ト電極７の電圧を除去すれば、ゲート電極７の直下のｐ
ベース領域４の表面に形成されていた反転層が消滅し、
ｎ+ ソース領域５からの電子の注入が止まりオフする。
うに行う。Ｄ端子にＳ端子に対して正の電圧を印加した
状態で、ゲート電極７にしきい値以上の電圧を印加する
と、ゲート電極７の直下のｐベース領域４の表面に反転
層が形成され、その反転層を通ってｎ+ ソース領域５か
ら電子がｎベース層３、ｎ+ バッファ層２に注入され
る。ｐ+ 基板１とｎ+ バッファ層２との間の接合は順バ
イアスされているので、電子がこの接合を通ってｐ+ 基
板に流入する。するとｐ+ 基板１、ｎ+ バッファ層２と
ｎベース層３、ｐベース領域４をそれぞれエミッタ、ベ
ース、コレクタとするｐｎｐトランジスタが動作しＩＧ
ＢＴがオンする。このＩＧＢＴをオフする場合は、ゲー
ト電極７の電圧を除去すれば、ゲート電極７の直下のｐ
ベース領域４の表面に形成されていた反転層が消滅し、
ｎ+ ソース領域５からの電子の注入が止まりオフする。
【０００４】図５は、半導体装置のチップの例として、
従来例および本発明の一実施例との双方に共通なＩＧＢ
Ｔのチップ１５を拡大した平面図を示す。ここではソー
ス電極９が、絶縁膜を介してゲート電極の上まで延びて
覆っているので、ゲート電極７のパターンは見えず、描
いていない。ちなみに図４は、図５のソース電極９内の
任意の部分の断面図である。ゲート電極７に接続された
ゲートパッド７１がソース電極９に囲まれて、表面に露
出している。半導体のチップ１５の最外周部には、ドレ
イン電極と等電位の外縁電極１０が設けられていて、そ
の下のｐ型の外縁領域４１（後述）に接触している。
従来例および本発明の一実施例との双方に共通なＩＧＢ
Ｔのチップ１５を拡大した平面図を示す。ここではソー
ス電極９が、絶縁膜を介してゲート電極の上まで延びて
覆っているので、ゲート電極７のパターンは見えず、描
いていない。ちなみに図４は、図５のソース電極９内の
任意の部分の断面図である。ゲート電極７に接続された
ゲートパッド７１がソース電極９に囲まれて、表面に露
出している。半導体のチップ１５の最外周部には、ドレ
イン電極と等電位の外縁電極１０が設けられていて、そ
の下のｐ型の外縁領域４１（後述）に接触している。
【０００５】プレーナ型半導体装置での耐圧特性は周辺
の耐圧構造部での空乏層の広がりにより決まる。 図６
は、比較的耐圧の低いＩＧＢＴのチップ１５の耐圧構造
部近傍の断面を、図５のＡ−Ａ線に対応する位置で示し
た。図でｐベース領域４上の酸化膜６１の右端の右側の
半導体基体部分が活性領域で、チップ１５の中央部分
に、反対の左側の半導体基体部分が耐圧構造部でチップ
１５の周辺部にあたる。ｐベース領域４上のＳ端子に対
して、最周辺部のｐ領域４１上のＤ端子に正の電圧を印
加するものとする。Ｓ端子に対してＤ端子に正の電圧が
印加されると、ｐベース領域４とｎベース層３との間の
接合が逆バイアスされるので、端を点線１３で示す空乏
層が広がる。表面での空乏層の幅ｄはｎベース層３側で
の空乏層の幅ｄ１とｐベース領域４側での空乏層の幅ｄ
２との和に等しい。一般に空乏層はｎベース層の内部に
比べて表面層では広がりにくい。しかも接合の上の酸化
膜６１に正の電荷が含まれることが多く、その場合は一
層表面でひろがりにくくなる。Ｓ、Ｄ端子間の印加電圧
を増していったとき、表面での空乏層の幅ｄはｎベース
層３内部ほど印加電圧に比例して広くはならない。その
ため、表面での電界が内部よりも早く大きくなり、表面
で先にアバランシェ電流が流れだし、これにより阻止耐
圧が決定される。
の耐圧構造部での空乏層の広がりにより決まる。 図６
は、比較的耐圧の低いＩＧＢＴのチップ１５の耐圧構造
部近傍の断面を、図５のＡ−Ａ線に対応する位置で示し
た。図でｐベース領域４上の酸化膜６１の右端の右側の
半導体基体部分が活性領域で、チップ１５の中央部分
に、反対の左側の半導体基体部分が耐圧構造部でチップ
１５の周辺部にあたる。ｐベース領域４上のＳ端子に対
して、最周辺部のｐ領域４１上のＤ端子に正の電圧を印
加するものとする。Ｓ端子に対してＤ端子に正の電圧が
印加されると、ｐベース領域４とｎベース層３との間の
接合が逆バイアスされるので、端を点線１３で示す空乏
層が広がる。表面での空乏層の幅ｄはｎベース層３側で
の空乏層の幅ｄ１とｐベース領域４側での空乏層の幅ｄ
２との和に等しい。一般に空乏層はｎベース層の内部に
比べて表面層では広がりにくい。しかも接合の上の酸化
膜６１に正の電荷が含まれることが多く、その場合は一
層表面でひろがりにくくなる。Ｓ、Ｄ端子間の印加電圧
を増していったとき、表面での空乏層の幅ｄはｎベース
層３内部ほど印加電圧に比例して広くはならない。その
ため、表面での電界が内部よりも早く大きくなり、表面
で先にアバランシェ電流が流れだし、これにより阻止耐
圧が決定される。
【０００６】ＩＧＢＴによっては、スイッチング（ター
ンオフ）時に数百〜数千Ｖの阻止能力が要求されるもの
もある。このような耐圧の高い半導体素子を得るための
耐圧構造の一つにガードリング構造がよく知られてい
る。この構造は、ｎベース層３の表面にｐベース領域と
同じ不純物濃度のｐ型のガードリングを形成しｎベース
層表面での空乏層のひろがりを容易にし、ｎベース層表
面での電界を緩和し、阻止耐圧を上昇させるものであ
る。図７は、そのようなガードリング構造を持つＩＧＢ
Ｔについて、図５のＡ−Ａ線に対応する位置の断面で示
した。図６と同様に、図の酸化膜６１の右側の半導体基
体部分が活性領域でチップ１５の中央部分に、その活性
領域の左側が耐圧構造部でチップ１５の周辺部にそれぞ
れ相当する。チップ１５の周辺部でガードリングと呼ば
れるｐ領域２１、２２の帯は図の右側のｐベース領域４
とさらに右側のゲート領域（図示せず）を含む活性領域
を囲むように配置される。このガードリング２１、２２
はｎベース層３の表面層に選択的にｐベース領域４と同
じ不純物濃度に、すなわち通常同時に不純物が導入、拡
散されて形成される。ｐベース領域４上のＳ端子に対し
て、最周辺部のｐ領域４１上のＤ端子に正の電圧を印加
するものとする。Ｓ端子に対してＤ端子に正の電圧が印
加されると、ｐベース領域４とｎベース層３との間の接
合が逆バイアスされるので、端を点線１３で示す空乏層
が広がる。空乏層はｐベース領域４とｎベース層３との
間の接合から主としてｎベース層３内を外側へ広がって
行き、第一のガードリング２１に達する。空乏層は第一
のガードリング２１の内部にも広がるが、空乏層の端が
ガードリングに当たったままで止まることはなく、その
先まで一気に到達する。更に電圧を印加していくと、空
乏層はさらに広がって第二のガードリング２２の先に達
する。このように周辺に向かって空乏層端１３が伸び易
くなり、表面での電界の急激な上昇すなわち電界集中が
緩和されるので、耐圧を上げることができる。空乏層は
ｐベース領域４およびガードリング２１、２２の内部に
も広がるが、その幅はそれぞれの領域の不純物濃度によ
り、不純物濃度が高いほど広がりは狭くなる。なお、ガ
ードリング２１、２２は電位的にはフローティング状態
になっている。
ンオフ）時に数百〜数千Ｖの阻止能力が要求されるもの
もある。このような耐圧の高い半導体素子を得るための
耐圧構造の一つにガードリング構造がよく知られてい
る。この構造は、ｎベース層３の表面にｐベース領域と
同じ不純物濃度のｐ型のガードリングを形成しｎベース
層表面での空乏層のひろがりを容易にし、ｎベース層表
面での電界を緩和し、阻止耐圧を上昇させるものであ
る。図７は、そのようなガードリング構造を持つＩＧＢ
Ｔについて、図５のＡ−Ａ線に対応する位置の断面で示
した。図６と同様に、図の酸化膜６１の右側の半導体基
体部分が活性領域でチップ１５の中央部分に、その活性
領域の左側が耐圧構造部でチップ１５の周辺部にそれぞ
れ相当する。チップ１５の周辺部でガードリングと呼ば
れるｐ領域２１、２２の帯は図の右側のｐベース領域４
とさらに右側のゲート領域（図示せず）を含む活性領域
を囲むように配置される。このガードリング２１、２２
はｎベース層３の表面層に選択的にｐベース領域４と同
じ不純物濃度に、すなわち通常同時に不純物が導入、拡
散されて形成される。ｐベース領域４上のＳ端子に対し
て、最周辺部のｐ領域４１上のＤ端子に正の電圧を印加
するものとする。Ｓ端子に対してＤ端子に正の電圧が印
加されると、ｐベース領域４とｎベース層３との間の接
合が逆バイアスされるので、端を点線１３で示す空乏層
が広がる。空乏層はｐベース領域４とｎベース層３との
間の接合から主としてｎベース層３内を外側へ広がって
行き、第一のガードリング２１に達する。空乏層は第一
のガードリング２１の内部にも広がるが、空乏層の端が
ガードリングに当たったままで止まることはなく、その
先まで一気に到達する。更に電圧を印加していくと、空
乏層はさらに広がって第二のガードリング２２の先に達
する。このように周辺に向かって空乏層端１３が伸び易
くなり、表面での電界の急激な上昇すなわち電界集中が
緩和されるので、耐圧を上げることができる。空乏層は
ｐベース領域４およびガードリング２１、２２の内部に
も広がるが、その幅はそれぞれの領域の不純物濃度によ
り、不純物濃度が高いほど広がりは狭くなる。なお、ガ
ードリング２１、２２は電位的にはフローティング状態
になっている。
【０００７】
【発明が解決しようとする課題】製造した半導体装置の
耐圧特性にバラツキがあり、アバランシェ耐量にもバラ
ツキがあった。そこで半導体装置の耐圧特性をシミュレ
ーション解析を行った結果、アバランシェ耐量は、空乏
層の表面露出部の最外縁に近い部分の電界に強く依存し
ていることがわかった。この部分での電界集中が起こり
にくい半導体装置は、接合面全体でアバランシェ電流を
流すためアバランシェ耐量が大きいのに対し、アバラン
シェ耐量の小さいものは、この部分での電界が高くなっ
ており、アバランシェ電流がこの部分に局部的に集中し
て流れているためである。
耐圧特性にバラツキがあり、アバランシェ耐量にもバラ
ツキがあった。そこで半導体装置の耐圧特性をシミュレ
ーション解析を行った結果、アバランシェ耐量は、空乏
層の表面露出部の最外縁に近い部分の電界に強く依存し
ていることがわかった。この部分での電界集中が起こり
にくい半導体装置は、接合面全体でアバランシェ電流を
流すためアバランシェ耐量が大きいのに対し、アバラン
シェ耐量の小さいものは、この部分での電界が高くなっ
ており、アバランシェ電流がこの部分に局部的に集中し
て流れているためである。
【０００８】上の例は、プレーナ接合の空乏層の表面露
出部で電界集中が生じている例であるが、耐圧構造とし
てガードリング構造をもつ半導体装置についても状況は
同じであり、最外周のガードリングの外側で電界集中が
起きている。以上の問題に鑑みて、本発明の目的は、プ
レーナ型半導体装置において、空乏層の表面露出部付近
での局部的な電界集中を起こすことなく、耐圧性能を向
上させることが可能な半導体装置を提供することにあ
る。
出部で電界集中が生じている例であるが、耐圧構造とし
てガードリング構造をもつ半導体装置についても状況は
同じであり、最外周のガードリングの外側で電界集中が
起きている。以上の問題に鑑みて、本発明の目的は、プ
レーナ型半導体装置において、空乏層の表面露出部付近
での局部的な電界集中を起こすことなく、耐圧性能を向
上させることが可能な半導体装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記の問題を解決するた
めには、プレーナ型半導体装置の空乏層の表面露出部付
近での表面電界を緩和する方法を考えればよい。その方
法として本発明においては、半導体基板の第一導電型半
導体層の表面層に選択的に形成された主電極の一つが接
触する第二導電型領域をもつプレーナ型半導体装置の、
基板外縁部に向かって広がる空乏層の最外縁にもっとも
近い第二導電型領域の外側に接して、主電極が接触する
第二導電型領域より不純物濃度の低い補助リング領域を
設けるものとする。
めには、プレーナ型半導体装置の空乏層の表面露出部付
近での表面電界を緩和する方法を考えればよい。その方
法として本発明においては、半導体基板の第一導電型半
導体層の表面層に選択的に形成された主電極の一つが接
触する第二導電型領域をもつプレーナ型半導体装置の、
基板外縁部に向かって広がる空乏層の最外縁にもっとも
近い第二導電型領域の外側に接して、主電極が接触する
第二導電型領域より不純物濃度の低い補助リング領域を
設けるものとする。
【００１０】主電極が接触する第二導電型領域を囲む第
二導電型のガードリングを有するプレーナ型半導体装置
においては、最外周のガードリングの外側にこれと接し
て第二導電型領域より不純物濃度の低い補助リング領域
を形成する。また、最外周のガードリングの不純物濃度
を主電極の接触する第二導電型領域の不純物濃度より低
くしてもよい。
二導電型のガードリングを有するプレーナ型半導体装置
においては、最外周のガードリングの外側にこれと接し
て第二導電型領域より不純物濃度の低い補助リング領域
を形成する。また、最外周のガードリングの不純物濃度
を主電極の接触する第二導電型領域の不純物濃度より低
くしてもよい。
【００１１】特に上記補助リング領域またはガードリン
グの不純物濃度を１×１０13ｃｍ-2以下のドーズ量とす
るのが望ましい。
グの不純物濃度を１×１０13ｃｍ-2以下のドーズ量とす
るのが望ましい。
【００１２】
【作用】接合に逆バイアス電圧を印加したとき空乏層の
広がる幅は、接合を形成する二つの導電型の異なる半導
体領域の不純物濃度、特に濃度の低い方の領域の不純物
濃度および接合付近での不純物濃度勾配に強く依存して
いる。例えば接合で濃度が急峻に変わっているいわゆる
階段接合の場合、空乏層の幅Ｗは、不純物濃度の低い方
の領域の比抵抗ρの平方根に比例する。従って比抵抗が
高い程すなわち不純物濃度の低いほど空乏層の幅は広く
なる。一方、不純物濃度の高い方の領域においても、空
間電荷中性の法則に従って不純物濃度の低い方の空間電
荷に対応するだけの空間電荷を生じるように空乏層が広
がるのであって、不純物濃度の低い方の領域での広がり
より狭いとはいえ、その空乏層のひろがる幅はやはり不
純物濃度が低いほど広くなる。また接合での不純物濃度
勾配が小さいほど空乏層の幅は広くなる。
広がる幅は、接合を形成する二つの導電型の異なる半導
体領域の不純物濃度、特に濃度の低い方の領域の不純物
濃度および接合付近での不純物濃度勾配に強く依存して
いる。例えば接合で濃度が急峻に変わっているいわゆる
階段接合の場合、空乏層の幅Ｗは、不純物濃度の低い方
の領域の比抵抗ρの平方根に比例する。従って比抵抗が
高い程すなわち不純物濃度の低いほど空乏層の幅は広く
なる。一方、不純物濃度の高い方の領域においても、空
間電荷中性の法則に従って不純物濃度の低い方の空間電
荷に対応するだけの空間電荷を生じるように空乏層が広
がるのであって、不純物濃度の低い方の領域での広がり
より狭いとはいえ、その空乏層のひろがる幅はやはり不
純物濃度が低いほど広くなる。また接合での不純物濃度
勾配が小さいほど空乏層の幅は広くなる。
【００１３】従って、上記のように接合を形成している
二つの導電型の異なる半導体領域のうちの不純物濃度の
高いほうの領域についても不純物濃度を下げることによ
って空乏層の広がりはそれだけ広くできる。また不純物
濃度を下げることによって、不純物濃度の濃度勾配が緩
やかになるので、やはり空乏層の幅を広げるほうに働
く。
二つの導電型の異なる半導体領域のうちの不純物濃度の
高いほうの領域についても不純物濃度を下げることによ
って空乏層の広がりはそれだけ広くできる。また不純物
濃度を下げることによって、不純物濃度の濃度勾配が緩
やかになるので、やはり空乏層の幅を広げるほうに働
く。
【００１４】プレーナ型半導体装置において、プレーナ
型接合の表面近傍の外側にこれに接して内側より不純物
濃度の低い補助リング領域を設けることによって、補助
リング領域内部における空乏層のひろがる幅が広くなる
ので、その分表面電界が低減される。ガードリング構造
をもつプレーナ型半導体装置においても、最外周のガー
ドリングの表面近傍の外側に、これに接してガードリン
グより不純物濃度の低い補助リング領域を設けることに
よって、空乏層のひろがる幅が広くなり、表面電界が低
減される。
型接合の表面近傍の外側にこれに接して内側より不純物
濃度の低い補助リング領域を設けることによって、補助
リング領域内部における空乏層のひろがる幅が広くなる
ので、その分表面電界が低減される。ガードリング構造
をもつプレーナ型半導体装置においても、最外周のガー
ドリングの表面近傍の外側に、これに接してガードリン
グより不純物濃度の低い補助リング領域を設けることに
よって、空乏層のひろがる幅が広くなり、表面電界が低
減される。
【００１５】また最外周のガードリングの不純物濃度を
活性領域の同一導電型のベース領域の不純物濃度より低
くすることによって、そのガードリング内部への空乏層
の広がりを大きくすることが出来る。印加電圧を次第に
高くしていったとき、もっとも電界強度の大きい場所で
降伏が起き、アバランシェ電流が流れるが、従来の素子
ではそれがプレーナ接合の表面近傍の外側や最外周のガ
ードリングの外側であった。上記のような方法で、空乏
層の広がり幅を広くすることによって、表面電界強度が
弱められ、耐圧が高くなるとともに、電界強度の最大の
点が別の場所に移り、多くの場所で均一に降伏が起きる
ようになる。
活性領域の同一導電型のベース領域の不純物濃度より低
くすることによって、そのガードリング内部への空乏層
の広がりを大きくすることが出来る。印加電圧を次第に
高くしていったとき、もっとも電界強度の大きい場所で
降伏が起き、アバランシェ電流が流れるが、従来の素子
ではそれがプレーナ接合の表面近傍の外側や最外周のガ
ードリングの外側であった。上記のような方法で、空乏
層の広がり幅を広くすることによって、表面電界強度が
弱められ、耐圧が高くなるとともに、電界強度の最大の
点が別の場所に移り、多くの場所で均一に降伏が起きる
ようになる。
【００１６】
【実施例】以下、前述の図４ないし図７と共通の部分に
同一の符号を付した図を引用して本発明の実施例につい
て述べる。図１は、本発明の一実施例にかかるプレーナ
型半導体素子であって、ガードリング構造を有しないＩ
ＧＢＴの、図５Ａ−Ａ線に対応する位置の断面を示す。
ｐ + 基板１にエピタキシャル成長によりｎ+ バッファ層
２とｎベース層３とを積層し、そのｎベース層３の表面
層に選択的にｐベース領域４用のホウ素のイオン注入を
行い、次に補助リング領域２４用のホウ素のイオン注入
を行い、拡散熱処理を行ってｐベース領域４と補助リン
グ領域２４とを形成する。この際補助リング領域２４用
にはｐベース領域４用よりドーズ量を少なくして、不純
物濃度が低くなるようにしてある。図示はしていない
が、その後の選択的な燐のイオン注入、拡散熱処理によ
るｎ+ ソース領域５の形成、ゲート酸化膜６を介しての
ゲート電極７の形成は、図４に示す従来のＩＧＢＴと同
じである。
同一の符号を付した図を引用して本発明の実施例につい
て述べる。図１は、本発明の一実施例にかかるプレーナ
型半導体素子であって、ガードリング構造を有しないＩ
ＧＢＴの、図５Ａ−Ａ線に対応する位置の断面を示す。
ｐ + 基板１にエピタキシャル成長によりｎ+ バッファ層
２とｎベース層３とを積層し、そのｎベース層３の表面
層に選択的にｐベース領域４用のホウ素のイオン注入を
行い、次に補助リング領域２４用のホウ素のイオン注入
を行い、拡散熱処理を行ってｐベース領域４と補助リン
グ領域２４とを形成する。この際補助リング領域２４用
にはｐベース領域４用よりドーズ量を少なくして、不純
物濃度が低くなるようにしてある。図示はしていない
が、その後の選択的な燐のイオン注入、拡散熱処理によ
るｎ+ ソース領域５の形成、ゲート酸化膜６を介しての
ゲート電極７の形成は、図４に示す従来のＩＧＢＴと同
じである。
【００１７】補助リング２４の形成のためのホウ素のイ
オン注入のドーズ量は１×１０13ｃｍ-2以下とした。こ
のように補助リング領域２４を設けることによって、電
圧印加時の空乏層の広がりは、点線１３で示すように表
面での距離Ｄが補助リング領域２４を設ける以前の従来
例の図６の距離ｄより大きくなるので、前述したように
表面電界は緩和される。何故なら、ｎベース層３側での
空乏層のひろがりｄ３は図６に示す幅ｄ１と殆ど変わら
ないが、ｐベース領域４側での空乏層の幅ｄ４が補助リ
ング領域２４の不純物濃度が低いため図６の幅ｄ２より
大きくなるからである。
オン注入のドーズ量は１×１０13ｃｍ-2以下とした。こ
のように補助リング領域２４を設けることによって、電
圧印加時の空乏層の広がりは、点線１３で示すように表
面での距離Ｄが補助リング領域２４を設ける以前の従来
例の図６の距離ｄより大きくなるので、前述したように
表面電界は緩和される。何故なら、ｎベース層３側での
空乏層のひろがりｄ３は図６に示す幅ｄ１と殆ど変わら
ないが、ｐベース領域４側での空乏層の幅ｄ４が補助リ
ング領域２４の不純物濃度が低いため図６の幅ｄ２より
大きくなるからである。
【００１８】図２は、本発明の別の実施例のＩＧＢＴの
耐圧構造部の断面図である。本実施例の場合は、ｐベー
ス領域４用とガードリング２１、２２用のホウ素のイオ
ン注入を同時に行い、拡散熱処理を行ってｐベース領域
４とガードリング２１、２２とを形成する。従ってｐベ
ース領域４とガードリング２１、２２とのホウ素の不純
物濃度は同じであるが、さらに最外周のガードリング２
２の外側に接して補助リング領域２４が形成されてい
る。この補助リング領域２４はやはり選択的なホウ素の
イオン注入と拡散熱処理によって形成されているが、そ
の不純物濃度をｐベース領域４とガードリング２１、２
２との不純物濃度より低くしてある。図示しないその後
の選択的な燐のイオン注入、拡散熱処理によるｎ+ ソー
ス領域５の形成、ゲート酸化膜６を介してのゲート電極
７の形成は、図４に示す従来のＩＧＢＴと同じである。
耐圧構造部の断面図である。本実施例の場合は、ｐベー
ス領域４用とガードリング２１、２２用のホウ素のイオ
ン注入を同時に行い、拡散熱処理を行ってｐベース領域
４とガードリング２１、２２とを形成する。従ってｐベ
ース領域４とガードリング２１、２２とのホウ素の不純
物濃度は同じであるが、さらに最外周のガードリング２
２の外側に接して補助リング領域２４が形成されてい
る。この補助リング領域２４はやはり選択的なホウ素の
イオン注入と拡散熱処理によって形成されているが、そ
の不純物濃度をｐベース領域４とガードリング２１、２
２との不純物濃度より低くしてある。図示しないその後
の選択的な燐のイオン注入、拡散熱処理によるｎ+ ソー
ス領域５の形成、ゲート酸化膜６を介してのゲート電極
７の形成は、図４に示す従来のＩＧＢＴと同じである。
【００１９】このようにして製造したＩＧＢＴの電圧阻
止状態では、空乏層が補助リング２４内へも広がるた
め、最外周のガードリング２３の外側での電界集中が緩
和される。従ってこの部分にアバランシェ電流が局所的
に集中せず、ｐｎ接合の降伏が均等に起きているためア
バランシェ耐量が、従来のものの１００μＡ以下から１
ｍＡ以上に向上した。
止状態では、空乏層が補助リング２４内へも広がるた
め、最外周のガードリング２３の外側での電界集中が緩
和される。従ってこの部分にアバランシェ電流が局所的
に集中せず、ｐｎ接合の降伏が均等に起きているためア
バランシェ耐量が、従来のものの１００μＡ以下から１
ｍＡ以上に向上した。
【００２０】図３は、本発明の第三の実施例にかかるプ
レーナ型半導体素子であって、ガードリング構造を有す
るＩＧＢＴの、図５Ａ−Ａ線に対応する位置の断面を示
す。ｐ+ 基板１にエピタキシャル成長によりｎ+ バッフ
ァ層２とｎベース層３とを積層する。そのｎベース層３
の表面層に選択的にｐベース領域４用およびガードリン
グ２１用のホウ素のイオン注入、次にガードリング領域
２３用のホウ素のイオン注入を行い、拡散熱処理を行っ
てｐベース領域４とガードリング２１、２３を形成す
る。この際図２と異なり、ガードリング２３用にはｐベ
ース領域４用よりドーズ量を少なくして、不純物濃度が
低くなるようにしてある。なお、その後の選択的な燐の
イオン注入、拡散熱処理によるｎ+ ソース領域５の形
成、ゲート酸化膜６を介してのゲート電極７の形成は、
前述の図２のＩＧＢＴと同じとした。
レーナ型半導体素子であって、ガードリング構造を有す
るＩＧＢＴの、図５Ａ−Ａ線に対応する位置の断面を示
す。ｐ+ 基板１にエピタキシャル成長によりｎ+ バッフ
ァ層２とｎベース層３とを積層する。そのｎベース層３
の表面層に選択的にｐベース領域４用およびガードリン
グ２１用のホウ素のイオン注入、次にガードリング領域
２３用のホウ素のイオン注入を行い、拡散熱処理を行っ
てｐベース領域４とガードリング２１、２３を形成す
る。この際図２と異なり、ガードリング２３用にはｐベ
ース領域４用よりドーズ量を少なくして、不純物濃度が
低くなるようにしてある。なお、その後の選択的な燐の
イオン注入、拡散熱処理によるｎ+ ソース領域５の形
成、ゲート酸化膜６を介してのゲート電極７の形成は、
前述の図２のＩＧＢＴと同じとした。
【００２１】ガードリング２３の形成のためのホウ素の
イオン注入のドーズ量は、１×１０ 13ｃｍ-2以下とする
ことがもっとも有効であるので望ましい。本実施例にお
いても、最外周のガードリング２３の外側での電界集中
が緩和されて、アバランシェ耐量が大幅に向上した。
イオン注入のドーズ量は、１×１０ 13ｃｍ-2以下とする
ことがもっとも有効であるので望ましい。本実施例にお
いても、最外周のガードリング２３の外側での電界集中
が緩和されて、アバランシェ耐量が大幅に向上した。
【００２２】
【発明の効果】本発明によれば、プレーナ型半導体装置
において、プレーナ型接合の外側にこれと接して不純物
濃度の低い補助リング領域を設けることにより、その補
助リング領域の外側で電界集中が緩和され、従来のよう
な阻止状態での局部的な電界集中による耐圧低化を防止
でき、耐圧が高くなるとともに、電界強度の最大の点が
別の場所に移り、多くの場所で均一に降伏が起きるよう
になって、アバランシェ耐量が大幅に向上する。
において、プレーナ型接合の外側にこれと接して不純物
濃度の低い補助リング領域を設けることにより、その補
助リング領域の外側で電界集中が緩和され、従来のよう
な阻止状態での局部的な電界集中による耐圧低化を防止
でき、耐圧が高くなるとともに、電界強度の最大の点が
別の場所に移り、多くの場所で均一に降伏が起きるよう
になって、アバランシェ耐量が大幅に向上する。
【００２３】また、耐圧構造としてガードリングを有す
るプレーナ型半導体装置において、最外周のガードリン
グの外側にこれと接して不純物濃度の低い補助リング領
域を設けることにより、その補助リング領域の外側で電
界集中が緩和され、従来のような阻止状態での局部的な
電界集中による耐圧低化を防止でき、耐圧が高くなると
ともに、電界強度の最大の点が別の場所に移り、多くの
場所で均一に降伏が起きるようになって、アバランシェ
耐量が大幅に向上する。先に記載したように、本発明を
実施したＩＧＢＴの例ではアバランシェ耐量が約１０倍
に向上した。
るプレーナ型半導体装置において、最外周のガードリン
グの外側にこれと接して不純物濃度の低い補助リング領
域を設けることにより、その補助リング領域の外側で電
界集中が緩和され、従来のような阻止状態での局部的な
電界集中による耐圧低化を防止でき、耐圧が高くなると
ともに、電界強度の最大の点が別の場所に移り、多くの
場所で均一に降伏が起きるようになって、アバランシェ
耐量が大幅に向上する。先に記載したように、本発明を
実施したＩＧＢＴの例ではアバランシェ耐量が約１０倍
に向上した。
【００２４】また最外周のガードリングの不純物濃度を
同じ導電型のベース領域より低くすることによって、そ
のガードリングの外側での電界集中が緩和され、同じ効
果が得られる。この発明は、全てのプレーナ型半導体装
置に有効であり、対象となる半導体装置は、ＩＧＢＴ、
ＭＯＳＦＥＴ、バイポーラトランジスタさらにはダイオ
ードのようなディスクリート半導体装置に限らず、複合
半導体装置にも有効である。
同じ導電型のベース領域より低くすることによって、そ
のガードリングの外側での電界集中が緩和され、同じ効
果が得られる。この発明は、全てのプレーナ型半導体装
置に有効であり、対象となる半導体装置は、ＩＧＢＴ、
ＭＯＳＦＥＴ、バイポーラトランジスタさらにはダイオ
ードのようなディスクリート半導体装置に限らず、複合
半導体装置にも有効である。
【００２５】以上のように本発明は従来の半導体装置の
問題点を解決し、特に高耐圧のプレーナ型半導体装置の
性能向上および用途拡大に大きな寄与をするものであ
る。
問題点を解決し、特に高耐圧のプレーナ型半導体装置の
性能向上および用途拡大に大きな寄与をするものであ
る。
【図１】本発明の一実施例のＩＧＢＴの図５のＡ−Ａ線
矢視断面に対応する部分の断面図
矢視断面に対応する部分の断面図
【図２】本発明の別の実施例のＩＧＢＴの図５のＡ−Ａ
線矢視断面に対応する部分の断面図
線矢視断面に対応する部分の断面図
【図３】本発明の第三の実施例のＩＧＢＴの図５のＡ−
Ａ線矢視断面に対応する部分の断面図
Ａ線矢視断面に対応する部分の断面図
【図４】一般的なＩＧＢＴの素子構造を示す要部断面図
【図５】ＩＧＢＴの一チップの平面図
【図６】従来のＩＧＢＴの図５のＡ−Ａ線矢視断面に対
応する部分の断面図
応する部分の断面図
【図７】ガードリング構造をもつ従来のＩＧＢＴの図５
のＡ−Ａ線矢視断面に対応する部分の断面図
のＡ−Ａ線矢視断面に対応する部分の断面図
１ ｐ+ 基板 ２ ｎ+ バッファ層 ３ ｎベース層 ４ ｐベース領域 ４１ ｐ外縁領域 ５ ｎ+ ソース領域 ６ ゲート酸化膜 ６１ 酸化膜 ７ ゲート電極 ７１ ゲートパッド ８ ドレイン電極 ９ ソース電極 １０ 外縁電極 １３ 空乏層端 １５ チップ ２１、２２ ガードリング ２３ 低濃度ガードリング ２４ 補助リング領域
Claims (6)
- 【請求項１】第一導電型半導体基板の一主表面から、第
二導電型領域が前記主表面の周縁部に第一導電型の未拡
散領域を残すように選択的に拡散形成され、その第二導
電型領域に一方の主電極が、残りの主表面のいずれかに
他方の主電極がそれぞれ接触し、両主電極への電圧印加
時に、一方の主電極が接触する第二導電型領域と第一導
電型半導体基板との間の接合から空乏層が、前記第一導
電型の未拡散領域の周縁部に向かって広がるように構成
されたプレーナ型半導体装置において、空乏層が生じて
いる際に、この空乏層の最外縁にもっとも近い第二導電
型領域の外側に接して、同一導電型で表面から導入さ
れ、かつ前記一方の主電極が接触する第二導電型領域よ
り不純物濃度の低い補助リング領域を備えていることを
特徴とするプレーナ型半導体装置。 - 【請求項２】補助リング領域が、一方の主電極が接触す
る第二導電型領域に接して形成されていることを特徴と
する請求項１に記載のプレーナ型半導体装置。 - 【請求項３】補助リング領域が、一方の主電極が接触す
る第二導電型領域を囲む第二の第二導電型領域に接して
形成されていることを特徴とする請求項１に記載のプレ
ーナ型半導体装置。 - 【請求項４】前記の補助リング領域が１×１０13ｃｍ-2
以下のドーズ量のイオン注入により形成されていること
を特徴とする請求項１または２に記載のプレーナ型半導
体装置。 - 【請求項５】第一導電型半導体基板の一主表面から複数
の第二導電型領域が、前記主表面の周縁部に第一導電型
の未拡散領域を残すように選択的に拡散形成され、その
第二導電型領域の一つに一方の主電極が、残りの主表面
のいずれかに他方の主電極がそれぞれ接触し、両主電極
への電圧印加時に一方の主電極が接触する第二導電型領
域と第一導電型半導体基板との間の接合から空乏層が前
記第一導電型の未拡散領域の周縁部に向かって広がるよ
うに構成されたプレーナ型半導体装置において、空乏層
が生じている際に、この空乏層の最外縁にもっとも近い
第二導電型領域の不純物濃度が、前記の一方の主電極が
接触する第二導電型領域の不純物濃度より低いことを特
徴とするプレーナ型半導体装置。 - 【請求項６】空乏層が生じている際に、この空乏層の最
外縁にもっとも近い第二導電型領域が、１×１０13ｃｍ
-2以下のドーズ量のイオン注入により形成されているこ
とを特徴とする請求項５に記載のプレーナ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008951A JPH07221290A (ja) | 1994-01-31 | 1994-01-31 | プレーナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008951A JPH07221290A (ja) | 1994-01-31 | 1994-01-31 | プレーナ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221290A true JPH07221290A (ja) | 1995-08-18 |
Family
ID=11706986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6008951A Pending JPH07221290A (ja) | 1994-01-31 | 1994-01-31 | プレーナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221290A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277352A (ja) * | 2007-04-25 | 2008-11-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4500891B1 (ja) * | 2010-02-16 | 2010-07-14 | 株式会社三社電機製作所 | Ｐｉｎダイオード |
| DE112010005278T5 (de) | 2010-02-17 | 2013-01-24 | Sansha Electric Manufacturing Co., Ltd. | Pin-diode |
-
1994
- 1994-01-31 JP JP6008951A patent/JPH07221290A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277352A (ja) * | 2007-04-25 | 2008-11-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4500891B1 (ja) * | 2010-02-16 | 2010-07-14 | 株式会社三社電機製作所 | Ｐｉｎダイオード |
| JP2011171363A (ja) * | 2010-02-16 | 2011-09-01 | Sansha Electric Mfg Co Ltd | Ｐｉｎダイオード |
| DE112010005272T5 (de) | 2010-02-16 | 2013-01-17 | Sansha Electric Manufacturing Co., Ltd. | Pin-diode |
| US8564105B2 (en) | 2010-02-16 | 2013-10-22 | Sansha Electric Manufacturing Co., Ltd. | Pin diode |
| DE112010005272B4 (de) * | 2010-02-16 | 2014-12-24 | Sansha Electric Manufacturing Co., Ltd. | Pin-diode |
| DE112010005278T5 (de) | 2010-02-17 | 2013-01-24 | Sansha Electric Manufacturing Co., Ltd. | Pin-diode |
| US8860189B2 (en) | 2010-02-17 | 2014-10-14 | Sansha Electric Manufacturing Co., Ltd. | PIN diode |
| DE112010005278B4 (de) * | 2010-02-17 | 2014-12-24 | Sansha Electric Manufacturing Co., Ltd. | Pin-diode |
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