JP2856257B2 - ｐチャネル絶縁ゲートバイポーラトランジスタ - Google Patents
ｐチャネル絶縁ゲートバイポーラトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、npnバイポーラトランジスタのベース電流
をｐチャネルMOSFETによって供給するｐチャネル絶縁ゲ
ートバイポーラトランジスタに関する。。
をｐチャネルMOSFETによって供給するｐチャネル絶縁ゲ
ートバイポーラトランジスタに関する。。
電力用スイッチング素子としてｎチャネル絶縁ゲート
バイポーラトランジスタ（IGBT）が一般に使われ始めて
いる。これは、ｎチャネル縦型MOSFETのドレイン領域の
ドレイン電極側にp+層を付加したものと言うことができ
る。しかし近年、ｐチャネルIGBTが制御回路の簡略化が
可能及びインテリジェント化が容易ということで開発が
さかんに行われている。ｐチャネルIGBTはｎチャネルIG
BTの導電型をすべて逆にしたものである。
バイポーラトランジスタ（IGBT）が一般に使われ始めて
いる。これは、ｎチャネル縦型MOSFETのドレイン領域の
ドレイン電極側にp+層を付加したものと言うことができ
る。しかし近年、ｐチャネルIGBTが制御回路の簡略化が
可能及びインテリジェント化が容易ということで開発が
さかんに行われている。ｐチャネルIGBTはｎチャネルIG
BTの導電型をすべて逆にしたものである。
すなわち、第１図に示すようにn+基板１にバッファ層
としての低抵抗のｐ層２を、その上に高抵抗層p-層３
を、このp-層３の表面部に選択的にｎベース領域４を、
さらにこのベース領域４の表面部に選択的にp+ソース領
域５をそれぞれ形成し、ｎベース領域４のp-層３とp+ソ
ース領域５で挟まれた領域をチャネル領域として、この
上にゲート接続膜６を介してゲート端子Ｇに接続される
多結晶シリコンゲート７を形成する。そして、ｎベース
領域４とp+ソース領域５にエミッタ端子Ｅに接続された
エミッタ電極８を、またコレクタ層となるn+基板１の表
面にコレクタ端子Ｃに接続されるコレクタ電極９を接触
させる。エミッタ電極８とゲート７の間には層間絶縁膜
10が介在している。
としての低抵抗のｐ層２を、その上に高抵抗層p-層３
を、このp-層３の表面部に選択的にｎベース領域４を、
さらにこのベース領域４の表面部に選択的にp+ソース領
域５をそれぞれ形成し、ｎベース領域４のp-層３とp+ソ
ース領域５で挟まれた領域をチャネル領域として、この
上にゲート接続膜６を介してゲート端子Ｇに接続される
多結晶シリコンゲート７を形成する。そして、ｎベース
領域４とp+ソース領域５にエミッタ端子Ｅに接続された
エミッタ電極８を、またコレクタ層となるn+基板１の表
面にコレクタ端子Ｃに接続されるコレクタ電極９を接触
させる。エミッタ電極８とゲート７の間には層間絶縁膜
10が介在している。
この素子は、エミッタ電極８を接地し、ゲート７とコ
レクタ電極９に負の電圧を与えると、MOSFETがオンして
p-層３に正孔が流れ込む。これに対応してn+基板１から
p-層３に電子の注入が起こり、p-層３では伝導度変調が
生じることにより、この領域の抵抗が低くなる。
レクタ電極９に負の電圧を与えると、MOSFETがオンして
p-層３に正孔が流れ込む。これに対応してn+基板１から
p-層３に電子の注入が起こり、p-層３では伝導度変調が
生じることにより、この領域の抵抗が低くなる。
IGBTにおいては、ソース領域，チャネル領域,p-層か
らなる寄生バイポーラトランジスタが存在し、ｎベース
領域,p-層，コレクタ層からなるバイポーラトランジス
タと寄生サイリスタを形成するため，ソース領域の下側
のベース領域を流れる電流による電圧降下が大きくなっ
てこの寄生サイリスタが点弧するとラッチアップがおこ
ることはよく知られている。しかし、ｐチャネルIGBTに
おいては、ベース領域の抵抗はｎチャネルIGBTのベース
領域の抵抗の２分の１ないし３分の１となる。従って、
同じ寸法ならばｐチャネルIGBTはｎチャネルIGBTと比較
して２〜３倍の電流までラッチアップしないことにな
る。ところが、実際には、ｐチャネルIGBTはｎチャネル
IGBTにくらべて破壊しやすい事がわかっている。これ
は、空乏層の強電界中を走行するキャリアがｐチャネル
IGBTでは電子であり、電子のアバランシェ増倍が正孔の
それと比較して非常に大きいことが原因である。素子破
壊が問題となるのは、いわゆる短絡時であって、このと
き、素子はオン状態でありながら電源が負荷を介せず直
接印加される。従ってエミッタ，コレクタに電源電圧が
直接印加され、素子の制御する電流が流れる。ｐチャネ
ルIGBTでは、このときに先に述べたアバランシェ増倍が
急激に発生して素子破壊に至る。
らなる寄生バイポーラトランジスタが存在し、ｎベース
領域,p-層，コレクタ層からなるバイポーラトランジス
タと寄生サイリスタを形成するため，ソース領域の下側
のベース領域を流れる電流による電圧降下が大きくなっ
てこの寄生サイリスタが点弧するとラッチアップがおこ
ることはよく知られている。しかし、ｐチャネルIGBTに
おいては、ベース領域の抵抗はｎチャネルIGBTのベース
領域の抵抗の２分の１ないし３分の１となる。従って、
同じ寸法ならばｐチャネルIGBTはｎチャネルIGBTと比較
して２〜３倍の電流までラッチアップしないことにな
る。ところが、実際には、ｐチャネルIGBTはｎチャネル
IGBTにくらべて破壊しやすい事がわかっている。これ
は、空乏層の強電界中を走行するキャリアがｐチャネル
IGBTでは電子であり、電子のアバランシェ増倍が正孔の
それと比較して非常に大きいことが原因である。素子破
壊が問題となるのは、いわゆる短絡時であって、このと
き、素子はオン状態でありながら電源が負荷を介せず直
接印加される。従ってエミッタ，コレクタに電源電圧が
直接印加され、素子の制御する電流が流れる。ｐチャネ
ルIGBTでは、このときに先に述べたアバランシェ増倍が
急激に発生して素子破壊に至る。
本発明の目的は、上述の問題を解決して破壊の起こり
にくいｐチャネルIGBTを提供することにある。
にくいｐチャネルIGBTを提供することにある。
上記の目的を達成するために、本発明は、ｎ型のコレ
クタ層の上にｐ型層が積層され、ｐ型層の表面部に選択
的に複数のｎ型のベース領域が、さらにそのベース領域
の表面部に選択的にｐ型のソース領域がそれぞれ形成さ
れ、ｐ型層とソース領域にはさまれたベース領域の上に
絶縁膜を介してゲート電極が設けられ、ソース領域およ
びベース領域の双方にオーム接触するエミッタ電極と、
コレクタ層にオーム接触するコレクタ電極とを備えたｐ
チャネル絶縁ゲート型バイポーラトランジスタにおい
て、ｐ型層とベース領域の間のpn接合のブレークダウン
電圧が600V以上であってベース領域相互間の最小間隔が
18μｍ以上であるものとする。
クタ層の上にｐ型層が積層され、ｐ型層の表面部に選択
的に複数のｎ型のベース領域が、さらにそのベース領域
の表面部に選択的にｐ型のソース領域がそれぞれ形成さ
れ、ｐ型層とソース領域にはさまれたベース領域の上に
絶縁膜を介してゲート電極が設けられ、ソース領域およ
びベース領域の双方にオーム接触するエミッタ電極と、
コレクタ層にオーム接触するコレクタ電極とを備えたｐ
チャネル絶縁ゲート型バイポーラトランジスタにおい
て、ｐ型層とベース領域の間のpn接合のブレークダウン
電圧が600V以上であってベース領域相互間の最小間隔が
18μｍ以上であるものとする。
第１図に示したｐチャネルIGBTのｎベース層４相互間
の間隔LGを小さくすると特性が悪化する。第２図は、耐
圧600VのIGBTでコレクタ電流50Aに対するオン電圧のLG
依存性を示したものである。図からわかるように、LGを
小さくするとオン電圧の上昇を招く。これは大電力のMO
SFET等では以前からわかっていることで、図の空乏層11
が広がると正孔12の流れる径路がせばめられるからで、
JFET（接合FET）効果と呼ばれている。本出願人の特許
出願にかかる特願平１−20364号明細書に記載されてい
るように、ターンオフ時のアバランシェ破壊を起こしに
くいようにp-層３の比抵抗を大きくしていくと空乏層の
広がりが大きくなり、この効果が無視できなくなって第
２図に示すようなオン電圧の上昇を招く。もう一つの問
題は、LGを小さくすると素子のセル密度ないしチャネル
密度が大きくなってしまうため、短絡時に流れる電流IP
が大きくなってしまうことである。第３図は、耐圧600
V,電流容量50AのIGBTで、コレクタ電圧400Vにおける短
絡電流IFのLG依存性を示す。IPが大きいと、上述の説明
から予想されるようにアバランシェ増倍が発生しやす
い。従って、IPを小さくする方が望ましく、ブレークダ
ウン電圧600Vの素子ではオン電圧を3.5V以下、短絡電流
IPを200A以下に抑えるために、LGは18μｍ以上であるこ
とが有効である。
の間隔LGを小さくすると特性が悪化する。第２図は、耐
圧600VのIGBTでコレクタ電流50Aに対するオン電圧のLG
依存性を示したものである。図からわかるように、LGを
小さくするとオン電圧の上昇を招く。これは大電力のMO
SFET等では以前からわかっていることで、図の空乏層11
が広がると正孔12の流れる径路がせばめられるからで、
JFET（接合FET）効果と呼ばれている。本出願人の特許
出願にかかる特願平１−20364号明細書に記載されてい
るように、ターンオフ時のアバランシェ破壊を起こしに
くいようにp-層３の比抵抗を大きくしていくと空乏層の
広がりが大きくなり、この効果が無視できなくなって第
２図に示すようなオン電圧の上昇を招く。もう一つの問
題は、LGを小さくすると素子のセル密度ないしチャネル
密度が大きくなってしまうため、短絡時に流れる電流IP
が大きくなってしまうことである。第３図は、耐圧600
V,電流容量50AのIGBTで、コレクタ電圧400Vにおける短
絡電流IFのLG依存性を示す。IPが大きいと、上述の説明
から予想されるようにアバランシェ増倍が発生しやす
い。従って、IPを小さくする方が望ましく、ブレークダ
ウン電圧600Vの素子ではオン電圧を3.5V以下、短絡電流
IPを200A以下に抑えるために、LGは18μｍ以上であるこ
とが有効である。
本発明の実施例を第１図の構造をもつIGBTについて説
明する。このようなIGBTを製作するには、先ずn+基板１
の表面にエピタキシアル法でp+バッファ層２、p-層３を
積層する。p-層３の表面にゲート酸化膜６を形成後に多
結晶シリコンゲート７を形成し、次にのゲートをマスク
としてｎベース領域４形成のためのイオン注入を行う。
ｎベース領域４の熱拡散を行ったのち、同じくゲート７
をマスクとしてp+ソース領域５をイオン注入法と熱拡散
法により形成する。このあと、PSGからなる絶縁膜10で
被覆し、パターニングし、次いでエミッタ電極８とコレ
クタ電極を形成することによって素子は完成する。本発
明によりｎベース領域４相互間の間隔LGを、18μｍ以
上、例えば20μｍにする。LGについてよりわかりやすく
するため、第４図，第５図にエミッタ電極8,絶縁膜10を
除いた平面図を示す。第４図に示す実施例ではｎベース
領域4,p+ソース領域5,ゲート７はいずれも帯状に形成さ
れており、ベース領域４の縁部間の間隔は一定であり、
その間隔LGを18μｍ以上とする。第５図に示す実施例で
はベース領域4,ソース領域５は方形であり、ゲート７は
方形の開口部を除いて一面に覆っている。このときは、
LGは図示のようにｎベース領域４相互間の間隔の最も狭
いところで定義される。
明する。このようなIGBTを製作するには、先ずn+基板１
の表面にエピタキシアル法でp+バッファ層２、p-層３を
積層する。p-層３の表面にゲート酸化膜６を形成後に多
結晶シリコンゲート７を形成し、次にのゲートをマスク
としてｎベース領域４形成のためのイオン注入を行う。
ｎベース領域４の熱拡散を行ったのち、同じくゲート７
をマスクとしてp+ソース領域５をイオン注入法と熱拡散
法により形成する。このあと、PSGからなる絶縁膜10で
被覆し、パターニングし、次いでエミッタ電極８とコレ
クタ電極を形成することによって素子は完成する。本発
明によりｎベース領域４相互間の間隔LGを、18μｍ以
上、例えば20μｍにする。LGについてよりわかりやすく
するため、第４図，第５図にエミッタ電極8,絶縁膜10を
除いた平面図を示す。第４図に示す実施例ではｎベース
領域4,p+ソース領域5,ゲート７はいずれも帯状に形成さ
れており、ベース領域４の縁部間の間隔は一定であり、
その間隔LGを18μｍ以上とする。第５図に示す実施例で
はベース領域4,ソース領域５は方形であり、ゲート７は
方形の開口部を除いて一面に覆っている。このときは、
LGは図示のようにｎベース領域４相互間の間隔の最も狭
いところで定義される。
本発明によれば、ｐ層の表面部に形成されるｎベース
層の間隔LGを大きくしてJFET効果を起こりにくくするこ
とにより、オン抵抗を小さくし、また短絡電流IPを小さ
くすることによりアバランシェ増倍を発生しにくくする
ことができた。これによりLGを小さくしたときに比して
特性のすぐれたｐチャネルIGBTを得ることができた。
層の間隔LGを大きくしてJFET効果を起こりにくくするこ
とにより、オン抵抗を小さくし、また短絡電流IPを小さ
くすることによりアバランシェ増倍を発生しにくくする
ことができた。これによりLGを小さくしたときに比して
特性のすぐれたｐチャネルIGBTを得ることができた。
第１図は本発明の実施されるｐチャネルIGBTの断面図、
第２図はｐチャネルIGBTにおけるオン電圧とLGとの関係
線図、第３図はｐチャネルIGBTにおける短絡電流とLGと
の関係線図、第４図は本発明の一実施例のｐチャネルIG
BTの平面図、第５図は本発明の他の実施例のｐチャネル
IGBTの平面図である。 1:n+コレクタ層、3:p-層、4:nベース領域、5:p+ソース
領域、6:ゲート酸化膜、7:ゲート、8:エミッタ電極、9:
コレクタ電極。
第２図はｐチャネルIGBTにおけるオン電圧とLGとの関係
線図、第３図はｐチャネルIGBTにおける短絡電流とLGと
の関係線図、第４図は本発明の一実施例のｐチャネルIG
BTの平面図、第５図は本発明の他の実施例のｐチャネル
IGBTの平面図である。 1:n+コレクタ層、3:p-層、4:nベース領域、5:p+ソース
領域、6:ゲート酸化膜、7:ゲート、8:エミッタ電極、9:
コレクタ電極。
Claims (1)
- 【請求項１】ｎ型のコレクタ層の上にｐ型層が積層さ
れ、ｐ型層の表面部に選択的に複数のｎ型のベース領域
が、さらにそのベース領域の表面に選択的にｐ型のソー
ス領域がそれぞれ形成され、ｐ型層とソース領域にはさ
まれたベース領域の上に絶縁膜を介してゲート電極が設
けられ、ソース領域およびベース領域の双方にオーム接
触するエミッタ電極と、コレクタ層にオーム接触するコ
レクタ電極とを備え、ｐ型層の比抵抗が大きく、ｐ型層
とベース領域の間のpn接合のブレークダウン電圧が600V
以上であるものにおいて、ベース領域相互間の最小間隔
が18μｍ以上であることを特徴とするｐチャネル絶縁ゲ
ートバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219286A JP2856257B2 (ja) | 1989-08-25 | 1989-08-25 | ｐチャネル絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219286A JP2856257B2 (ja) | 1989-08-25 | 1989-08-25 | ｐチャネル絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382162A JPH0382162A (ja) | 1991-04-08 |
| JP2856257B2 true JP2856257B2 (ja) | 1999-02-10 |
Family
ID=16733125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219286A Expired - Lifetime JP2856257B2 (ja) | 1989-08-25 | 1989-08-25 | ｐチャネル絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856257B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351042B1 (ko) * | 2000-04-04 | 2002-09-05 | 페어차일드코리아반도체 주식회사 | 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 |
| JP2022049822A (ja) | 2020-09-17 | 2022-03-30 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283669A (ja) * | 1986-06-02 | 1987-12-09 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1989
- 1989-08-25 JP JP1219286A patent/JP2856257B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0382162A (ja) | 1991-04-08 |
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