JPH06112494A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH06112494A JPH06112494A JP4258717A JP25871792A JPH06112494A JP H06112494 A JPH06112494 A JP H06112494A JP 4258717 A JP4258717 A JP 4258717A JP 25871792 A JP25871792 A JP 25871792A JP H06112494 A JPH06112494 A JP H06112494A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- impurity concentration
- conductivity type
- less
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】ＩＧＢＴのオン電圧とターンオフ損失の間のト
レード・オフ関係を改善する。 【構成】低不純物濃度のベース層と他導電型の基板との
間に存在するバッファ層の抵抗率を0.005 Ω・cm以上、
0.03Ω・cm以下とし、その厚さを10μｍ以下にする。さ
らにベース層の不純物濃度を0.３×Ｉ1 ／ (Ｓ×1.６×
10-19 ×6.０×106 ) 以下とする。ただし、Ｉ1 は素子
の定格電流 (Ａ) 、Ｓは有効面積 (cm 2 ) 。
レード・オフ関係を改善する。 【構成】低不純物濃度のベース層と他導電型の基板との
間に存在するバッファ層の抵抗率を0.005 Ω・cm以上、
0.03Ω・cm以下とし、その厚さを10μｍ以下にする。さ
らにベース層の不純物濃度を0.３×Ｉ1 ／ (Ｓ×1.６×
10-19 ×6.０×106 ) 以下とする。ただし、Ｉ1 は素子
の定格電流 (Ａ) 、Ｓは有効面積 (cm 2 ) 。
Description
【０００１】
【産業上の利用分野】本発明は、電力用スイッチング素
子として用いられる絶縁ゲート型バイポーラトランジス
タ (以下ＩＧＢＴと記す) に関する。
子として用いられる絶縁ゲート型バイポーラトランジス
タ (以下ＩＧＢＴと記す) に関する。
【０００２】
【従来の技術】近年、電力用スイッチング素子としてＩ
ＧＢＴが一般に使われ始めているが、これは縦型ＭＯＳ
ＦＥＴのドレイン領域のドレイン電極側に逆導電型の層
を付け加えた構成を有している。すなわち、図２に一つ
の単位セルについて示すように、ｐ+ 基板１の上に低抵
抗のｎ+ 層２を介して高抵抗のｎ- 層３が形成され、そ
のｎ- 層３の表面層にｐ+ 層４、さらにそのｐ+ 層４の
表面層にｎ+ 層５がそれぞれ選択的に形成されている。
そして、ｐ+ 層４のうちのｎ- 層３とｎ+ 層５にはさま
れた表面部をチャネル領域としてその上にゲート絶縁膜
６を介してゲート端子Ｇに接続されたゲート電極７が設
けられている。また、ｐ+ 層４とｎ+ 層５の表面にはゲ
ート電極７と絶縁膜８によって絶縁されソース端子Ｓに
接続されたソース電極９が、ｐ+ 基板１の表面にはドレ
イン端子Ｄに接続されたドレイン電極10がそれぞれ接触
している。
ＧＢＴが一般に使われ始めているが、これは縦型ＭＯＳ
ＦＥＴのドレイン領域のドレイン電極側に逆導電型の層
を付け加えた構成を有している。すなわち、図２に一つ
の単位セルについて示すように、ｐ+ 基板１の上に低抵
抗のｎ+ 層２を介して高抵抗のｎ- 層３が形成され、そ
のｎ- 層３の表面層にｐ+ 層４、さらにそのｐ+ 層４の
表面層にｎ+ 層５がそれぞれ選択的に形成されている。
そして、ｐ+ 層４のうちのｎ- 層３とｎ+ 層５にはさま
れた表面部をチャネル領域としてその上にゲート絶縁膜
６を介してゲート端子Ｇに接続されたゲート電極７が設
けられている。また、ｐ+ 層４とｎ+ 層５の表面にはゲ
ート電極７と絶縁膜８によって絶縁されソース端子Ｓに
接続されたソース電極９が、ｐ+ 基板１の表面にはドレ
イン端子Ｄに接続されたドレイン電極10がそれぞれ接触
している。
【０００３】このＩＧＢＴは、ソース端子Ｓを接地し、
ゲート端子Ｇとドレイン端子Ｄに正の電圧を与えると、
ｎ+ 層２およびｎ- 層３、ｐ+ 層４、ｎ+ 層５ならびに
ゲート電極７およびソース電極９から構成される内蔵Ｍ
ＯＳＦＥＴがオンし、前記チャネル領域を介してｎ- 層
３に電子が流れ込む。ｐ+ 基板１からｎ- 層３には、ｎ
+ 層２を介してその電子流入に対応した正孔の注入がお
こり、ｎ- 層３では伝導度変調が生ずることにより、こ
の領域の抵抗が低くなり、低いオン抵抗が導通する。
ゲート端子Ｇとドレイン端子Ｄに正の電圧を与えると、
ｎ+ 層２およびｎ- 層３、ｐ+ 層４、ｎ+ 層５ならびに
ゲート電極７およびソース電極９から構成される内蔵Ｍ
ＯＳＦＥＴがオンし、前記チャネル領域を介してｎ- 層
３に電子が流れ込む。ｐ+ 基板１からｎ- 層３には、ｎ
+ 層２を介してその電子流入に対応した正孔の注入がお
こり、ｎ- 層３では伝導度変調が生ずることにより、こ
の領域の抵抗が低くなり、低いオン抵抗が導通する。
【０００４】
【発明が解決しようとする課題】上記の従来のＩＧＢＴ
は、オン電圧は小さくなるが、ｎ- 層３における電子と
正孔の再結合率が低いため、スイッチング時間が長く、
これによりスイッチング損失が増大するいう問題があ
る。この問題を解決するために、電子と正孔の再結合率
を高める目的で、シリコン素体に電子線を照射したり、
金の拡散を行ってライフタイムキラーを導入し、ライフ
タイムを短くする方法がある。しかし、これらの方法を
実行すると、逆にＩＧＢＴのオン電圧が大きくなってし
まう。すなわち、オン電圧とスイッチング時間はトレー
ドオフの関係にあり、両特性を同時に改善することは非
常に難しい。
は、オン電圧は小さくなるが、ｎ- 層３における電子と
正孔の再結合率が低いため、スイッチング時間が長く、
これによりスイッチング損失が増大するいう問題があ
る。この問題を解決するために、電子と正孔の再結合率
を高める目的で、シリコン素体に電子線を照射したり、
金の拡散を行ってライフタイムキラーを導入し、ライフ
タイムを短くする方法がある。しかし、これらの方法を
実行すると、逆にＩＧＢＴのオン電圧が大きくなってし
まう。すなわち、オン電圧とスイッチング時間はトレー
ドオフの関係にあり、両特性を同時に改善することは非
常に難しい。
【０００５】本発明の目的は、このようなトレードオフ
関係を解消して低いオン電圧と短いスイッチング時間の
双方を実現することのできるＩＧＢＴを提供することに
ある。
関係を解消して低いオン電圧と短いスイッチング時間の
双方を実現することのできるＩＧＢＴを提供することに
ある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体素体に第一導電型を有する第一
領域と、その第一領域上の第二導電型を有する第二領域
と、その第二領域上の第二導電型を有する低不純物濃度
の第三領域と、その第三領域表面層に選択的に形成され
た第一導電型を有する第四領域と、その第四領域表面層
に選択的に形成された第二導電型を有する高不純物濃度
の第五領域とを備え、前記第四領域表面部の第三領域お
よび第五領域によってはさまれた部分をチャネル領域と
してその上にゲート絶縁膜を介するゲート電極と、前記
第四領域表面および第五領域表面に共通に接触するソー
ス電極と、前記第一領域に接触するドレイン電極が半導
体素体表面上に設けられたＩＧＢＴにおいて、第二領域
の抵抗率が0.005 Ω・cm以上、0.03Ω・cm以下で、その
厚さが10μｍ以下であるものとする。そして、第三領域
の不純物濃度が、ターンオフ時に第二領域の空乏層中を
流れる少数キャリア濃度の30％以下であることが有効で
ある。すなわち、第二導電形がＮ型であり、定格電流が
Ｉ1 Ａ、半導体素体の有効面積をＳcm2 のとき、第三領
域の不純物濃度が0.３×Ｉ1 ／ (Ｓ×1.６×10-19 ×6.
０×106 ) 以下であることが有効である。
めに、本発明は、半導体素体に第一導電型を有する第一
領域と、その第一領域上の第二導電型を有する第二領域
と、その第二領域上の第二導電型を有する低不純物濃度
の第三領域と、その第三領域表面層に選択的に形成され
た第一導電型を有する第四領域と、その第四領域表面層
に選択的に形成された第二導電型を有する高不純物濃度
の第五領域とを備え、前記第四領域表面部の第三領域お
よび第五領域によってはさまれた部分をチャネル領域と
してその上にゲート絶縁膜を介するゲート電極と、前記
第四領域表面および第五領域表面に共通に接触するソー
ス電極と、前記第一領域に接触するドレイン電極が半導
体素体表面上に設けられたＩＧＢＴにおいて、第二領域
の抵抗率が0.005 Ω・cm以上、0.03Ω・cm以下で、その
厚さが10μｍ以下であるものとする。そして、第三領域
の不純物濃度が、ターンオフ時に第二領域の空乏層中を
流れる少数キャリア濃度の30％以下であることが有効で
ある。すなわち、第二導電形がＮ型であり、定格電流が
Ｉ1 Ａ、半導体素体の有効面積をＳcm2 のとき、第三領
域の不純物濃度が0.３×Ｉ1 ／ (Ｓ×1.６×10-19 ×6.
０×106 ) 以下であることが有効である。
【０００７】
【作用】第二領域の抵抗率を0.005 Ω・cmから0.03Ω・
cmと高不純物濃度に設定することで電子線照射等のライ
フタイムコントロールをしなくても再結合時間が短くな
るので、テイル電流が早く減少する。また、第三領域の
不純物濃度をある値以下にするとターンオフ時に空乏層
がいち早く第二領域に到達する。
cmと高不純物濃度に設定することで電子線照射等のライ
フタイムコントロールをしなくても再結合時間が短くな
るので、テイル電流が早く減少する。また、第三領域の
不純物濃度をある値以下にするとターンオフ時に空乏層
がいち早く第二領域に到達する。
【０００８】
【実施例】図２に示した構造をもつＩＧＢＴを次の方法
で製造した。まず、抵抗率0.01Ω・cmのｐ+ 基板１ (第
一領域) の上にエピタキシャル法でｎ+ バッファ層２
(第二領域) およびｎ- 層３ (第三領域) を順次積層す
る。次にｎ- 層３の表面上にシリコン酸化膜６を形成
し、その上に多結晶シリコンを堆積し、同一マスクでパ
ターニングしてゲート電極７およびゲート酸化膜６を形
成する。そしてこのゲート電極７をマスクとして利用し
てイオン注入を行い、熱拡散によりｐ層４を形成する。
さらに、ゲート電極７およびフォトレジスト膜をマスク
としてのイオン注入と熱拡散によりｎ+ 層５を形成す
る。つづいて、絶縁膜８を介してソース電極９を、また
反対側の面にドレイン電極10を形成して素子が完成す
る。なお、この素子には、再結合率を高める目的で電子
線照射や金拡散は行わなかった。
で製造した。まず、抵抗率0.01Ω・cmのｐ+ 基板１ (第
一領域) の上にエピタキシャル法でｎ+ バッファ層２
(第二領域) およびｎ- 層３ (第三領域) を順次積層す
る。次にｎ- 層３の表面上にシリコン酸化膜６を形成
し、その上に多結晶シリコンを堆積し、同一マスクでパ
ターニングしてゲート電極７およびゲート酸化膜６を形
成する。そしてこのゲート電極７をマスクとして利用し
てイオン注入を行い、熱拡散によりｐ層４を形成する。
さらに、ゲート電極７およびフォトレジスト膜をマスク
としてのイオン注入と熱拡散によりｎ+ 層５を形成す
る。つづいて、絶縁膜８を介してソース電極９を、また
反対側の面にドレイン電極10を形成して素子が完成す
る。なお、この素子には、再結合率を高める目的で電子
線照射や金拡散は行わなかった。
【０００９】このようなＩＧＢＴのｎ+ バッファ層２の
抵抗率を0.002 Ω・cmから0.２Ω・cmまで変化させて製
作した時の電流密度100 Ａ／cm2 におけるオン電圧Ｖ
CE(sat ) (Ｖ) とターンオフ損失Ｅoff (mJ)の変化を図
１に示す。この時のｎ+ バッファ層２の厚さは５μｍと
し、またｎ- ベース層３の不純物濃度を2.1 ×1013c
m-3、厚さを50μｍで、以下の場合も同じである。オン
電圧は0.008 Ω・cmを境に低抵抗側で急激に増加してい
ることがわかる。またターンオフ損失も0.008 Ω・cmを
境に高抵抗側で増加しているものの、オン電圧の時のよ
うな急激な変化は見られていない。
抵抗率を0.002 Ω・cmから0.２Ω・cmまで変化させて製
作した時の電流密度100 Ａ／cm2 におけるオン電圧Ｖ
CE(sat ) (Ｖ) とターンオフ損失Ｅoff (mJ)の変化を図
１に示す。この時のｎ+ バッファ層２の厚さは５μｍと
し、またｎ- ベース層３の不純物濃度を2.1 ×1013c
m-3、厚さを50μｍで、以下の場合も同じである。オン
電圧は0.008 Ω・cmを境に低抵抗側で急激に増加してい
ることがわかる。またターンオフ損失も0.008 Ω・cmを
境に高抵抗側で増加しているものの、オン電圧の時のよ
うな急激な変化は見られていない。
【００１０】図３はｎ+ バッファ層２の厚さが２μｍの
ときのＶCE(sat) とＥoff のｎ+ バッファ層抵抗率依存
性を見た結果である。図１と同様な関係が0.005 Ω・cm
を境に生じている。またｎ+ バッファ層が10μｍの場合
についても同様の測定を行ったところ、0.03Ω・cmを境
に図１ならびに図３と同様の関係が得られた。図４はバ
ッファ層２の厚さが11μｍのときの測定結果である。0.
06Ω・cmを境にオン電圧が急激に上昇しているが、ター
ンオフ損失も0.05Ω・cmを境に劣化してしまうため、Ｖ
の−Ｅoff トレードオフ特性が良好となる条件が存在し
ない。またｎ+ バッファ層が２μｍよりうすい場合、２
μｍのときに700 Ｖであった順方向耐圧がパンチスルー
現象のため極端に劣化する。すなわち、２μｍのとき70
0 Ｖであったブレークダウン電圧ＶBDが1.９μｍで125
Ｖに落ちる。なおこれらの結果は、ｎ- ベース層３の不
純物濃度が4.０×1013cm-3、5.０×1013cm-3のときにも
同様の結果が見られた。
ときのＶCE(sat) とＥoff のｎ+ バッファ層抵抗率依存
性を見た結果である。図１と同様な関係が0.005 Ω・cm
を境に生じている。またｎ+ バッファ層が10μｍの場合
についても同様の測定を行ったところ、0.03Ω・cmを境
に図１ならびに図３と同様の関係が得られた。図４はバ
ッファ層２の厚さが11μｍのときの測定結果である。0.
06Ω・cmを境にオン電圧が急激に上昇しているが、ター
ンオフ損失も0.05Ω・cmを境に劣化してしまうため、Ｖ
の−Ｅoff トレードオフ特性が良好となる条件が存在し
ない。またｎ+ バッファ層が２μｍよりうすい場合、２
μｍのときに700 Ｖであった順方向耐圧がパンチスルー
現象のため極端に劣化する。すなわち、２μｍのとき70
0 Ｖであったブレークダウン電圧ＶBDが1.９μｍで125
Ｖに落ちる。なおこれらの結果は、ｎ- ベース層３の不
純物濃度が4.０×1013cm-3、5.０×1013cm-3のときにも
同様の結果が見られた。
【００１１】図５は、ｎ- ベース層の不純物濃度Ｎを変
化させた時のＶonとＥoff の変化を見たものである。今
回の測定には、定格電流Ｉ1 ＝50Ａ、有効面積Ｓ＝0.５
cm2の素子を用いた。Ｎが3.13×1013cm-3より小さいと
Ｅoff が急激に減少していることがわかる。この値は、
ターンオフ時に空乏層中を流れる正孔濃度Ｐ、Ｉ1 ／Ｓ
×１／ｑ・Ｖsat 、すなわちＩ1 ／ (Ｓ×1.6 ×10-19
×6.0 ×106 ) の30％に相当している。つまり、Ｎが空
乏層中を流れる正孔の30％以下になると、実行的な正の
電荷Ｎ＋Ｐが低く抑えられ、そのことにより空乏層がい
ち早く広がるため、スナバレスの誘導負荷接続時、ター
ンオフ電流が小さくなる。Ｉ1 ＝25Ａ、Ｓ＝0.５cm2 の
素子でも同様の測定を行った結果、やはり正孔濃度の30
％以下にＮを抑えるとターンオフ損失が急激に改善され
る。これはポアソン方程式div gradψ＝ｑ／Ｅ (Nd−Na
＋ｐ−ｎ) のみに依存するため、定格電流の大小にあま
り依存しない。
化させた時のＶonとＥoff の変化を見たものである。今
回の測定には、定格電流Ｉ1 ＝50Ａ、有効面積Ｓ＝0.５
cm2の素子を用いた。Ｎが3.13×1013cm-3より小さいと
Ｅoff が急激に減少していることがわかる。この値は、
ターンオフ時に空乏層中を流れる正孔濃度Ｐ、Ｉ1 ／Ｓ
×１／ｑ・Ｖsat 、すなわちＩ1 ／ (Ｓ×1.6 ×10-19
×6.0 ×106 ) の30％に相当している。つまり、Ｎが空
乏層中を流れる正孔の30％以下になると、実行的な正の
電荷Ｎ＋Ｐが低く抑えられ、そのことにより空乏層がい
ち早く広がるため、スナバレスの誘導負荷接続時、ター
ンオフ電流が小さくなる。Ｉ1 ＝25Ａ、Ｓ＝0.５cm2 の
素子でも同様の測定を行った結果、やはり正孔濃度の30
％以下にＮを抑えるとターンオフ損失が急激に改善され
る。これはポアソン方程式div gradψ＝ｑ／Ｅ (Nd−Na
＋ｐ−ｎ) のみに依存するため、定格電流の大小にあま
り依存しない。
【００１２】以上の測定に基づいた本発明によるＩＧＢ
Ｔについてシュミレーションを行った。図６は、ｎ+ 層
２の抵抗率を0.01Ω・cm、厚さを５μｍ、ｎ- 層３の不
純物濃度を２×1013cm-3、厚さを50μｍとした時のＩＧ
ＢＴターンオフ波形のシュミレーション結果であり、テ
イル電流がすばやく減少しているのがわかる。図７
(a)、(b) は本発明の実施例のＩＧＢＴ〔同図(a) 〕と
従来例ＩＧＢＴ〔同図(b) 〕の定常オン時、100 Ａ／cm
2 の電流密度におけるキャリア分布をシュミレーション
により算出した結果である。この図からも明らかなよう
に、本発明の実施例のＩＧＢＴのキャリア分布は平坦に
なっている。このように平坦となることで、正孔電流の
拡散電流分がほとんどゼロとなり、従来例に比べて全電
流に対する正孔電流分を小さくすることができる。電子
の移動度の方が正孔のそれに対して約２倍大きく、また
拡散係数も大きいことから、本発明によるＩＧＢＴの方
が同じキャリア濃度でありながらもオン電圧が小さくな
る。
Ｔについてシュミレーションを行った。図６は、ｎ+ 層
２の抵抗率を0.01Ω・cm、厚さを５μｍ、ｎ- 層３の不
純物濃度を２×1013cm-3、厚さを50μｍとした時のＩＧ
ＢＴターンオフ波形のシュミレーション結果であり、テ
イル電流がすばやく減少しているのがわかる。図７
(a)、(b) は本発明の実施例のＩＧＢＴ〔同図(a) 〕と
従来例ＩＧＢＴ〔同図(b) 〕の定常オン時、100 Ａ／cm
2 の電流密度におけるキャリア分布をシュミレーション
により算出した結果である。この図からも明らかなよう
に、本発明の実施例のＩＧＢＴのキャリア分布は平坦に
なっている。このように平坦となることで、正孔電流の
拡散電流分がほとんどゼロとなり、従来例に比べて全電
流に対する正孔電流分を小さくすることができる。電子
の移動度の方が正孔のそれに対して約２倍大きく、また
拡散係数も大きいことから、本発明によるＩＧＢＴの方
が同じキャリア濃度でありながらもオン電圧が小さくな
る。
【００１３】
【発明の効果】本発明によれば、高抵抗率層のドレイン
電極側にある同導電形のバッファ層の抵抗率と厚さ、さ
らにはｎ型高抵抗率層の不純物濃度をターンオフ時に空
乏層中を流れる正孔濃度の30％以下に抑えることによ
り、オン電圧が低く、ターンオフ損失の小さいＩＧＢＴ
を得ることができた。
電極側にある同導電形のバッファ層の抵抗率と厚さ、さ
らにはｎ型高抵抗率層の不純物濃度をターンオフ時に空
乏層中を流れる正孔濃度の30％以下に抑えることによ
り、オン電圧が低く、ターンオフ損失の小さいＩＧＢＴ
を得ることができた。
【図１】オン電圧およびターンオフ損失と厚さ５μｍの
バッファ層の抵抗率との関係線図
バッファ層の抵抗率との関係線図
【図２】本発明の実施例のＩＧＢＴの断面図
【図３】オン電圧およびターンオフ損失と厚さ２μｍの
バッファ層の抵抗率との関係線図
バッファ層の抵抗率との関係線図
【図４】オン電圧およびターンオフ損失と厚さ１μｍの
バッファ層の抵抗率との関係曲線図
バッファ層の抵抗率との関係曲線図
【図５】オン電圧およびターンオフ損失とｎ- ベース層
の不純物濃度との関係線図
の不純物濃度との関係線図
【図６】計算による本発明の一実施例のＩＧＢＴのター
ンオフ波形図
ンオフ波形図
【図７】計算によるオン状態のキャリア分布を示し、
(a) は本発明の実施例、(b) は従来例のキャリア分布図
(a) は本発明の実施例、(b) は従来例のキャリア分布図
１ ｐ+ 基板 ２ ｎ+ バッファ層 ３ ｎベース層 ４ ｐ層 ５ ｎ+ 層 ６ ゲート酸化膜 ７ ゲート電極 ９ ソース電極 １０ ドレイン電極
Claims (3)
- 【請求項１】半導体素体に第一導電型を有する第一領域
と、その第一領域上の第二導電型を有する第二領域と、
その第二領域上の第二導電型を有する低不純物濃度の第
三領域と、その第三領域表面層に選択的に形成された第
一導電型を有する第四領域と、その第四領域表面層に選
択的に形成された第二導電型を有する高不純物濃度の第
五領域とを備え、前記第四領域表面部の第三領域および
第五領域によってはさまれた部分をチャネル領域として
その上にゲート絶縁膜を介するゲート電極と、前記第四
領域表面および第五領域表面に共通に接触するソース電
極と、前記第一領域に接触するドレイン電極とが半導体
素体表面上に設けられたものにおいて、第二領域の抵抗
率が0.005 Ω・cm以上、0.03Ω・cm以下で、その厚さが
10μｍ以下であることを特徴とする絶縁ゲート型バイポ
ーラトランジスタ。 - 【請求項２】第三領域の不純物濃度が、ターンオフ時の
第三領域の空乏層中を流れる少数キャリア濃度の30％以
下である請求項１記載の絶縁ゲート型バイポーラトラン
ジスタ。 - 【請求項３】定格電流をＩ1 Ａ、半導体素体の有効面積
をＳcm2 として、第三領域の不純物濃度が0.３×Ｉ1 ／
(Ｓ×1.６×10-19 ×6.０×106 ) 以下である請求項２
記載の絶縁ゲート型バイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258717A JPH06112494A (ja) | 1992-09-29 | 1992-09-29 | 絶縁ゲート型バイポーラトランジスタ |
| US08/046,956 US5360983A (en) | 1992-09-29 | 1993-04-16 | Insulated gate bipolar transistor having a specific buffer layer resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258717A JPH06112494A (ja) | 1992-09-29 | 1992-09-29 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112494A true JPH06112494A (ja) | 1994-04-22 |
Family
ID=17324117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258717A Pending JPH06112494A (ja) | 1992-09-29 | 1992-09-29 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5360983A (ja) |
| JP (1) | JPH06112494A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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