JPH0612823B2 - 二方向性の電力用高速ｍｏｓｆｅｔ素子 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は電力用の金属−酸化物−半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）に関するもので、更に詳しく言
えば、同期整流回路用途において有用でありかつ低いオ
ン抵抗、早いスイッチング速度、高い耐電圧性能および
交流回路用の二方向性を示すような上記素子に関する。

電力用ＭＯＳＦＥＴ素子は、高いゲートインピーダン
ス、低いオン抵抗（従って低い順方向電圧降下）、高い
耐電圧性能および早いスイッチング速度をはじめとする
数多くの有利な特性を有している。適当なゲートを設け
れば、通常のＰＮ整合形整流器、ショットキー接合形整
流器またはバイポーラトランジスタ同期整流器のごとき
素子が従来使用されていた同期整流回路用途において電
力用ＭＯＳＦＥＴ素子を使用することができる。電力用
ＭＯＳＦＥＴ素子は、上記素子のいずれと比べても幾つ
かの利点を有している。たとえばＰＮ接合形整流器は、
極性の逆転に際して蓄積電荷が完全に除去されなければ
導通状態が終わらないため、比較的高い順方向電圧降下
（０．７５Ｖ以上）および比較的遅いスイッチング速度
を有する。ショットキー接合形整流器ではスイッチング
速度の問題は実質的に解決されるが、順方向電圧降下の
問題は僅かしか緩和されない。実際、大電流下における
ショットキー接合形シリコン素子の順方向電圧降下は約
０．５Ｖ以上である。ショットキー接合形の素子はま
た、逆バイアス時に比較的大きい漏れ電流を生じるた
め、一般に逆阻止能力が欠如している。

公知の電力用ＭＯＳＦＥＴ構造においては、一般的に言
って単一の半導体ウェーハ上に多数の単位セルが形成さ
れている。その場合各素子は３００ミル（０．３イン
チ）平方程度の寸法を有するのが通例であって、各素子
中の全てのセルは電気的に並列接続されている。個々の
単位セルに関しては各種の幾何学的形状が用いられる
が、相互に入り組んだくし形構造を成すのが通例であ
る。典型的な電力用ＭＯＳＦＥＴは二重拡散構造のもの
であって、これはたとえばＮ形半導体材料の共通ドレイ
ン領域を含んでいる。ドレイン領域の内部には、好まし
くは拡散によってＰ形のベース領域が形成されている。
次いで、ベース領域の内部に完全に含まれるようにして
ソース領域が形成されている。このソース領域はドレイ
ン領域と同じにＮ形である。素子の表面においては、ベ
ース領域はＮ形のソース領域とドレイン領域との間にＰ
形半導体材料の帯状部として存在している。かかる帯状
部を覆うようにして、ＭＯＳＦＥＴゲート絶縁層および
導電性ゲート電極が配置されている。動作に際しては、
適当な極性（Ｎ形チャンネルＭＯＳＦＥＴの場合には
正）のゲート電圧をゲート電極に印加すると、ゲート絶
縁層を貫通してベース領域内に広がる電界が発生する。
その結果、ベース領域の表面の直下には薄いＮ形導電層
が誘起され、それによってソース領域とドレイン領域と
の間には連続した低抵抗のＮ形導電チャンネルが形成さ
れる。実際のソース端子およびドレイン端子は素子の上
方および下方の主面上に設置された金属被膜から成って
いて、ドレイン端子は全ての単位セルに対して共通であ
る。それ故、かかる素子は縦形素子と見なすことができ
る。ただし、ゲート電極の制御下にある導電チャンネル
の部分では電流は水平方向に流れるのである。

このような電力用ＭＯＳＦＥＴ構造の場合、ソース、ベ
ースおよびドレイン領域は寄生的バイポーラトランジス
タのエミッタ、ベースおよびコレクタにそれぞれ該当す
る。公知の通り、電力用ＭＯＳＦＥＴの動作中にこのよ
うな寄生的バイポーラトランジスタが導通状態になる
と、電力用ＭＯＳＦＥＴの阻止電圧およびターンオフ速
度は実質的に低下する。電力用ＭＯＳＦＥＴの動作中に
寄生的バイポーラトランジスタが導通状態になるのを防
止するためには、ソースおよびベース領域を構成する層
同士をオーム接続手段によって電気的に接続（すなわち
短絡）し、それによってＭＯＳＦＥＴの阻止電圧および
ターンオフ速度の維持を図るのが通例である。しかしな
がら、かかる短絡部の存在はある種の回路中における素
子の利用を制限する。なぜなら、このような素子構造に
おいては、ＭＯＳＦＥＴの主端子（すなわちソースおよ
びドレイン端子）間に直接に接続された寄生的なＰＮ接
合形ダイオードが本質的に含まれることになるからであ
る。たとえば、上記に略述したようなＮ形チャンネルエ
ンハンスメント方式のＭＯＳＦＥＴ構造の場合には、Ｐ
形ベース領域が素子のドレイン領域との間にＰＮ接合面
を形成する。ソース−ベース間短絡部の存在により、事
実上、Ｐ形ベース領域は素子のソース端子に対して電気
的に接続される。勿論、Ｎ形ドレイン領域は素子のドレ
イン端子に接続されている。その結果、陽極がＭＯＳＦ
ＥＴのソース端子に接続されかつ陰極がＭＯＳＦＥＴの
ドレイン端子に接続された寄生的なＰＮ接合形ダイオー
ドガ存在することになる。

電気回路中におけるＮ形チャンネルＭＯＳＦＥＴの通常
の動作に際しては、ドレイン端子はソース端子に対して
正にバイアスされる。エンハンスメント方式のＭＯＳＦ
ＥＴについて述べれば、ゲート電圧が印加されない場合
にＭＯＳＦＥＴ素子は阻止状態にあり、従ってソース端
子とドレイン端子との間にはほとんど電流が流れない。
正のゲート電圧の印加によって素子をターンオンさせた
場合、Ｎ形のチャンネルが誘起され、従ってソース端子
とドレイン端子との間には素子を貫通して連続的なＮ形
の導電路が形成される。このような情況の下では、ベー
スおよびドレイン領域から成る寄生ダイオード常に逆バ
イアスされるためにいかなる影響も及ぼさない。すなわ
ち、ダイオードの陰極（ＭＯＳＦＥＴのドレイン領域）
はダイオードの陽極（ＭＯＳＦＥＴのベースおよびソー
ス領域）に対して常に正に保たれる。しかるに、ソース
端子とドレイン端子との間に印加される電圧の極性が逆
転し、それによってベースおよびドレイン領域から成る
ダイオードが順バイアスされた場合、（当業者には自明
のごとくに印加電圧がダイオードの順方向導電曲線の屈
曲点に相当する約０．６Ｖより高ければ）ゲート電圧が
存在しなくても素子を通って電流の伝導が起こる。その
ような場合には、事実上、ＭＯＳＦＥＴ素子は逆方向の
供給電圧に対する短絡路を成す。従来のＭＯＳＦＥＴ素
子がこのような公知の特性を有する結果、ある種の回路
（特に交流回路）においてそれらを使用することは容易
でない。いずれの極性の供給電圧に対しても動作し得る
ＭＯＳＦＥＴ素子が存在すれば、それらは実際の回路用
途において極めて有用であろうと考えられる。

発明の概要 そこで本発明の目的の１つは、ＭＯＳＦＥＴの高速スイ
ッチング動作に際してバイポーラトランジスタをはじめ
とする内部の寄生素子の動作が抑制され、しかも二方向
性（すなわちソース端子とドレイン端子との間にいずれ
の極性の供給電圧が印加されても動作し得る性質）を示
すような電力用ＭＯＳＦＥＴ素子を提供することにあ
る。

また、ゲート端子が極性には関係なく素子の導電性を完
全に制御し得るような電力用ＭＯＳＦＥＴ素子を提供す
ることも本発明の目的の１つである。

更にまた、いずれの極性の動作に関しても耐電圧、オン
抵抗およびスイッチング速度が同じであるような完全な
対称性を示す二方向性の電力用ＭＯＳＦＥＴ素子を提供
することも本発明の目的の１つである。

本発明の第１の特徴に従って簡単に述べれば、従来のＭ
ＯＳＦＥＴにおいてこれまで必要とされてきたソース−
ベース間短絡部が排除される結果、従来の電力用ＭＯＳ
ＦＥＴにおいてソース端子とドレイン端子との間に実効
的に接続されていた寄生的なＰＮ接合形ダイオードが排
除されることになる。これまで使用されてきた短絡部が
存在しない状態において寄生的バイポーラトランジスタ
の動作を抑制するために、ＭＯＳＦＥＴ素子の内部には
過剰の多数キャリヤに対して比較的短かい寿命を付与す
る再結合領域が含まれる。一実施態様に従えば、かかる
再結合領域はベース領域の内部に形成される。当業者に
は自明のごとくバイポーラトランジスタの通常の動作に
際しては、ベース領域内の過剰キャリヤが長い寿命を有
することが要求される。たとえばＮＰＮ形バイポーラト
ランジスタの通常の動作に際しては、エミッタの空間電
荷層を横切ってベース領域内に電子が注入される。これ
らの電子の大部分は、ベース領域の多数キャリヤ（正
孔）と再結合することなく、ベース領域を横切ってコレ
クタ領域に流入する。とは言え、多生の再結合は起こる
から、素子を通る電流の伝導を維持するためにはベース
領域の多数キャリヤ（正孔）を連続的に供給することが
必要である。本発明の場合のように、たとえば短かい寿
命を有する結果としてベース領域の多数キャリヤの総数
が制限されると、ＮＰＮ形バイポーラトランジスタの動
作は抑制される。要するに、本発明は寄生的バイポーラ
トランジスタを排除するのではなく、それを導電性の極
めて小さい素子に変えようとするものである。

特に重要なＭＯＳＦＥＴ素子のターンオフ時には、電子
なだれ現象およびソース端子とドレイン端子との間の電
圧の急激な上昇により、ベース領域内に多数キャリヤ
（正孔）が生成される傾向がある。このような場合に
も、寿命を十分に短かく（たとえば所望されるＭＯＳＦ
ＥＴ素子のターンオフ時間の１／５程度に）すれば、そ
れらの多数キャリヤ（正孔）は生成されるのと実質的に
同じ速度で消滅（すなわち電子と再結合）することにな
る。

再結合領域内における寿命を短かくするには、当業者に
とって公知である任意適宜の手段を使用すればよい。一
般的な手段の１つは、深い準位の不純物（たとえば金や
白金）を添加することである。別の一般的な手段は、放
射線傷害の使用によってシリコンの結晶格子構造中に欠
陥を生じさせることである。いずれの場合にも、多数キ
ャリヤの寿命のみが変化する導電形および濃度は実質的
に変化させなくて済むのである。

本発明の第２の特徴に従って簡単に述べれば、一導電形
（たとえばＮ形）を示す１対の主端子領域およびそれら
を隔離する反対導電形の半導体ベース領域を含む半導体
基板から成り、しかも上記のベース領域によって規定さ
れたＭＯＳＦＥＴチャンネル面上においてはベース領域
が主端子領域の間に反対導電形の帯状部として存在する
ような二方向正の電力用ＭＯＳＦＥＴ素子が提供され
る。かかる素子は、拡散技術によって製造された完全に
対称的なプレーナ形素子であることが好ましい。詳しく
述べればベース領域は主面を有する一方、互いに離隔し
た主端子領域はベース領域の内部に形成されかつそれよ
りも小さい横方向広がりおよび深さを有している。ま
た、主端子領域は主面内に終端を持った外周面を有して
いる。ＭＯＳＦＥＴチャンネル面上にはベース領域を覆
うようにしてゲート絶縁層が配置され、またゲート絶縁
層上には導電性のゲート電極が配置される結果、ゲート
電圧の印加時には主端子領域間に広がる導電チャンネル
が誘起されることになる。主端子領域間に位置するベー
ス領域の内部に含まれた再結合領域がベース領域の多数
キャリヤに対して比較的短かい寿命を付与することによ
り、多数キャリヤの濃度が過大になることが防止され
る。その結果、主端子領域およびベース領域が寄生的バ
イポーラトランジスタとして動作することは抑制され、
また電力用ＭＯＳＦＥＴ素子のターンオフに際してはベ
ース領域内の過剰の多数キャリヤが急速に再結合するこ
とによって素子の迅速なターンオフが達成される。かか
る好適なプレーナ形構造の場合、再結合領域は主端子領
域の深さに少なくとも近似した深さまで広がるように形
成される。

本発明の別の実施態様に従って簡単に述べれば一導電形
の中間端子領域を含んだ半導体基板から成る二方向性か
つ対称性の電力用ＭＯＳＦＥＴ素子が提供される。かか
る中間端子領域は従来のごとき二重拡散構造の縦形電力
用ＭＯＳＦＥＴ素子のドレイン領域にほぼ該当するもの
であって、主面を有している。中間端子領域内には、そ
れよりも小さい横方向広がりおよび深さを有しかつ反対
導電形を示す１対の互いに離隔したベース領域が形成さ
れており、そしてこれらのベース領域は主面内に終端を
持った外周面を有している。ベース領域内には、上記の
一導電形を示す１対の主端子領域がそれぞれ形成されて
いる。主端子領域の各々は主面内に終端を持ちかつ対応
するベース領域の外周面の内側に離隔して位置する外周
面を有する結果、主面内においては、ベース領域がその
各々に対応する主端子領域と中間端子領域との間に反対
導電形の帯状部として存在することになる。各々の主端
子領域とそれに対応するベース領域との間にはオーム短
絡部が形成されている結果、各々の主端子領域、それに
対応するベース領域、および中間端子領域が寄生的バイ
ポーラトランジスタとして動作することは抑制される。

互いに離隔したベース領域の間においては中間端子領域
の内部に再結合領域が含まれていて、ベース領域の深さ
に少なくとも近似した深さまで広がっている。かかる再
結合領域は、中間端子領域の多数キャリヤに対して比較
的短い寿命を付与することにより、多数キャリヤの濃度
が過大になるのを防止する。その結果として、互いに離
隔したベース領域および中間端子領域が寄生的バイポー
ラトランジスタとして動作することが抑制されるから、
中間端子領域内の過剰の多数キャリヤは急速に再結合
し、従って電力用ＭＯＳＦＥＴ素子のターンオフに際し
て迅速なターンオフが達成されることになる。

好適な実施態様の説明 本発明の新規な特徴は前記特許請求の範囲中に詳細に示
されている。とは言え、本発明の構成および内容は添付
の図面に関連して述べられる以下の詳細な説明を読むこ
とによって一層良く理解されよう。

以後の説明においては、便宜上、本発明の電力用ＭＯＳ
ＦＥＴ素子はＮ形シリコン半導体ソース領域およびドレ
イン領域とＰ形シリコン半導体のベース領域とを有する
Ｎ形チャンネルＭＯＳＦＥＴ素子として記載される。と
は言え、全ての活性領域が記載の場合と反対の導電形を
示すものであってもよいことは勿論である。更にまた、
本明細書中に記載される特定の素子はプレーナ拡散技術
によって製造されたものであることが好ましいが、その
他の素子構造（たとえばＶ−ＭＯＳ形素子構造）を有す
るものも本発明の範囲内に包含されることを理解すべき
である。

先ず第１図を見ると、Ｐ形のベース領域１２を含みかつ
主面１４を有する半導体基板上に形成された二方向性か
つ対称性の電力用ＭＯＳＦＥＴ素子１０が示されてい
る。ベース領域１２の内部には、それよりも小さい横方
向広がりおよび深さを有する１対の互いに離隔したＮ^＋
形主端子領域１６および１８が形成されている。主端子
領域１６および１８が主面１４内に終端を持った外周面
２０および２２をそれぞれ有する結果、主面１４内にお
いては、ベース領域１２の一部が（いずれもＮ^＋形の）
主端子領域１６および１８の間にＰ形の帯状部２４とし
て存在することになる。主端子領域１６および１８には
金属被膜から成る１対の主端子電極２６および２８がそ
れぞれオーム接触しており、かつ素子の主端子３０およ
び３２にそれぞれ接続されている。

ＭＯＦＳＥＴ素子の基本構造を完成するため、主面１４
上には帯状部２４を覆うようにして（たとえば二酸化シ
リコンから成る）ゲート絶縁層３４が配置され、またゲ
ート絶縁層３４上には少なくとも横方向に沿いながらベ
ース領域の帯状部２４を覆うようにして（たとえば蒸着
アルミニウムまたは高濃度の不純物が添加された導電率
の高い多結晶質シリコンから成る）導電性のゲート電極
３６が配置されている。このゲート電極３６は素子のゲ
ート端子３８に接続されている。

以上の結果としてＮ形チャンネルエンハンスメント方式
のＭＯＳＦＥＴ素子が規定されることになる。ここまで
に記載されたような基本的ＭＯＳＦＥＴ素子の動作につ
いて述べれば、ゲート電極３６に正のゲート電圧が印加
された場合、ゲート絶縁層３４を貫通してベース領域１
２内に広がる電界が発生する。その結果、ゲート絶縁層
３４およびゲート電極３６の下方に位置する主面１４の
直下に薄い反転層（すなわちＮ形の導電チャンネル）が
誘起される。このようにして誘起されたチャンネルは、
Ｎ^＋形の主端子領域１６および１８の間に導電路を形成
する。正のゲート電圧が印加されなければ反転層は存在
せず、従って対称的な主端子領域１６および１８の間に
位置する部分のベース領域１２は阻止領域を構成する。

第１図からわかる通り、素子１０は主端子領域１６およ
び１８に関して完全に対称的であり、従って素子の主端
子３０および３２に関しても完全に対称的である。素子
１０は、主端子領域１６または１８とベース領域１２と
の間にオーム短絡部を全く含んでないから、二方向性の
動作用として適している。すなわち、素子１０の主端子
３０および３２間にはいずれの極性の動作電圧も印加す
ることが可能である。従来のＭＯＳＦＥＴに関する命名
法との一貫性を保つため、端子３０はソース／ドレイン
／Ｓ／Ｄ）端子と呼び、また端子３２はドレイン／ソー
ス（Ｄ／Ｓ）端子と呼ぶことにする。すなわち、第２図
の等価回路を参照すればわかる通り、端子３２が端子３
０に対して正である場合には、端子３０をＭＯＳＦＥＴ
のソース端子と見なしかつ端子３２をＭＯＳＦＥＴのド
レイン端子と見なすことができる。逆に、端子３０が端
子３２に対して正である場合には、端子３０をドレイン
端子と見なしかつ端子３２をソース端子と見なすことが
できる。なお、ベース領域１２に対する直接の電気的接
続手段は存在していない。

第１図の素子構造においては１対の寄生的なＰＮ接合形
ダイオードが存在するが、これらのダイオードは第２図
中においてそれぞれ４０および４２として示されてい
る。ダイオード４０は、ダイオードの陰極領域を構成す
るＮ^＋形の主端子領域１６およびダイオードの陽極領域
を構成するＰ形のベース領域１２によって形成されてい
る。同様にダイオード４２は、ダイオードの陰極領域を
構成するＮ^＋形の主端子領域１８およびダイオードの陽
極領域を構成するベース領域１２によって形成されてい
る。このように、ベース領域１２は両方の寄生ダイオー
ド４０および４２の陽極を構成している。

素子１０の動作に際しては、寄生ダイオード４０および
４２は素子１０のソース端子とドレイン端子との間に短
絡路を形成しない。なぜなら、それらのダイオードは背
中合せに接続されているため同時に導通状態となること
がないからである。

第１図に示された素子１０の主端子領域１６、ベース領
域１２および主端子領域１８が寄生的なＮＰＮ形バイポ
ーラトランジスタのエミッタ、ベースおよびコレクタ領
域としてそれぞれ作用したり、あるいは寄生的なＮＰＮ
形バイポーラトランジスタのコレクタ、ベースおよびエ
ミッタ領域としてそれぞれ作用したりするのを防止する
ため、主端子領域１６および１８の間においてはベース
領域１２の内部に再結合領域４４が含まれている。かか
る再結合領域４４は、破線４６によって示されるごと
く、主面１４から主端子領域１６および１８の深さに少
なくとも近似した深さまで広がっている。（主端子領域
の深さが等しくない場合には各々の主端子領域の位置に
おいて再結合領域は隣接する主端子領域の深さに少なく
とも近似した深さまで広がるようにすればよい。）再結
合領域４４内の再結合中心は×印によって示されてい
る。これらの再結合中心は金や白金のごとき深い準位の
不純物の原子から成っていてもよいし、あるいは放射線
傷害によってシリコン半導体の結晶格子構造中に生じた
欠陥から成っていてもよい。その結果、再結合領域４４
はベース領域の多数キャリヤ（Ｐ形ベース領域１２の場
合には正孔）に対して比較的短かい寿命を付与し、従っ
て多数キャリヤの濃度が過大になるのを防止するために
役立つ。それにより、主端子領域１６および１８とベー
ス領域１２とが寄生的なバイポーラトランジスタとして
動作することは抑制される。更にまた、電力用ＭＯＳＦ
ＥＴ素子１０のターンオフ時には、電子なだれ減少や主
端子領域１６および１８間の電圧の急激な上昇によって
生成されるベース領域内の過剰の多数キャリヤは急速に
再結合または消滅し、それによって素子１０の迅速なタ
ーンオフが達成される。

素子の迅速なターオフを達成するためには、再結合領域
４４内における多数キャリヤの寿命を所望のターンオフ
時間の１／５程度にすることが必要である。たとえば、
ＭＯＳＦＥＴ素子１０を５０ナノ秒でターオフさせるた
めには、再結合領域４４内の寿命を１０ナノ秒以下にま
で低減させる必要がある。更に高速の素子を得るために
は、再結合領域４４内の寿命を１ナノ秒にまで低減させ
ることも意図される。かかる寿命を所望のレベルに調節
するためには、金や白金のごとき重金属を添加するか、
あるいは電子線やガンマ線のごとき放射線を使用すれば
よい。

動作について述べれば、第１および２図の素子１０の主
端子領域１６および１８間における導電性は、いずれか
の極性の電圧をゲート端子３８に印加することによって
制御される。素子１０は、交流サイクル中の任意の時点
において、素子に対する極性にかかわりなくターンオン
およびターンオフすることができる。素子１０を非導通
状態にするためには、ゲート端子３８に印加される電圧
が主端子３０および３２のいずれに対しても正とならな
くすればよい。また、素子１０を導通状態にするために
は、主端子３０および３２のうちで負の側の端子に対し
て正となるようなゲート電圧を印加すればよい。

第１および２図の素子１０は二方向性かつ対象性の電力
用ＭＯＳＦＥＴ素子を構成すると言え、ベース領域１２
内の阻止領域が完全に主端子領域１６および１８の間に
位置しており、しかもその距離が素子の導通時に誘起さ
れるＮ形導電チャンネルの長さに一致するという事実が
不利益をもたらす可能性もある。すなわち、所望の対電
圧性能を素子に付与するためには主端子領域１６および
１８の間隔を十分に大きくしなければならないが、この
要請を満たそうとすればゲート電極３６の下方に位置す
るＭＯＳＦＥＴチャンネル領域が過大なものとなること
もある。

次に第３および４図を見ると、別の実施態様に基づく二
方向性かつ対称性の電力用ＭＯＳＦＥＴ素子５０が示さ
れているが、これは第１および２図の素子が有する上記
の欠点を解消するものである。素子５０は、従来のごと
き１対の縦形ＭＯＳＦＥＴ単位セル５２および５４を背
中合せの状態で対称的に配置しかつドレイン領域５６を
共有するように形成したものと見なすことができる。な
お、ドレイン領域５６は中間端子領域として役立つだけ
あって、いかなる端子にも直接には接続されていない。
ＭＯＳＦＥＴ単位セル５２および５４の各々は、上記に
略述したような電力用ＭＯＳＦＥＴ素子に関する公知技
術に従ってソース領域とベース領域との間にオーム短絡
部を有している。

更に詳しく述べれば、Ｎ形の中間端子領域５６の内部に
は、それよりも小さい横方向広がりおよび深さを有する
１対の互いに離隔したＰ形ベース領域５８および６０が
２つの単位セル５２および５４に対応して形成されてい
る。ベース領域５８および６０は、中間端子領域の主面
内に終端を有する外周面６２および６４をそれぞれ有し
ている。ベース領域５８および６０の内部には１対の主
端子領域６６および６７が形成されているが、その各々
は従来のごとき二重拡散構造の縦形電力用ＭＯＳＦＥＴ
のソース領域にほぼ該当している。しかしながら、主端
子領域６６および６７は素子の主端子７０および７１に
それぞれ接続された金属被膜の電極６８および６９を個
別に有する点に顕著な相違がある。（従来の電力用ＭＯ
ＳＦＥＴにおいては、電極６８および６９同士が電気的
に接続されて単一のソース端子を構成するのである。）
主端子領域６６および６７の各々はＮ^＋形のものであ
り、しかも主面６５内に終端を持ちかつそれぞれに対応
するベース領域５８および６０の外周面６２および６４
の内側に離隔して位置する外周面７２および７３をそれ
ぞれ有する結果、主面６５内においては、ベース領域５
８および６０がその各々に対応する主端子領域６６およ
び６７と中端子領域５６との間に反対導電形の帯状部と
して存在することになる。このような構造の場合には、
主端子領域６６または６７、ベース領域５８または６
０、および中間端子領域５６が１対の寄生的なＮＰＮ形
バイポーラトランジスタのエミッタ、ベースおよびコレ
クタ領域にそれぞれ該当することがわかる。更にまた、
これらの領域は主端子電極６８および６９の間に位置す
る寄生的なＮＰＮＰＮ形五層スイッチング素子またはサ
イリスタを規定することもわかる。寄生的サイリスタは
導通状態にラッチされる傾向があるから、第３図のＭＯ
ＳＦＥＴ素子の動作に対するそれの効果は寄生的バイポ
ーラトランジスタの効果よりも一層有害となる場合があ
る。

第３図の素子中における上記のごとき寄生的バイポーラ
トランジスタまたはサイリスタの動作を抑制するため、
主端子領域６６および６７とその各々に対応するベース
領域５８および６０との間に１対のオーム短絡部７４お
よび７５が形成されている。かかるオーム短絡部７４お
よび７５は任意所望の方法によって形成すればよい。第
３図は通増の形成方法を例示するものであって、ベース
領域５８および６０のそれぞれの延長部７６および７８
が主面６５にまで達して主端子電極６８および６９にそ
れぞれ接触し、その結果として主端子領域６６および６
７にそれぞれオーム接触している。延長部７６および７
８を形成するには、従来通り、先ずアクセプタ形の不純
物を中間端子領域５６内に拡散させてＰ形のベース領域
５８および６０を形成し、延長部７６および７８の位置
における表面６５上に拡散マスク用の小さなストリップ
（図示せず）を配置し、ドナー形の不純物を拡散させて
Ｎ^＋形の主端子領域６６および６７を形成し、それから
拡散マスク用のストリップを除去すればよい。

ベース領域の延長部７６および７８の形成を必要としな
いような種類のオーム短絡部７４および７５を使用する
こともできる。一例を挙げれば、金属被膜の主端子電極
６８および６９から主端子領域６６および６７をそれぞ
れ貫通して部分的にベース領域５８および６０内にまで
それぞれ達するマイクロアロイ・スパイク（microalloy
spike）を使用することができる。あるいはまた、主端
子領域６６および６７をそれぞれ貫通してベース領域５
８および６０内にまでそれぞれ達するＶ字溝選択的エッ
チングによって形成し、次いで両方の領域とオーム接触
するようにして金属被膜の主端子領域６８および６９を
Ｖ字溝の内部にそれぞれ形成してもよい。これら２つの
方法は、特願昭５８−２０号（特開昭５８−１３８０７
６号公報）ＭＯＳＦＥＴセル５２および５４の構造を完
成するため、主面６５上にはベース領域の帯状部を覆う
ようにしてゲート絶縁層８０および８２がそれぞれ配置
され、またゲート絶縁層８０および８２上にはベース領
域の帯状部を覆うようにして導電性のゲート電極８４お
よび８６がそれぞれ配置されている。導電性のゲート電
極および８６は共通のゲート端子８８に対して電気的に
接続されている。

第３図からわかる通り、ベース領域５８、中間端子領域
５６およびベース領域６０は寄生的なＰＮＰ形バイポー
ラトランジスタを構成するが、これが動作すると電力用
ＭＯＳＦＥＴ素子５０の特性（特にターンオフ速度）が
低下する。その上、かかる寄生的なＰＮＰ形バイポーラ
トランジスタは主端子領域６６または６７と結合して寄
生的なＮＰＮＰ形四層スイッチング素子を形成すること
もあるが、これはオン状態または導通状態にラッチされ
ることがある。これらの寄生素子の動作を抑制するた
め、互いに離隔したベース領域５８および６０の間にお
いては中間端子領域５６の内部に第１図の再結合領域４
４とほぼ同等な再係合領域９０が形成されている。かか
る再結合領域９０は、破線９２によって示されるごと
く、ベース領域５８および６０の深さに少なくとも近似
した深さにまで広がっている。再結合領域９０内の再結
合中心は×印によって示されている。再結合領域９０は
中間端子領域の多数キャリヤ（この場合には電子）に対
して比較的短かい寿命を付与し、従って多数キャリヤの
濃度が過大になるのを防止するために役立つ。それによ
り、上記の場合と本質的に同様にして、互いに離隔した
ベース領域５８および６０と中間端子領域５６とが寄生
的なバイポーランドレジスタとして動作することは抑制
される。これはまた、上記のごときＮＰＮＰ形四層スイ
ッチング素子の動作を抑制することにもなる。

第４図の電気的等価回路を見ればわかる通り、第３図の
素子構造は１対の寄生的なＰＮ接合形ダイオード９４お
よび９６を含んでいる。第２図の等価回路の場合と同様
にこれらのダイオード９４および９６は背中合せに接続
されている。その結果、両方のダイオードが同時に導通
状態となることはないから、主端子７０および７１間に
印加される電圧の極性がいずれの場合であっても素子の
動作が可能となる。詳しく述べれば、ダイオード９４は
Ｐ形のベース領域５８およびＮ形の中間端子領域５６に
より形成されていて、これらはダイオードの陽極および
陰極領域をそれぞれ構成している。同様に、ダイオード
９６はＰ形のベース領域６０およびＮ形の中間端子領域
５６により形成されている。このように、中間端子領域
５６は寄生的なＰＮ接合形ダイオード９４および９６対
して共通の陰極領域を構成している。

第３図の素子中におけるＭＯＳＦＥＴセル５２および５
４のソース−ベース間短絡部７４および７５は、第４図
中では導線９８および１００によってそれぞれ表わされ
ている。短絡部７４および７５は、ベース領域５８およ
び６０内にそれぞれ存在する過剰の正孔を除去すること
により、ソース、ベースおよび中間端子領域が寄生的バ
イポーラトランジスタとして動作することを防止するの
に役立つ。また再係合領域９０は、この領域内に存在す
る過剰の電子を再結合させることにより、２つのベース
領域５８および６０と中間端子領域５６とが寄生的なＰ
ＮＰ形バイポーラトランジスタとして動作することを防
止するのに役立つ。

その結果として第３図の素子５０は、いずれの極性の電
圧が印加されていても素子の導電性がゲート端子８８に
よって効果的に制御されるような対称性のスイッチング
素子として動作する。素子のゲート端子８８に印加され
る電圧が素子のいずれかの主端子に印加される負側より
も負である限り、いずれのＭＯＳＦＥＴチャンネルも導
通状態にはならず、また背中合せのダイオード９４およ
び９６によって素子５０中におけるその他の電流伝導も
防止される。ゲート端子８８に印加される電圧を正の方
向に十分なだけ上昇させれば、素子５０は導通状態とな
る。

最後に、第５図は本発明のより一般的な着想に基づく実
施態様を示している。図示された電力用ＭＯＳＦＥＴ素
子１１０は二方向性を示すが、対称性は示さない。それ
でも、第５図の非対称性素子１１０は第１図の対称性素
子１０とほぼ同等のものである。全体的に見ると、第５
図の素子１１０は二重拡散構造の縦形電力用ＭＯＳＦＥ
Ｔ素子に類似しているが、ソース−ベース間短絡部が存
在しない代りにベース領域内に再結合領域１４４が含ま
れる点で異なっている。

更に詳しく述べれば、素子１１０はそれの本体を成すド
レイン領域１１８とその内部に拡散形成されたＮ^＋形の
ソース領域１１６との間にＰ形のベース領域１１２を含
んでいる。ドレイン領域１１８は、たとえばエピタキシ
ャル成長により、Ｎ^＋形の基板１１９上に形成されてい
る。基板１１９は素子の主端子１３２に接続されている
が、この主端子はドレイン／ソース端子として役立つも
のである。素子１１０のその他の構成要素は第１図の素
子１０の構成要素にほぼ対応している。それらの対応す
る構成要素は、第５図中では、第１図中の参照数字に１
００を加えた参照数字によって表わされている。

以上、バイポーラトランジスタをはじめとする内部寄生
素子の動作が抑制されるような二方向性の電力用ＭＯＳ
ＦＥＴ素子を説明した。かかる素子は対称性を示すか
ら、耐電圧、オン抵抗およびスイッチング速度がいずれ
の極性の動作に関しても同じである。ゲート端子は、極
性に関係なく素子の導電性を完全に制御することが可能
である。

本明細書中には本発明の特定の実施例が記載されている
が、それ以外にも数多くの変形実施例が可能であること
は当業者にとって自明であろう。それ故、前記特許請求
の範囲は本発明の精神および範囲に反しない限り全ての
かかる変形実施例をも包括することが意図されている点
を理解すべきである。

【図面の簡単な説明】

第１図は本発明に一実施態様に基づく二方向性かつ対称
性の電力用ＭＯＳＦＥＴ素子を示す側断面図、第２図は
第１図の素子の電気的等価回路を示す略図、第３図は本
発明の別の実施態様に基づく二方向性かつ対称性の電力
用ＭＯＳＦＥＴ素子を示す側断面図、第４図は第３図の
素子の電気的等価回路を示す略図、そして第５図は本発
明に基づく二方向性かつ非対称性の電力用ＭＯＳＦＥＴ
素子を示す側断面図である。 図中、１０は本発明の一実施態様に基づく電力用ＭＯＳ
ＦＥＴ素子、１２はベース領域、１４は主面、１６およ
び１８は主端子領域、２０および２２は外周面、２４は
帯状部、２６および２８は主端子電極、３０および３２
は主端子、３４はゲート絶縁層、３６は導電性のゲート
電極、３８はゲート端子、４４は再結合領域、５０は本
発明の別の実施態様に基づく電力用ＭＯＳＦＥＴ素子、
５２および５４は単位セル、５６は中間端子領域、５８
および６０はベース領域、６２および６４はベース領域
の外周面、６６および６７は主端子領域、６８および６
９は主端子電極、７０および７１は主端子、７２および
７３は主端子領域の外周面、７４および７５はオーム短
絡部、７６および７８はベース領域の延長部、８０およ
び８２はゲート絶縁層、８４および８６は導電性のゲー
ト電極、そして８８はゲート端子を表わす。

Claims (6)

【特許請求の範囲】
1. 【請求項１】（ａ）主面を有しかつ一導電形のベース領
   域を含んだ半導体基板、（ｂ）前記ベース領域の内部に
   ほぼ同じ深さまで形成され、かつ前記ベース領域よりも
   小さい横方向広がりおよび深さを有する１対の互いに離
   隔した反対導電形の主端子領域であって、前記主端子領
   域が前記主面内に終端を持った外周面を有することによ
   り、前記主面内においては電界の作用下で前記ベース領
   域の一部が前記主端子領域の間に広がる前記反対導電形
   の帯状部として存在するという結果をもたらす主端子領
   域、（ｃ）前記主端子領域のそれぞれにオーム接触する
   １対の主端子電極、（ｄ）前記ベース領域の前記帯状部
   を覆うようにして前記主面上に配置されたゲート絶縁
   層、（ｅ）少なくとも横方向に沿いながら前記ベース領
   域の前記帯状部を覆うようにして前記ゲート絶縁層上に
   配置された導電性のゲート電極、並びに（ｆ）前記主端
   子領域の間において前記ベース領域の内部に含まれかつ
   前記主端子領域の深さに少なくとも近似した深さまで広
   がる再結合領域が、深い準位の不純物を含有して前記ベ
   ース領域の多数キャリヤに対し比較的短かい寿命を付与
   することによって前記再結合領域内における多数キャリ
   ヤの濃度が過大になることを防止する結果、前記主端子
   領域および前記ベース領域が寄生的バイポーラトランジ
   スタとして動作することを抑制し、かつまた素子のター
   ンオフ時には前記ベース領域内の過剰の多数キャリヤを
   急速に再結合させるのに役立つ再結合領域、の諸要素か
   ら成ることを特徴とする二方向性かつ対称性の電力用Ｍ
   ＯＳＦＥＴ素子。
2. 【請求項２】前記深い準位の不純物が金である特許請求
   の範囲第１項記載の電力用ＭＯＳＦＥＴ素子。
3. 【請求項３】前記深い準位の不純物が白金である特許請
   求の範囲第１項記載の電力用ＭＯＳＦＥＴ素子。
4. 【請求項４】（ａ）主面を有しかつ一導電形の中間端子
   領域を含んだ半導体基板、（ｂ）前記中間端子領域の内
   部に形成されて前記中間端子領域よりも小さい横方向広
   がりおよび深さを有し、かつ前記主面内に終端を持った
   外周面を有する１対の互いに離隔した反対導電形のベー
   ス領域、（ｃ）各々の前記ベース領域の内部に形成され
   た１対の前記一導電形の主端子領域であって、各々の前
   記主端子領域が前記主面内に終端を持ちかつ対応する前
   記ベース領域の外周面の内側に離隔して位置する外周面
   を有することにより、前記主面内において電界の作用下
   で各々の前記ベース領域の一部が対応する前記主端子領
   域と前記中間端子領域との間に広がる前記反対導電形の
   帯状部として存在するという結果をもたらす主端子領
   域、（ｄ）前記１対の主端子領域の各々と対応する前記
   ベース領域との間にそれぞれ形成され、そして各々の前
   記主端子領域、対応する前記ベース領域および前記中間
   端子領域が寄生的バイポーラトランジスタとして動作す
   ることを抑制するのに役立つ１対のオーム短絡部、
   （ｅ）前記ベース領域の各帯状部を覆うようにして前記
   主面上に配置されたゲート絶縁層、（ｆ）少なくとも横
   方向に沿いながら前記ベース領域の各帯状部を覆うよう
   にして各々の前記ゲート絶縁層上に配置された導電性の
   ゲート電極、並びに（ｇ）前記離隔したベース領域の間
   において前記ベース領域に隣接して前記中間端子領域の
   内部に含まれる再結合領域が、深い準位の不純物を含有
   して前記中間端子領域の多数キャリヤに対し比較的短か
   い寿命を付与することによって前記再結合領域内におけ
   る多数キャリヤの濃度が過大になることを防止する結
   果、前記ベース領域および前記中間端子領域が寄生的バ
   イポーラトランジスタとして動作することを抑制し、か
   つまた素子のターンオフ時には前記中間端子領域内の過
   剰の多数キャリヤを急速に再結合させるのに役立つ再結
   合領域の諸要素から成ることを特徴とする二方向性かつ
   対称性の電力用ＭＯＳＦＥＴ素子。
5. 【請求項５】各々の前記ベース領域の位置において、前
   記再結合領域が前記主面から隣接する前記ベース領域の
   深さに少なくとも近似した深さまで広がる特許請求の範
   囲第４項記載の電力用ＭＯＳＦＥＴ素子。
6. 【請求項６】前記深い準位の不純物が金および白金から
   成る群より選ばれた１者である特許請求の範囲第５項記
   載の電力用ＭＯＳＦＥＴ素子。