JPH04146674A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04146674A JPH04146674A JP2270733A JP27073390A JPH04146674A JP H04146674 A JPH04146674 A JP H04146674A JP 2270733 A JP2270733 A JP 2270733A JP 27073390 A JP27073390 A JP 27073390A JP H04146674 A JPH04146674 A JP H04146674A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- conductivity type
- semiconductor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
- H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁ケート・バイポーラ型の半導体装置とそ
の製造方法に関するものである。
の製造方法に関するものである。
第４図は従来の絶縁ケート・バイポーラトランジスタ（
ＩＧＢＴ）を示す断面図である。Ｐ＋シリコン基数１の
上側主面上にＮ ハソファ層２Ｎ トレイン層３が二の
順に例えばエビタキンヤル成長で形成されている。Ｎ
層３の表面には選択的拡散等でＰベース領域４か、更に
このＰ頭載４中には選択的拡散等てＮ＋エミッタ領域５
か形成されている。Ｎ 層３のうち、互いに隣接するＰ
領域４の間の領域］１上には、ケート酸化膜７を介して
ゲート電極８が形成されており、Ｎ＋エミッタ領域５付
近まで広がっている。エミッタ電極９はＮ＋エミッタ領
域５と、Ｐヘース領域４のうちのＮ＋エミッタ領域５て
囲まれた部分の両方に、オーミック接触で設けられてい
る。Ｐ＋基板］の下側主面にはコレクタ電極］０かオー
ミック接触により設けられている。
ＩＧＢＴ）を示す断面図である。Ｐ＋シリコン基数１の
上側主面上にＮ ハソファ層２Ｎ トレイン層３が二の
順に例えばエビタキンヤル成長で形成されている。Ｎ
層３の表面には選択的拡散等でＰベース領域４か、更に
このＰ頭載４中には選択的拡散等てＮ＋エミッタ領域５
か形成されている。Ｎ 層３のうち、互いに隣接するＰ
領域４の間の領域］１上には、ケート酸化膜７を介して
ゲート電極８が形成されており、Ｎ＋エミッタ領域５付
近まで広がっている。エミッタ電極９はＮ＋エミッタ領
域５と、Ｐヘース領域４のうちのＮ＋エミッタ領域５て
囲まれた部分の両方に、オーミック接触で設けられてい
る。Ｐ＋基板］の下側主面にはコレクタ電極］０かオー
ミック接触により設けられている。
次に動作について簡単に説明すると、エミッタ電位９と
コレクタ電極］０との間に順バイアス電圧を与えた状態
で、エミッタ電位よりもある程度以上高い電圧かゲート
電極８に印加されるとＰヘス領域４のうち、Ｎ＋エミッ
タ領域５とＮ トレイン層３て囲まれ、かつゲート電極
８の直下に位置するチャネル領域６かＮ型へと反転する
。そして、Ｎ＋エミッタ領域５からチャネル領域６を通
してＮ トレイン層３に電子か注入される。それに応じ
てＰ＋基板］からＮ＋８７７７層２を通してＮ トレイ
ン層３に正孔が注入され、結局エミッタ電極９とコレク
タ電極１０とが導通する。
コレクタ電極］０との間に順バイアス電圧を与えた状態
で、エミッタ電位よりもある程度以上高い電圧かゲート
電極８に印加されるとＰヘス領域４のうち、Ｎ＋エミッ
タ領域５とＮ トレイン層３て囲まれ、かつゲート電極
８の直下に位置するチャネル領域６かＮ型へと反転する
。そして、Ｎ＋エミッタ領域５からチャネル領域６を通
してＮ トレイン層３に電子か注入される。それに応じ
てＰ＋基板］からＮ＋８７７７層２を通してＮ トレイ
ン層３に正孔が注入され、結局エミッタ電極９とコレク
タ電極１０とが導通する。
この導通状態におけるエミッタ電極９とコレクタ電極７
の間の電圧（以下ｒＯＮ電圧」）は低い方が望ましいが
、このＯＮ電圧を低下させるには領域１１を経由してＮ
ドレイン層３内を縦方向に流れる電流を流れ易く設計
する必要がある。特に、ＩＧＢＴを高速動作させる為に
ライフタイムキラーを注入するなとしてＮ ドレイン層
３てのキャリアライフタイムを短くした場合には、抵抗
率が上昇するのでその必要性が大きい。
の間の電圧（以下ｒＯＮ電圧」）は低い方が望ましいが
、このＯＮ電圧を低下させるには領域１１を経由してＮ
ドレイン層３内を縦方向に流れる電流を流れ易く設計
する必要がある。特に、ＩＧＢＴを高速動作させる為に
ライフタイムキラーを注入するなとしてＮ ドレイン層
３てのキャリアライフタイムを短くした場合には、抵抗
率が上昇するのでその必要性が大きい。
領域１１を経由して縦方向に流れる電流を流れ易くする
ためには領域１］の幅ｐを長くしたり、第５図に示す様
に領域］］の不純物を高めてＮ＋領域１２とし、この部
分の抵抗値Ｒを下げる等が考えられる。しかしながら幅
９を大きくしすきたり、抵抗値Ｒを小さくしすぎると、
素子をＯＦＦ状態にした時に保持しうる耐圧か低下する
。すなわち、順バイアスの増大に伴なってＰベース領域
４のそれぞれからＮ 層３内へと空乏層か伸びるが、幅
ｐか小さいときには、第６Ａ図に破線で示すように、比
較的低い電圧で両側からの空乏層が相互につながってこ
の付近での電界か緩和される。
ためには領域１］の幅ｐを長くしたり、第５図に示す様
に領域］］の不純物を高めてＮ＋領域１２とし、この部
分の抵抗値Ｒを下げる等が考えられる。しかしながら幅
９を大きくしすきたり、抵抗値Ｒを小さくしすぎると、
素子をＯＦＦ状態にした時に保持しうる耐圧か低下する
。すなわち、順バイアスの増大に伴なってＰベース領域
４のそれぞれからＮ 層３内へと空乏層か伸びるが、幅
ｐか小さいときには、第６Ａ図に破線で示すように、比
較的低い電圧で両側からの空乏層が相互につながってこ
の付近での電界か緩和される。
ところか幅ｐが大きいときには、第６Ｂ図に示すように
空乏層は容易につながらず、領域］１付近での電界集中
が大きくなって素子はブレークダウンしてしまう。抵抗
ＭＲを小さくしすぎた場合も同様の現象によって耐圧が
減少する。
空乏層は容易につながらず、領域］１付近での電界集中
が大きくなって素子はブレークダウンしてしまう。抵抗
ＭＲを小さくしすぎた場合も同様の現象によって耐圧が
減少する。
このように、従来のＩＧＥＴでは、耐圧を下げずにＯＮ
電圧を低下させるのか困難であるという問題点かあった
。
電圧を低下させるのか困難であるという問題点かあった
。
この発明はかかる問題点を解消するためになされたもの
で、高速かつ高耐圧であってもＯＮ電圧の低い絶縁ゲー
ト・バイポーラ型の半導体装置とその製造方法を提供す
ることを目的とする。
で、高速かつ高耐圧であってもＯＮ電圧の低い絶縁ゲー
ト・バイポーラ型の半導体装置とその製造方法を提供す
ることを目的とする。
この発明の半導体装置は、上側および下側の主面を有す
る第１導電型の第１半導体層と、前記第１半導体層の前
記上側の主面上に設けられた第２導電型の第２半導体層
と、前記第２半導体層の上面側に設けられた第１導電型
で比較的高抵抗の第３半導体層と、前記第３半導体層の
上面内に選択的に設けられた第２導電型の第４半導体層
と、前記第３二Ｖ導体層の上面と前記第４半導体層の上
面との上に設けられた第１導電型で比較的低抵抗の第５
半導体層と、前記第４半導体層の上方において、前記第
５半導体層の上面内に選択的に設けられた第２導電型の
第６半導体層と、前記第６半導体層の上面の一部分から
前記第６半導体層及び前記第５４’導体層を貫通して前
記第４半導体層にまで達するトレンチと、前記トレンチ
の内壁面上に絶縁層を介して設けられた制御電極と、前
記第５半導体層の上面と前記第６半導体層との上面との
上にまたがって形成された第１の主電極層と、前記第１
半導体層の前記下側の主面の上に設けられた第２主電極
層とを備える。
る第１導電型の第１半導体層と、前記第１半導体層の前
記上側の主面上に設けられた第２導電型の第２半導体層
と、前記第２半導体層の上面側に設けられた第１導電型
で比較的高抵抗の第３半導体層と、前記第３半導体層の
上面内に選択的に設けられた第２導電型の第４半導体層
と、前記第３二Ｖ導体層の上面と前記第４半導体層の上
面との上に設けられた第１導電型で比較的低抵抗の第５
半導体層と、前記第４半導体層の上方において、前記第
５半導体層の上面内に選択的に設けられた第２導電型の
第６半導体層と、前記第６半導体層の上面の一部分から
前記第６半導体層及び前記第５４’導体層を貫通して前
記第４半導体層にまで達するトレンチと、前記トレンチ
の内壁面上に絶縁層を介して設けられた制御電極と、前
記第５半導体層の上面と前記第６半導体層との上面との
上にまたがって形成された第１の主電極層と、前記第１
半導体層の前記下側の主面の上に設けられた第２主電極
層とを備える。
またこの発明の半導体装置の製造方法は、上側および下
側の主面を有する第１導電型の第１半導体層の前記上側
の主面上に第２導電型の第２半導体層を形成する工程と
、前記第２半導体層の上面から第１導電型の不純物を導
入することによって第１導電型で比較的高抵抗の第３半
導体層を前記第２半導体層の上面側に形成する工程と、
前記第３半導体層の上面側から第２導電型の不純物を選
択的に導入することによって第２導電型の第４半導体層
を形成する工程と、前記第３半導体層の上面と前記第４
半導体層の上面との上に第１導電型で比較的低抵抗の第
５半導体層を形成する工程と、前記第５半導体層の上面
のうち前記第４の半導体層の上方に位置する部分から選
択的に第２導電型の不純物を導入して、前記第５半導体
層の上面内に第２導電型の第６半導体層を形成する工程
と、前記第６半導体層の上面の一部分から前記第６半導
体層及び前記第５半導体層を貫通して前記第４半導体層
に達するトレンチを形成する工程と、前記トレンチの内
壁面上に絶縁層を介して制御電極を設ける工程と、前記
第５半導体層の上面と前記第６半導体層の上面との上に
またがって第１の主電極層を設ける工程と、前記第１半
導体層の前記下側の主面上に第２の主電極層を設ける工
程とを備える。
側の主面を有する第１導電型の第１半導体層の前記上側
の主面上に第２導電型の第２半導体層を形成する工程と
、前記第２半導体層の上面から第１導電型の不純物を導
入することによって第１導電型で比較的高抵抗の第３半
導体層を前記第２半導体層の上面側に形成する工程と、
前記第３半導体層の上面側から第２導電型の不純物を選
択的に導入することによって第２導電型の第４半導体層
を形成する工程と、前記第３半導体層の上面と前記第４
半導体層の上面との上に第１導電型で比較的低抵抗の第
５半導体層を形成する工程と、前記第５半導体層の上面
のうち前記第４の半導体層の上方に位置する部分から選
択的に第２導電型の不純物を導入して、前記第５半導体
層の上面内に第２導電型の第６半導体層を形成する工程
と、前記第６半導体層の上面の一部分から前記第６半導
体層及び前記第５半導体層を貫通して前記第４半導体層
に達するトレンチを形成する工程と、前記トレンチの内
壁面上に絶縁層を介して制御電極を設ける工程と、前記
第５半導体層の上面と前記第６半導体層の上面との上に
またがって第１の主電極層を設ける工程と、前記第１半
導体層の前記下側の主面上に第２の主電極層を設ける工
程とを備える。
この発明においては、第６半導体層がソース、第５半導
体層のうちトレンチ近傍がチャネル領域、第４半導体層
がトレインとなる縦形ＭＯ３を介して、第１〜第４半導
体層からなるサイリスクの制御が行なわれる。そして、
ＯＮ状態では、縦方向の電流か概ね第４半導体層の幅で
流れるために電流か流れ易い。
体層のうちトレンチ近傍がチャネル領域、第４半導体層
がトレインとなる縦形ＭＯ３を介して、第１〜第４半導
体層からなるサイリスクの制御が行なわれる。そして、
ＯＮ状態では、縦方向の電流か概ね第４半導体層の幅で
流れるために電流か流れ易い。
第１Ｇ図はこの発明の一実施例である半導体装置１００
の断面図である。Ｐ１シリコン基板１の上側主面上にＮ
＋８７７７層２． Ｎ 層３がこの順に設けられてい
る。Ｎ 層３の上部には選択的にＰ 層４ｂが形成され
、このＰ 層４ｂの上にはＰ＋層４ａが設けられている
。Ｐ＋層４ａの上面の一部には複数のＮ＋層５ａが設け
られており、このＮ 層５ａ、Ｐ”層４ａを貫通し、Ｐ
層４ｂに達するトレンチ１３がそれぞれ形成されてい
る。Ｐ−層４ｂ中、トレンチ１３の底面を覆うようにＮ
＋フローティング層５ｂかそれぞれ設けられている。ト
レンチ１３の内部空間には、ゲート酸化膜７ａを介して
ゲート電極８ａが設けられ、Ｎ＋層５ａの上面とＰ＋層
４ａの上面とにまたがって、これらを電気的に短絡する
様にエミッタ電極９ａが設けられている。Ｐ＋基板１の
下側主面上にはコレクタ電極１０が設けられている。
の断面図である。Ｐ１シリコン基板１の上側主面上にＮ
＋８７７７層２． Ｎ 層３がこの順に設けられてい
る。Ｎ 層３の上部には選択的にＰ 層４ｂが形成され
、このＰ 層４ｂの上にはＰ＋層４ａが設けられている
。Ｐ＋層４ａの上面の一部には複数のＮ＋層５ａが設け
られており、このＮ 層５ａ、Ｐ”層４ａを貫通し、Ｐ
層４ｂに達するトレンチ１３がそれぞれ形成されてい
る。Ｐ−層４ｂ中、トレンチ１３の底面を覆うようにＮ
＋フローティング層５ｂかそれぞれ設けられている。ト
レンチ１３の内部空間には、ゲート酸化膜７ａを介して
ゲート電極８ａが設けられ、Ｎ＋層５ａの上面とＰ＋層
４ａの上面とにまたがって、これらを電気的に短絡する
様にエミッタ電極９ａが設けられている。Ｐ＋基板１の
下側主面上にはコレクタ電極１０が設けられている。
この半導体装置は、
（１）Ｎ＋フローティング層５ｂ、Ｐ 層４ｂ。
Ｎ−層３．Ｎ＋層２．Ｐ＋基板１からなるＮＰＮＰのサ
イリスク構造と （２）Ｎ 層５ａ、５ｂをソースおよびドレイン領域
とし、Ｐ＋層３］のうちトレンチ１３の側壁面に隣接し
、かつＮ＋層５ａとＮ 層５ｂとにはさまれた領域６ａ
をチャネル領域とするＭＯＳトランジスタとを、 電気的に一体化した装置となっている。なお、各層にお
ける不純物濃度や厚さについては後述する。
イリスク構造と （２）Ｎ 層５ａ、５ｂをソースおよびドレイン領域
とし、Ｐ＋層３］のうちトレンチ１３の側壁面に隣接し
、かつＮ＋層５ａとＮ 層５ｂとにはさまれた領域６ａ
をチャネル領域とするＭＯＳトランジスタとを、 電気的に一体化した装置となっている。なお、各層にお
ける不純物濃度や厚さについては後述する。
次に動作について説明する。エミッタ電極９ａに対して
コレクタ電極］Ｏを高い電位とするような順バイアスを
これらの電極９ａ、１０間に印加した状態で、ケート電
極８ａにエミッタ電極９８よりも高い電位を与えると、
チャネル領域６ａてはＮ型への反転か生し、Ｎ４層５ａ
からチャネル６ａを通してＮ フローテインク層５ｂに
電子か流れる。この際、コレクタ電極］０に正電圧か印
加されているため、Ｎ 層３とＰ層４ｂには逆１＜イア
スかかかり、Ｎ 層３からＰ 層４ｂ内を上方に向けて
空乏層か伸びる。そしてこの空乏層の伸び量がＮ 層５
ｂの下側におけるＰ 層４ｂの縦方向の幅ＸＰとなって
Ｎ４フロ一テインク層３へのリーチスルーか生しると、
上述のＮ＋層フローティンク５ｂに流れ込んた電子はこ
の空乏層を通過し、加速されてＮ 層３に注入される。
コレクタ電極］Ｏを高い電位とするような順バイアスを
これらの電極９ａ、１０間に印加した状態で、ケート電
極８ａにエミッタ電極９８よりも高い電位を与えると、
チャネル領域６ａてはＮ型への反転か生し、Ｎ４層５ａ
からチャネル６ａを通してＮ フローテインク層５ｂに
電子か流れる。この際、コレクタ電極］０に正電圧か印
加されているため、Ｎ 層３とＰ層４ｂには逆１＜イア
スかかかり、Ｎ 層３からＰ 層４ｂ内を上方に向けて
空乏層か伸びる。そしてこの空乏層の伸び量がＮ 層５
ｂの下側におけるＰ 層４ｂの縦方向の幅ＸＰとなって
Ｎ４フロ一テインク層３へのリーチスルーか生しると、
上述のＮ＋層フローティンク５ｂに流れ込んた電子はこ
の空乏層を通過し、加速されてＮ 層３に注入される。
これに伴ってＰ＋基板ｌからＮ＋ハソファ層２を経てＮ
層３に正孔か注入され、Ｐ層４ｂに流れ込む。
層３に正孔か注入され、Ｐ層４ｂに流れ込む。
これにより、Ｎ＋フローテインク層５ｂ、Ｐ層４ｂ、
Ｎ 層３．Ｎ＋層２． Ｐ 基板］て形成される
サイリスタかＯＮＬ、このサイリスタの効果による電流
は、Ｐ＋基板の主面に対してほぼ垂直な方向に流れる。
Ｎ 層３．Ｎ＋層２． Ｐ 基板］て形成される
サイリスタかＯＮＬ、このサイリスタの効果による電流
は、Ｐ＋基板の主面に対してほぼ垂直な方向に流れる。
第１Ｇ図の右側の構造中にその様子を示し、矢印は電子
の流れを示す。これかられかる様に電子の注入通路の幅
はほぼＮ＋フローティング層５ｂの横方向の幅であり、
従来のＩＧＢ丁の場合と比較して注入通路幅か大きいた
め、電流が流れ易く、ＯＮ電圧を低減することができる
。
の流れを示す。これかられかる様に電子の注入通路の幅
はほぼＮ＋フローティング層５ｂの横方向の幅であり、
従来のＩＧＢ丁の場合と比較して注入通路幅か大きいた
め、電流が流れ易く、ＯＮ電圧を低減することができる
。
一方、素子かＯＦＦ状態にある時には、Ｐ−層４ｂとＮ
層３との界面から上下方向にそれぞれ空乏層が伸びる
。このうち、Ｐ 層４ｂ内を上方向に伸びる空乏層がＮ
＋フローティング層５ｂに達しても、チャネル領域６ａ
てはＮ型への反転か生していないためにＮ＋フローティ
ング層５ｂとＮ＋層５ａとの間でのリーチスルーは容易
には生じない。また、Ｎ 層３内を下方に伸びる空乏層
についても、第６Ｂ図にような局所的なゆがみは生しな
い。このため、この実施例の装置では高い耐圧を確保て
きる。更に電子の注入通路の幅か大きいので、多少タイ
ムライフキラーか存在してもＯＮ電圧を低く保つことが
でき、高速かつ高耐圧てあってもＯＮ電圧の低い絶縁ゲ
ート・ハイポ〜う型の半導体装置１００を得ることがで
きる。
層３との界面から上下方向にそれぞれ空乏層が伸びる
。このうち、Ｐ 層４ｂ内を上方向に伸びる空乏層がＮ
＋フローティング層５ｂに達しても、チャネル領域６ａ
てはＮ型への反転か生していないためにＮ＋フローティ
ング層５ｂとＮ＋層５ａとの間でのリーチスルーは容易
には生じない。また、Ｎ 層３内を下方に伸びる空乏層
についても、第６Ｂ図にような局所的なゆがみは生しな
い。このため、この実施例の装置では高い耐圧を確保て
きる。更に電子の注入通路の幅か大きいので、多少タイ
ムライフキラーか存在してもＯＮ電圧を低く保つことが
でき、高速かつ高耐圧てあってもＯＮ電圧の低い絶縁ゲ
ート・ハイポ〜う型の半導体装置１００を得ることがで
きる。
なお、上記実施例においては、Ｎ＋層５ａからのキャリ
ア注入による寄生トランジスタの動作を抑える為、Ｐ＋
層４ａの不純物濃度をある程度大きくしておく必要かあ
る。その一方で、Ｐ＋層４ａはゲート電極８ａに数ボル
ト程度印加したときにトレンチ１３の近傍でＮ型へと反
転する必要かあり、あまり不純物濃度を上げることもて
きない。
ア注入による寄生トランジスタの動作を抑える為、Ｐ＋
層４ａの不純物濃度をある程度大きくしておく必要かあ
る。その一方で、Ｐ＋層４ａはゲート電極８ａに数ボル
ト程度印加したときにトレンチ１３の近傍でＮ型へと反
転する必要かあり、あまり不純物濃度を上げることもて
きない。
このため、１×１０〜Ｉ Ｘ １０ ”ａｍ−３程度の
不鈍物濃度とすることが望ましい。
不鈍物濃度とすることが望ましい。
また、エミッタ電極９ａとコレクタ電極１０との間に数
ホルト程度の順バイアスを印加したときにＰ 層４ｂを
広がる空乏層かＮ＋フローティング層５ｂに達するよう
に、厚みＸ 及びＰ 層４ｂの不純物濃度を設定する必
要がある。幅Ｘ はＯ〜１５μｍ程度に、Ｐ 層４ｂの
不純物濃度はＮ 層３との界面近傍で］×１０１４〜］
×１０１５ｃｍ〜３程度とすることか望ましい。
ホルト程度の順バイアスを印加したときにＰ 層４ｂを
広がる空乏層かＮ＋フローティング層５ｂに達するよう
に、厚みＸ 及びＰ 層４ｂの不純物濃度を設定する必
要がある。幅Ｘ はＯ〜１５μｍ程度に、Ｐ 層４ｂの
不純物濃度はＮ 層３との界面近傍で］×１０１４〜］
×１０１５ｃｍ〜３程度とすることか望ましい。
第２図は、第１Ｅ図の半導体装置１００のエミッタ・コ
レクタ間電圧／電流特性を、ゲート電圧■ の種々の値
Ｖ 、Ｖ 、Ｖ ・・・について示しＣＧＩ
Ｃ２Ｇ３ た図であり。また、比較のために従来のＴ ＧＢＴの特
性か破線で示されている。第１Ｅ図の装置１００てはゲ
ート電圧Ｖｃを固定しておいてエミッタ・コレクタ間電
圧ＶＥｃを上昇させていったとき、Ｖ −■ てこの
装置はターンオンする。ターＥＣＥＣ３ ジオン電圧（ないしはフィンカー電圧、ラッチオン電圧
）■ はたとえば約５ボルトである。まＣ３ た、エミッタ・コレクタ間電流Ｉ ＥＣが所定値Ｉ、。
レクタ間電圧／電流特性を、ゲート電圧■ の種々の値
Ｖ 、Ｖ 、Ｖ ・・・について示しＣＧＩ
Ｃ２Ｇ３ た図であり。また、比較のために従来のＴ ＧＢＴの特
性か破線で示されている。第１Ｅ図の装置１００てはゲ
ート電圧Ｖｃを固定しておいてエミッタ・コレクタ間電
圧ＶＥｃを上昇させていったとき、Ｖ −■ てこの
装置はターンオンする。ターＥＣＥＣ３ ジオン電圧（ないしはフィンカー電圧、ラッチオン電圧
）■ はたとえば約５ボルトである。まＣ３ た、エミッタ・コレクタ間電流Ｉ ＥＣが所定値Ｉ、。
ｌであるときの半導体装置１００のＯＮｑ圧■ と、
同し電流値Ｉ に対する従来のＩＧＦ、ＣＩ
ＰＣＩ ＢＴのＯＮＮ電圧 とが第２図中に示されていＥＣ２ る。たとえば電圧値Ｖ は約２ボルト、電圧値ＣＩ ■ は約３ボルトであって、この半導体装置ＩＣ２ ００のＯＮ電圧が従来に比べてかなり低下していること
がわかる。
同し電流値Ｉ に対する従来のＩＧＦ、ＣＩ
ＰＣＩ ＢＴのＯＮＮ電圧 とが第２図中に示されていＥＣ２ る。たとえば電圧値Ｖ は約２ボルト、電圧値ＣＩ ■ は約３ボルトであって、この半導体装置ＩＣ２ ００のＯＮ電圧が従来に比べてかなり低下していること
がわかる。
なお、上記実施例では高速化等の為Ｎ＋バッファ層２を
設けているが、これがなくとも本発明は効果を奏する。
設けているが、これがなくとも本発明は効果を奏する。
また、上記実施例ではＮ＋７０ティング層５ｂをＭＯ３
構造のそれぞれに対応して相互に分離された島状とした
が第３図に示す様に複数のトレンチ１３にわたって相互
につながっていてもその効果は同様に得られる。
構造のそれぞれに対応して相互に分離された島状とした
が第３図に示す様に複数のトレンチ１３にわたって相互
につながっていてもその効果は同様に得られる。
次に上記構成を有する半導体装置１００の製造方法につ
いて、第１Ａ図〜第１Ｇ図を順次に参照して説明する。
いて、第１Ａ図〜第１Ｇ図を順次に参照して説明する。
まず第１Ａ図に示すように、抵抗率０．００５〜０．０
２Ω側のＰ＋シリコン基板１の表面上に抵抗率０．１〜
０．５Ω（７）のＮ＋６７７７層２を１０〜３０μｍの
厚さにエピタキシャル成長で形成する。更にこのＮ＋６
７７７層２の上に抵抗率数十Ω（１）のにこのＮ＋ハソ
ファ層２の上に抵抗率数十Ω印のＮ 層３を数十μｍ〜
ｍ数百μｍの厚さにエピタキシャル成長で形成する。
２Ω側のＰ＋シリコン基板１の表面上に抵抗率０．１〜
０．５Ω（７）のＮ＋６７７７層２を１０〜３０μｍの
厚さにエピタキシャル成長で形成する。更にこのＮ＋６
７７７層２の上に抵抗率数十Ω（１）のにこのＮ＋ハソ
ファ層２の上に抵抗率数十Ω印のＮ 層３を数十μｍ〜
ｍ数百μｍの厚さにエピタキシャル成長で形成する。
次に、Ｎ 層３中に選択的にＰ型不純物の拡散又はイオ
ン注入を行なうことによってＰ 層（ウェル）４ｂを形
成し、更にＰ 層４ｂ内に表面から選択的にＮ型不純物
の拡散又はイオン注入を行なうことによって複数のＮ＋
フローティング層５ｂを形成する（第１Ｂ図）。
ン注入を行なうことによってＰ 層（ウェル）４ｂを形
成し、更にＰ 層４ｂ内に表面から選択的にＮ型不純物
の拡散又はイオン注入を行なうことによって複数のＮ＋
フローティング層５ｂを形成する（第１Ｂ図）。
上記工程を完了したウェハ全面に抵抗率数十Ω印のＮ
層３１を約１０μｍの厚さにエピタキシャル成長で形成
し、このＮ 層３１中に表面から選択的にＰ型不純物の
拡散又はイオン注入を行なうことによってＰ＋層４ａを
形成する（第１Ｃ図）。
層３１を約１０μｍの厚さにエピタキシャル成長で形成
し、このＮ 層３１中に表面から選択的にＰ型不純物の
拡散又はイオン注入を行なうことによってＰ＋層４ａを
形成する（第１Ｃ図）。
更に、Ｐ＋層４ａの上面に選択的にＮ型不純物をイオン
注入を行なうことによって、Ｎ＋層５ｂのそれぞれの上
方にＮ＋層５ａを形成する（第１Ｄ図）。続いてウェハ
の上面全面にレジスト層を形成し、それをパターニング
することによってマスク層４１を得る。そしてマスク層
４１を用いつつ、ＲＩＥなとのドライエッチツク法によ
ってウェハの選択的除去を行い、それによって、Ｎ＋層
５ａ及びＰ＋層４ａを貫通し、Ｎ＋フローティング層５
ｂにまで達するトレンチ１３を得る（第１Ｅ図）。
注入を行なうことによって、Ｎ＋層５ｂのそれぞれの上
方にＮ＋層５ａを形成する（第１Ｄ図）。続いてウェハ
の上面全面にレジスト層を形成し、それをパターニング
することによってマスク層４１を得る。そしてマスク層
４１を用いつつ、ＲＩＥなとのドライエッチツク法によ
ってウェハの選択的除去を行い、それによって、Ｎ＋層
５ａ及びＰ＋層４ａを貫通し、Ｎ＋フローティング層５
ｂにまで達するトレンチ１３を得る（第１Ｅ図）。
次に、マスク層４１を除去し、第１Ｆ図に示すようにト
レンチ１３の内面を含むウェハの上面全面にシリコン酸
化膜４２を形成し、さらにトレンチ１３の内部空間を埋
めるようにウェハの上面全面にポリシリコン層４３を設
ける。そして、ポリシリコン層４３とシリコン酸化膜４
２とのそれぞれの上側部分をエツチングして取除くこと
によって、Ｎ 層５ａの上面とＰ＋層４ａの上面とを露
出させるとともに、第１Ｇ図のゲート電極８ａとゲート
酸化膜７ａとを得る。
レンチ１３の内面を含むウェハの上面全面にシリコン酸
化膜４２を形成し、さらにトレンチ１３の内部空間を埋
めるようにウェハの上面全面にポリシリコン層４３を設
ける。そして、ポリシリコン層４３とシリコン酸化膜４
２とのそれぞれの上側部分をエツチングして取除くこと
によって、Ｎ 層５ａの上面とＰ＋層４ａの上面とを露
出させるとともに、第１Ｇ図のゲート電極８ａとゲート
酸化膜７ａとを得る。
続いてエミッタ電極９ａとして、Ｎ＋層５ａ及びＰ＋層
４ａの上にＡＦＳｉ層４４を、Ｐ＋基板１下側主面上に
コレクタ電極］０としてＴｉ−Ｎｉ−Ａｕの三層構造の
導電層４５を形成する。そ−ト電極８ａ相互間の電気的
接続とを行って半導体装置１００を得る。
４ａの上にＡＦＳｉ層４４を、Ｐ＋基板１下側主面上に
コレクタ電極］０としてＴｉ−Ｎｉ−Ａｕの三層構造の
導電層４５を形成する。そ−ト電極８ａ相互間の電気的
接続とを行って半導体装置１００を得る。
なお、第３図の半導体装置を製造する場合には、第１Ｂ
図から第１Ｇ図の複数のＮ＋フローティング層５ｂか第
３図の単一のＮ＋フローティング層５ｂに置換えられる
ような製造プロセスとなる。
図から第１Ｇ図の複数のＮ＋フローティング層５ｂか第
３図の単一のＮ＋フローティング層５ｂに置換えられる
ような製造プロセスとなる。
上記のように、第１の発明の半導体装置は第６半導体層
がソース、第５半導体層のうちトレンチ近傍かチャネル
領域、第４半導体層がドレインとなる縦形ＭＯ３構造を
介して、第１〜第４半導体層からなるサイリスタの制御
が行なわれる。そして、ＯＮ状態では、縦方向の電流が
概ね第４半導体層の幅で流れるために電流か流れ易いの
で、高速かつ高耐圧であってもＯＮ電圧の低い絶縁ゲー
ト・バイポーラ型の半導体装置を得ることができるとい
う効果かある。
がソース、第５半導体層のうちトレンチ近傍かチャネル
領域、第４半導体層がドレインとなる縦形ＭＯ３構造を
介して、第１〜第４半導体層からなるサイリスタの制御
が行なわれる。そして、ＯＮ状態では、縦方向の電流が
概ね第４半導体層の幅で流れるために電流か流れ易いの
で、高速かつ高耐圧であってもＯＮ電圧の低い絶縁ゲー
ト・バイポーラ型の半導体装置を得ることができるとい
う効果かある。
また、この第２の発明の半導体装置の製造方法によれば
前記の特徴を有する絶縁ゲート・バイボラ型の才導体装
置を得ることができるという効果がある。
前記の特徴を有する絶縁ゲート・バイボラ型の才導体装
置を得ることができるという効果がある。
第１Ａ図から第１Ｇ図はこの発明の一実施例を示す工程
断面図、第２図はこの第１の発明の一実施例である半導
体装置の特性を示すグラフ、第３図はこの発明の他の実
施例を示す断面図、第４図及び第５図は従来のＩＧＥＴ
を示す断面図、第６Ａ図および第６Ｂ図は従来技術の問
題点を説明するための図である。 図において、１はＰ＋シリコン基板、２はＮ＋バッファ
層、３及び３１はＮ−層、４ａはＰ＋層、４ｂはＰ層、
５ａはＮ＋層、５ｂはＮ”７ｏ−ティング層、７ａはゲ
ート酸化膜、８ａはゲート電極、９ａはエミッタ電極、
１ｏはコレクタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
断面図、第２図はこの第１の発明の一実施例である半導
体装置の特性を示すグラフ、第３図はこの発明の他の実
施例を示す断面図、第４図及び第５図は従来のＩＧＥＴ
を示す断面図、第６Ａ図および第６Ｂ図は従来技術の問
題点を説明するための図である。 図において、１はＰ＋シリコン基板、２はＮ＋バッファ
層、３及び３１はＮ−層、４ａはＰ＋層、４ｂはＰ層、
５ａはＮ＋層、５ｂはＮ”７ｏ−ティング層、７ａはゲ
ート酸化膜、８ａはゲート電極、９ａはエミッタ電極、
１ｏはコレクタ電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）上側および下側の主面を有する第１導電型の第１
半導体層と、 前記第１半導体層の前記上側の主面上に設けられた第２
導電型の第２半導体層と、 前記第２半導体層の上面側に設けられた第１導電型で比
較的高抵抗の第３半導体層と、 前記第３半導体層の上面内に選択的に設けられた第２導
電型の第４半導体層と、 前記第３半導体層の上面と前記第４半導体層の上面との
上に設けられた第１導電型で比較的低抵抗の第５半導体
層と、 前記第４半導体層の上方において、前記第５半導体層の
上面内に選択的に設けられた第２導電型の第６半導体層
と、 前記第６半導体層の上面の一部分から前記第６半導体層
及び前記第５半導体層を貫通して前記第４半導体層にま
で達するトレンチと、 前記トレンチの内壁面上に絶縁層を介して設けられた制
御電極と、 前記第５半導体層の上面と前記第６半導体層との上面と
の上にまたがって形成された第１の主電極層と、 前記第１半導体層の前記下側の主面の上に設けられた第
２主電極層とを備える半導体装置。 - （２）上側および下側の主面を有する第１導電型の第１
半導体層の前記上側の主面上に第２導電型の第２半導体
層を形成する工程と、 前記第２半導体層の上面から第１導電型の不純物を導入
することによって第１導電型で比較的高抵抗の第３半導
体層を前記第２半導体層の上面側に形成する工程と、 前記第３半導体層の上面側から第２導電型の不純物を選
択的に導入することによって第２導電型の第４半導体層
を形成する工程と、 前記第３半導体層の上面と前記第４半導体層の上面との
上に第１導電型で比較的低抵抗の第５半導体層を形成す
る工程と、 前記第５半導体層の上面のうち前記第４の半導体層の上
方に位置する部分から選択的に第２導電型の不純物を導
入して、前記第５半導体層の上面内に第２導電型の第６
半導体層を形成する工程と、前記第６半導体層の上面の
一部分から前記第６半導体層及び前記第５半導体層を貫
通して前記第４半導体層に達するトレンチを形成する工
程と、前記トレンチの内壁面上に絶縁層を介して制御電
極を設ける工程と、 前記第５半導体層の上面と前記第６半導体層の上面との
上にまたがって第１の主電極層を設ける工程と、 前記第１半導体層の前記下側の主面上に第２の主電極層
を設ける工程とを備える半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270733A JP2504862B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体装置及びその製造方法 |
| US07/767,480 US5304821A (en) | 1990-10-08 | 1991-09-30 | MOS-gate-turnoff thyristor |
| EP91117060A EP0480356B1 (en) | 1990-10-08 | 1991-10-07 | MOS-controlled thyristor and method of making the same |
| DE69107949T DE69107949T2 (de) | 1990-10-08 | 1991-10-07 | MOS-gesteuerter Thyristor und Verfahren zu dessen Herstellung. |
| US08/190,494 US5380670A (en) | 1990-10-08 | 1994-02-02 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2270733A JP2504862B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04146674A true JPH04146674A (ja) | 1992-05-20 |
| JP2504862B2 JP2504862B2 (ja) | 1996-06-05 |
Family
ID=17490208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2270733A Expired - Fee Related JP2504862B2 (ja) | 1990-10-08 | 1990-10-08 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5304821A (ja) |
| EP (1) | EP0480356B1 (ja) |
| JP (1) | JP2504862B2 (ja) |
| DE (1) | DE69107949T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5678818A (en) * | 1993-04-07 | 1997-10-21 | Canon Kabushiki Kaisha | Sheet post-treatment apparatus |
| US5751024A (en) * | 1995-03-14 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
| US5970344A (en) * | 1997-08-26 | 1999-10-19 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers |
| US7535059B2 (en) | 2005-11-28 | 2009-05-19 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US7932559B2 (en) | 2007-09-28 | 2011-04-26 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554862A (en) * | 1992-03-31 | 1996-09-10 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
| JP2987040B2 (ja) * | 1993-11-05 | 1999-12-06 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| JP3260944B2 (ja) * | 1993-12-15 | 2002-02-25 | 三菱電機株式会社 | 電圧駆動型サイリスタおよびその製造方法 |
| US5471075A (en) * | 1994-05-26 | 1995-11-28 | North Carolina State University | Dual-channel emitter switched thyristor with trench gate |
| US5581100A (en) * | 1994-08-30 | 1996-12-03 | International Rectifier Corporation | Trench depletion MOSFET |
| JP3708998B2 (ja) * | 1994-11-04 | 2005-10-19 | シーメンス アクチエンゲゼルシヤフト | 電界効果により制御可能の半導体デバイスの製造方法 |
| US5493134A (en) * | 1994-11-14 | 1996-02-20 | North Carolina State University | Bidirectional AC switching device with MOS-gated turn-on and turn-off control |
| US5547903A (en) * | 1994-11-23 | 1996-08-20 | United Microelectronics Corporation | Method of elimination of junction punchthrough leakage via buried sidewall isolation |
| US5591655A (en) * | 1995-02-28 | 1997-01-07 | Sgs-Thomson Microelectronics, Inc. | Process for manufacturing a vertical switched-emitter structure with improved lateral isolation |
| US6001678A (en) * | 1995-03-14 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
| US6768168B1 (en) * | 1995-03-14 | 2004-07-27 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with low on voltage and manufacturing method thereof |
| JP3384198B2 (ja) * | 1995-07-21 | 2003-03-10 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
| US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
| US6040599A (en) * | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
| JP3371708B2 (ja) * | 1996-08-22 | 2003-01-27 | ソニー株式会社 | 縦型電界効果トランジスタの製造方法 |
| US5998266A (en) * | 1996-12-19 | 1999-12-07 | Magepower Semiconductor Corp. | Method of forming a semiconductor structure having laterally merged body layer |
| KR100218260B1 (ko) * | 1997-01-14 | 1999-09-01 | 김덕중 | 트랜치 게이트형 모스트랜지스터의 제조방법 |
| US5864158A (en) * | 1997-04-04 | 1999-01-26 | Advanced Micro Devices, Inc. | Trench-gated vertical CMOS device |
| US6121633A (en) * | 1997-06-12 | 2000-09-19 | Cree Research, Inc. | Latch-up free power MOS-bipolar transistor |
| US5969378A (en) * | 1997-06-12 | 1999-10-19 | Cree Research, Inc. | Latch-up free power UMOS-bipolar transistor |
| GB2327295A (en) * | 1997-07-11 | 1999-01-20 | Plessey Semiconductors Ltd | MOS controllable power semiconductor device |
| US5776813A (en) * | 1997-10-06 | 1998-07-07 | Industrial Technology Research Institute | Process to manufacture a vertical gate-enhanced bipolar transistor |
| US6121089A (en) * | 1997-10-17 | 2000-09-19 | Intersil Corporation | Methods of forming power semiconductor devices having merged split-well body regions therein |
| US5998811A (en) * | 1998-02-17 | 1999-12-07 | Intersil Corporation | Trench emitter controlled thyristor |
| US6939776B2 (en) * | 1998-09-29 | 2005-09-06 | Sanyo Electric Co., Ltd. | Semiconductor device and a method of fabricating the same |
| US6380569B1 (en) * | 1999-08-10 | 2002-04-30 | Rockwell Science Center, Llc | High power unipolar FET switch |
| US6392273B1 (en) * | 2000-01-14 | 2002-05-21 | Rockwell Science Center, Llc | Trench insulated-gate bipolar transistor with improved safe-operating-area |
| US6818482B1 (en) * | 2002-10-01 | 2004-11-16 | T-Ram, Inc. | Method for trench isolation for thyristor-based device |
| US7405033B2 (en) * | 2003-01-17 | 2008-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing resist pattern and method for manufacturing semiconductor device |
| JP2005340626A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Corp | 半導体装置 |
| DE102004046697B4 (de) * | 2004-09-24 | 2020-06-10 | Infineon Technologies Ag | Hochspannungsfestes Halbleiterbauelement mit vertikal leitenden Halbleiterkörperbereichen und einer Grabenstruktur sowie Verfahren zur Herstellung desselben |
| US6906356B1 (en) * | 2004-09-27 | 2005-06-14 | Rockwell Scientific Licensing, Llc | High voltage switch |
| US7655977B2 (en) | 2005-10-18 | 2010-02-02 | International Rectifier Corporation | Trench IGBT for highly capacitive loads |
| DE102006024504B4 (de) * | 2006-05-23 | 2010-09-02 | Infineon Technologies Austria Ag | Leistungshalbleiterbauelement mit vertikaler Gatezone und Verfahren zur Herstellung desselben |
| JP4544313B2 (ja) * | 2008-02-19 | 2010-09-15 | トヨタ自動車株式会社 | Ｉｇｂｔとその製造方法 |
| WO2010039842A1 (en) * | 2008-09-30 | 2010-04-08 | Ixys Corporation | Insulated gate bipolar transistor |
| US9105682B2 (en) * | 2011-02-28 | 2015-08-11 | Infineon Technologies Austria Ag | Semiconductor component with improved dynamic behavior |
| CN102244100B (zh) * | 2011-06-28 | 2016-01-06 | 上海华虹宏力半导体制造有限公司 | Mos功率半导体器件 |
| CN102956479B (zh) * | 2011-08-24 | 2015-06-24 | 大中积体电路股份有限公司 | 绝缘栅双极晶体管结构及其制作方法 |
| JP5815881B2 (ja) * | 2011-09-29 | 2015-11-17 | パカル テクノロジーズ エルエルシー | ベース幅決定式ラッチおよび非ラッチ状態を伴うｍｃｔ素子 |
| KR101376892B1 (ko) | 2012-10-29 | 2014-03-20 | 삼성전기주식회사 | 반도체 소자 |
| CN105814694B (zh) | 2014-10-03 | 2019-03-08 | 富士电机株式会社 | 半导体装置以及半导体装置的制造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5599774A (en) * | 1979-01-26 | 1980-07-30 | Semiconductor Res Found | Electrostatic induction type thyristor |
| JPS5750452A (en) * | 1980-09-12 | 1982-03-24 | Fujitsu Ltd | Semiconductor device |
| JPS57130466A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Electrostatic induction type switching device |
| US4630092A (en) * | 1984-06-04 | 1986-12-16 | General Motors Corporation | Insulated gate-controlled thyristor |
| US4717940A (en) * | 1986-03-11 | 1988-01-05 | Kabushiki Kaisha Toshiba | MIS controlled gate turn-off thyristor |
| JP2746325B2 (ja) * | 1986-09-24 | 1998-05-06 | 富士電機株式会社 | 伝導度変調型たて型ｍｏｓ−ｆｅｔ |
| US4799095A (en) * | 1987-07-06 | 1989-01-17 | General Electric Company | Metal oxide semiconductor gated turn off thyristor |
| US5173435A (en) * | 1987-11-11 | 1992-12-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| JPH023288A (ja) * | 1988-06-20 | 1990-01-08 | Meidensha Corp | 絶縁ゲート型バイポーラトランジスタ |
| US4898835A (en) * | 1988-10-12 | 1990-02-06 | Sgs-Thomson Microelectronics, Inc. | Single mask totally self-aligned power MOSFET cell fabrication process |
| US4994871A (en) * | 1988-12-02 | 1991-02-19 | General Electric Company | Insulated gate bipolar transistor with improved latch-up current level and safe operating area |
| JP2689606B2 (ja) * | 1989-05-24 | 1997-12-10 | 富士電機株式会社 | 絶縁ゲート電界効果型トランジスタの製造方法 |
| US5202750A (en) * | 1990-04-09 | 1993-04-13 | U.S. Philips Corp. | MOS-gated thyristor |
-
1990
- 1990-10-08 JP JP2270733A patent/JP2504862B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-30 US US07/767,480 patent/US5304821A/en not_active Expired - Lifetime
- 1991-10-07 EP EP91117060A patent/EP0480356B1/en not_active Expired - Lifetime
- 1991-10-07 DE DE69107949T patent/DE69107949T2/de not_active Expired - Fee Related
-
1994
- 1994-02-02 US US08/190,494 patent/US5380670A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5678818A (en) * | 1993-04-07 | 1997-10-21 | Canon Kabushiki Kaisha | Sheet post-treatment apparatus |
| US5751024A (en) * | 1995-03-14 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
| US5970344A (en) * | 1997-08-26 | 1999-10-19 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers |
| US7535059B2 (en) | 2005-11-28 | 2009-05-19 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US8138542B2 (en) | 2005-11-28 | 2012-03-20 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US7932559B2 (en) | 2007-09-28 | 2011-04-26 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
| US8299522B2 (en) | 2007-09-28 | 2012-10-30 | Fuji Electric Co., Ltd. | Semiconductor device |
| US8779504B2 (en) | 2007-09-28 | 2014-07-15 | Fuji Electric Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5380670A (en) | 1995-01-10 |
| DE69107949T2 (de) | 1995-11-02 |
| JP2504862B2 (ja) | 1996-06-05 |
| EP0480356A2 (en) | 1992-04-15 |
| EP0480356B1 (en) | 1995-03-08 |
| EP0480356A3 (en) | 1992-05-20 |
| DE69107949D1 (de) | 1995-04-13 |
| US5304821A (en) | 1994-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04146674A (ja) | 半導体装置及びその製造方法 | |
| US5731603A (en) | Lateral IGBT | |
| US6118150A (en) | Insulated gate semiconductor device and method of manufacturing the same | |
| US6566691B1 (en) | Semiconductor device with trench gate having structure to promote conductivity modulation | |
| US7795638B2 (en) | Semiconductor device with a U-shape drift region | |
| JP2001168333A (ja) | トレンチゲート付き半導体装置 | |
| JP2009016482A (ja) | 半導体装置およびその製造方法 | |
| JP3293871B2 (ja) | 高耐圧半導体素子 | |
| EP0091686B1 (en) | Semiconductor device having a diffused region of reduced length and method of fabricating the same | |
| JPH07115189A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| EP0338312B1 (en) | Insulated gate bipolar transistor | |
| AU2014294820A1 (en) | Mos-bipolar device | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| JP2000243756A (ja) | 水平バイポーラ型電界効果トランジスタ及びその製造方法 | |
| JP3522983B2 (ja) | 横型ｉｇｂｔ | |
| US5624855A (en) | Process of producing insulated-gate bipolar transistor | |
| JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
| JPH0888357A (ja) | 横型ｉｇｂｔ | |
| JPH06112494A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP3371836B2 (ja) | 半導体装置 | |
| JP3214242B2 (ja) | 半導体装置 | |
| JPH0758783B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP3342944B2 (ja) | 横型高耐圧半導体素子 | |
| KR100498406B1 (ko) | 트랜치게이트형전력용모스(mos)소자및그제조방법 | |
| KR100205211B1 (ko) | 이중 에피택셜층과 매몰 영역을 가지는 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |