JP3471823B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
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Description
【０００１】
【産業上の利用分野】本発明は、シリコンカーバイド
（ＳｉＣ）を主たる半導体材料として用いた絶縁ゲート
型の半導体装置に関し、特に、パワーデバイスに用いら
れる半導体装置の構造に関するものである。
（ＳｉＣ）を主たる半導体材料として用いた絶縁ゲート
型の半導体装置に関し、特に、パワーデバイスに用いら
れる半導体装置の構造に関するものである。
【０００２】
【従来の技術】パワーデバイスとして用いられる半導体
装置の主たる半導体材料は、従来シリコン（Ｓｉ）が採
用されている。しかし、抵抗値の低減、冷却の問題など
材料に起因する限界から、種々の新しい材料が検討され
ている。その中で、シリコンカーバイト（ＳｉＣ）は、
最大電界強度（Ｅｍ）がシリコンと比べて１桁以上大き
いことから、次世代のパワーデバイスの主たる材料とし
て注目を集めている。すなわち、最大電界強度（Ｅｍ）
と、導通時の抵抗Ｒｏｎ、またスイッチング速度ｔf は
以下の関係にあるため、最大電界強度（Ｅｍ）が１桁以
上大きくなることにより、性能の大幅な向上が図られる
のである。
装置の主たる半導体材料は、従来シリコン（Ｓｉ）が採
用されている。しかし、抵抗値の低減、冷却の問題など
材料に起因する限界から、種々の新しい材料が検討され
ている。その中で、シリコンカーバイト（ＳｉＣ）は、
最大電界強度（Ｅｍ）がシリコンと比べて１桁以上大き
いことから、次世代のパワーデバイスの主たる材料とし
て注目を集めている。すなわち、最大電界強度（Ｅｍ）
と、導通時の抵抗Ｒｏｎ、またスイッチング速度ｔf は
以下の関係にあるため、最大電界強度（Ｅｍ）が１桁以
上大きくなることにより、性能の大幅な向上が図られる
のである。
【０００３】先ず、ＭＯＳＦＥＴにおいて、導通時の抵
抗Ｒｏｎについては、以下のような関係が近似的に成立
する。
抗Ｒｏｎについては、以下のような関係が近似的に成立
する。
【０００４】
【数１】
【０００５】また、スイッチング速度ｔf においては、
以下のような関係が近似的に成り立つ。
以下のような関係が近似的に成り立つ。
【０００６】
【数２】
【０００７】図７に示す従来のパワーＭＯＳＦＥＴの構
造を基に説明すると、式（１）は、導通時の素子の主な
抵抗がドレイン層１１の抵抗に等しいと考えたものであ
る。
造を基に説明すると、式（１）は、導通時の素子の主な
抵抗がドレイン層１１の抵抗に等しいと考えたものであ
る。
【０００８】すなわち、従来のＭＯＳＦＥＴにおいて
は、ドレイン電極１２が裏面に接続されたｎ+ 型の半導
体基板５の表面にエピタキシャル成長させたｎ- 型のド
レイン層１１が形成されており、そのドレイン層１１の
表面にｐ型のベース層８、さらにそのベース層８の内部
にｎ+ 型のソース層６が形成されている。そして、ベー
ス層８の表面からソース層６の表面に亘ってソース電極
１０が接続されており、さらに、ソース層６の表面から
ベース層８を経てドレイン層１１の表面に亘ってゲート
絶縁膜２を介してゲート電極１が設置されている。この
ため、ゲート電極１に高電位を印加すると、ベース層８
の表面にチャネルが形成され、このチャネルを通ってソ
ース層６からドレイン層１１、さらに、基板５に電流が
流れる。そして、この主たる経路となるドレイン層１１
の抵抗に基づき近似した結果が式（１）に表されてい
る。この仮定は、３００Ｖ以下の耐圧の素子において
は、チャネルの抵抗が大きくなるため、その影響を加味
する必要があるが、３００Ｖ以上の耐圧をもった素子で
はほぼ正しい。すなわち、高耐圧の素子においては、最
大電界強度（Ｅｍ）が大きくなることにより、導通時の
抵抗Ｒｏｎが急激に低下するのである。このため、シリ
コンカーバイトを主たる半導体材料として用いたパワー
デバイスにおいては、シリコン製のパワーデバイスと比
べて抵抗を非常に小さくすることができるので、同じ電
流密度を確保する素子としては、素子面積を大幅に小さ
くすることができる。従って、従来のパワーデバイスと
比べて、小型軽量で、さらに低価格のパワーデバイスを
実現できることとなる。なお、近似式（１）によると最
大電界強度（Ｅｍ）が１桁大きくなると、３桁程度の導
通時の抵抗Ｒｏｎの減少が予想されるが、シリコンカー
バイト中の電子移動度が小さいため、約２桁程度の減少
となる。従って、シリコンカーバイトを用いることによ
り、素子抵抗をシリコンの場合の１／１０以下とするこ
とができる。
は、ドレイン電極１２が裏面に接続されたｎ+ 型の半導
体基板５の表面にエピタキシャル成長させたｎ- 型のド
レイン層１１が形成されており、そのドレイン層１１の
表面にｐ型のベース層８、さらにそのベース層８の内部
にｎ+ 型のソース層６が形成されている。そして、ベー
ス層８の表面からソース層６の表面に亘ってソース電極
１０が接続されており、さらに、ソース層６の表面から
ベース層８を経てドレイン層１１の表面に亘ってゲート
絶縁膜２を介してゲート電極１が設置されている。この
ため、ゲート電極１に高電位を印加すると、ベース層８
の表面にチャネルが形成され、このチャネルを通ってソ
ース層６からドレイン層１１、さらに、基板５に電流が
流れる。そして、この主たる経路となるドレイン層１１
の抵抗に基づき近似した結果が式（１）に表されてい
る。この仮定は、３００Ｖ以下の耐圧の素子において
は、チャネルの抵抗が大きくなるため、その影響を加味
する必要があるが、３００Ｖ以上の耐圧をもった素子で
はほぼ正しい。すなわち、高耐圧の素子においては、最
大電界強度（Ｅｍ）が大きくなることにより、導通時の
抵抗Ｒｏｎが急激に低下するのである。このため、シリ
コンカーバイトを主たる半導体材料として用いたパワー
デバイスにおいては、シリコン製のパワーデバイスと比
べて抵抗を非常に小さくすることができるので、同じ電
流密度を確保する素子としては、素子面積を大幅に小さ
くすることができる。従って、従来のパワーデバイスと
比べて、小型軽量で、さらに低価格のパワーデバイスを
実現できることとなる。なお、近似式（１）によると最
大電界強度（Ｅｍ）が１桁大きくなると、３桁程度の導
通時の抵抗Ｒｏｎの減少が予想されるが、シリコンカー
バイト中の電子移動度が小さいため、約２桁程度の減少
となる。従って、シリコンカーバイトを用いることによ
り、素子抵抗をシリコンの場合の１／１０以下とするこ
とができる。
【０００９】さらに、シリコンカーバイトは、シリコン
と比較し、バンドギャップがエネルギー差が２倍以上あ
るため、耐圧性能などへの温度の影響が非常に小さい。
従って、シリコンカーバイトを主たる材料としたパワー
デバイスにおいては、従来のパワーデバイスでは必要で
あった冷却を考慮する必要がない。このため、シリコン
カーバイトによるパワーデバイスを用いることにより装
置の小型化、低価格化を容易に実現することができる。
と比較し、バンドギャップがエネルギー差が２倍以上あ
るため、耐圧性能などへの温度の影響が非常に小さい。
従って、シリコンカーバイトを主たる材料としたパワー
デバイスにおいては、従来のパワーデバイスでは必要で
あった冷却を考慮する必要がない。このため、シリコン
カーバイトによるパワーデバイスを用いることにより装
置の小型化、低価格化を容易に実現することができる。
【００１０】
【発明が解決しようとする課題】このように、シリコン
カーバイトを用いたパワーデバイスは、従来のシリコン
によるパワーデバイスに比べ多くの長所を有しており、
将来有望な半導体材料である。しかしながら、シリコン
カーバイト中のキャリアの移動度が低いという問題があ
る。特に、正孔の移動度が低く、ｐ領域の抵抗が大きく
なる傾向がある。
カーバイトを用いたパワーデバイスは、従来のシリコン
によるパワーデバイスに比べ多くの長所を有しており、
将来有望な半導体材料である。しかしながら、シリコン
カーバイト中のキャリアの移動度が低いという問題があ
る。特に、正孔の移動度が低く、ｐ領域の抵抗が大きく
なる傾向がある。
【００１１】このため、下記するように、電圧阻止能力
が低下し、素子破壊に至ることが考えられる。
が低下し、素子破壊に至ることが考えられる。
【００１２】すなわち、シリコンカーバイトを半導体材
料として採用した装置においても、シリコンと同様にド
ナー、アクセプタを導入することによりｐ型、ｎ型の伝
導領域や、ｐｎ接合面を形成している。そして、シリコ
ンカーバイトに対しては、アクセプタとしてＢやＡｌを
導入することによりｐ型の拡散領域を形成できることが
知られている。しかし、これらのアクセプタレベルが
０．２ｅＶとかなり深く、室温においては、導入された
アクセプタの内、熱的に活性化してキャリアを出してい
るのは数パーセント以下である。さらに、シリコンカー
バイト中の正孔の移動度は数１０程度と低い。従って、
シリコンと比較すると、同一のアクセプタ濃度では、シ
リコンカーバイトの方がはるかに抵抗が高くなる。
料として採用した装置においても、シリコンと同様にド
ナー、アクセプタを導入することによりｐ型、ｎ型の伝
導領域や、ｐｎ接合面を形成している。そして、シリコ
ンカーバイトに対しては、アクセプタとしてＢやＡｌを
導入することによりｐ型の拡散領域を形成できることが
知られている。しかし、これらのアクセプタレベルが
０．２ｅＶとかなり深く、室温においては、導入された
アクセプタの内、熱的に活性化してキャリアを出してい
るのは数パーセント以下である。さらに、シリコンカー
バイト中の正孔の移動度は数１０程度と低い。従って、
シリコンと比較すると、同一のアクセプタ濃度では、シ
リコンカーバイトの方がはるかに抵抗が高くなる。
【００１３】一方、図７に示すＭＯＳＦＥＴにおいて、
ｐ型ベース層８のアクセプタ濃度は、チャネルを形成す
るＭＯＳ反転層の閾値が一定となるように設計される。
通常のシリコンのＭＯＳＦＥＴでは１０16〜１０17ｃｍ
-3程度に設定されるが、これ以上にアクセプタ濃度を高
くすると閾値が増大し容易に駆動できなくなることた
め、自由にアクセプタ濃度を大きくすることは不可能で
ある。従って、シリコンカーバイトを材料とするＭＯＳ
ＦＥＴにおいては、ｐ型ベースの抵抗値が高くなってし
まう。
ｐ型ベース層８のアクセプタ濃度は、チャネルを形成す
るＭＯＳ反転層の閾値が一定となるように設計される。
通常のシリコンのＭＯＳＦＥＴでは１０16〜１０17ｃｍ
-3程度に設定されるが、これ以上にアクセプタ濃度を高
くすると閾値が増大し容易に駆動できなくなることた
め、自由にアクセプタ濃度を大きくすることは不可能で
ある。従って、シリコンカーバイトを材料とするＭＯＳ
ＦＥＴにおいては、ｐ型ベースの抵抗値が高くなってし
まう。
【００１４】このように抵抗がベース層の動特性の悪化
をもたらすこととなる。すなわち、素子が導通状態から
非導通状態に移行するときは、外部電圧が素子のソース
１０・ドレイン１２間に除々に加わることとなる。この
電圧は、ｐ型ベース層８とｎ型ベース層１１との間のｐ
ｎ接合に印加され、それぞれの層に空乏層２０、１９が
広がる。そして、この空乏層１９、２０は、電圧の上昇
と共に広がり、イオン化したドナー１８およびイオン化
したアクセプタ１９を残して、この領域に位置したキャ
リアを排除していく。そして、正孔電流１６はソース電
極１０へ、また、電子電流１５はドレイン電極１２側へ
流れる。このため、これらのキャリアがｐｎ接合を充電
する充電電流としてソース電極１０へも流れ込む。そし
て、この充電電流によりソース層６、ベース層８および
ドレイン層１１により構成されるｎｐｎトランジスタが
導通状態となり、大きな電流が素子に流れ、電圧阻止能
力を失い素子破壊に至ることとなる。
をもたらすこととなる。すなわち、素子が導通状態から
非導通状態に移行するときは、外部電圧が素子のソース
１０・ドレイン１２間に除々に加わることとなる。この
電圧は、ｐ型ベース層８とｎ型ベース層１１との間のｐ
ｎ接合に印加され、それぞれの層に空乏層２０、１９が
広がる。そして、この空乏層１９、２０は、電圧の上昇
と共に広がり、イオン化したドナー１８およびイオン化
したアクセプタ１９を残して、この領域に位置したキャ
リアを排除していく。そして、正孔電流１６はソース電
極１０へ、また、電子電流１５はドレイン電極１２側へ
流れる。このため、これらのキャリアがｐｎ接合を充電
する充電電流としてソース電極１０へも流れ込む。そし
て、この充電電流によりソース層６、ベース層８および
ドレイン層１１により構成されるｎｐｎトランジスタが
導通状態となり、大きな電流が素子に流れ、電圧阻止能
力を失い素子破壊に至ることとなる。
【００１５】図８に、このターンオフ時の状態を説明す
るための等価回路を示してある。図７に示すＭＯＳＦＥ
Ｔにおいては、外部電源２１に負荷インダクタンス２４
を介してソース層６、ベース層８およびドレイン層１１
により構成されるｎｐｎトランジスタ１４が接続された
形となっている。そして、このトランジスタ１４のベー
スとエミッタの間にはベース層８の抵抗成分２３が、ま
た、ベースとコレクタとの間には、空乏層１９および２
０の接合容量２２が接続された形となっている。従っ
て、接合容量２２を充電する充電電流が抵抗成分２３に
流れると、この抵抗成分２３の電圧降下により、トラン
ジスタ１４のベース電位が上昇し、トランジスタ１４の
コレクタ・エミッタ間が導通状態となるのである。この
現象はラッチアップと呼ばれ、素子のターンオフ時に破
壊の原因となることがある。
るための等価回路を示してある。図７に示すＭＯＳＦＥ
Ｔにおいては、外部電源２１に負荷インダクタンス２４
を介してソース層６、ベース層８およびドレイン層１１
により構成されるｎｐｎトランジスタ１４が接続された
形となっている。そして、このトランジスタ１４のベー
スとエミッタの間にはベース層８の抵抗成分２３が、ま
た、ベースとコレクタとの間には、空乏層１９および２
０の接合容量２２が接続された形となっている。従っ
て、接合容量２２を充電する充電電流が抵抗成分２３に
流れると、この抵抗成分２３の電圧降下により、トラン
ジスタ１４のベース電位が上昇し、トランジスタ１４の
コレクタ・エミッタ間が導通状態となるのである。この
現象はラッチアップと呼ばれ、素子のターンオフ時に破
壊の原因となることがある。
【００１６】このように、シリコンカーバイトを主たる
材料とする半導体装置においては、導通時の抵抗が低
く、また、耐熱性も高いなど多くの利点を有しながら、
ＭＯＳＦＥＴの閾値を一定に保つなどの条件からターン
オフ時の耐圧を高くとることが出来ないという問題があ
る。
材料とする半導体装置においては、導通時の抵抗が低
く、また、耐熱性も高いなど多くの利点を有しながら、
ＭＯＳＦＥＴの閾値を一定に保つなどの条件からターン
オフ時の耐圧を高くとることが出来ないという問題があ
る。
【００１７】そこで、本発明においては、上記の問題点
に鑑みて、シリコンカーバイトを主たる材料として用い
る絶縁ゲート型半導体装置のベース層の抵抗を低減する
ことによりターンオフ時の耐圧性能の保持された半導体
装置を実現することを目的としている。
に鑑みて、シリコンカーバイトを主たる材料として用い
る絶縁ゲート型半導体装置のベース層の抵抗を低減する
ことによりターンオフ時の耐圧性能の保持された半導体
装置を実現することを目的としている。
【００１８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、ベース領域の底部に局部的に
濃度の高い接合領域を形成するようにしている。すなわ
ち、本発明の第１の手段は、シリコンカーバイトを主た
る材料とする第２導電型ドレイン層と、該ドレイン層の
主面側に選択的に形成した第１導電型の高濃度ベース領
域と、前記ドレイン層及び前記高濃度ベース領域の上に
形成したシリコンカーバイトを主たる材料とする第２導
電型チャネル形成層と、前記チャネル形成層の主面に選
択的にゲート絶縁膜を介して形成したゲート電極と、前
記チャネル形成層内で前記高濃度ベース領域の直上に形
成した第２導電型のソース領域と、前記チャネル形成層
表面から前記高濃度ベース領域に達する露出部と、前記
ソース領域と前記高濃度ベース領域とに導電接触するソ
ース電極とを有し、耐圧３００Ｖ以上であることを特徴
とする。
めに、本発明においては、ベース領域の底部に局部的に
濃度の高い接合領域を形成するようにしている。すなわ
ち、本発明の第１の手段は、シリコンカーバイトを主た
る材料とする第２導電型ドレイン層と、該ドレイン層の
主面側に選択的に形成した第１導電型の高濃度ベース領
域と、前記ドレイン層及び前記高濃度ベース領域の上に
形成したシリコンカーバイトを主たる材料とする第２導
電型チャネル形成層と、前記チャネル形成層の主面に選
択的にゲート絶縁膜を介して形成したゲート電極と、前
記チャネル形成層内で前記高濃度ベース領域の直上に形
成した第２導電型のソース領域と、前記チャネル形成層
表面から前記高濃度ベース領域に達する露出部と、前記
ソース領域と前記高濃度ベース領域とに導電接触するソ
ース電極とを有し、耐圧３００Ｖ以上であることを特徴
とする。
【００１９】また、本発明の第２の手段は、シリコンカ
ーバイトを主たる材料とする第２導電型ドレイン層と、
該ドレイン層の主面側に選択的に形成した第１導電型の
高濃度ベース領域と、前記ドレイン層及び前記高濃度ベ
ース領域の上に形成したシリコンカーバイトを主たる材
料とする第２導電型チャネル形成層と、前記チャネル形
成層の主面に選択的にゲート絶縁膜を介して形成したゲ
ート電極と、前記チャネル形成層内で前記高濃度ベース
領域の直上に形成した第２導電型のソース領域と、前記
ソース領域及び前記高濃度ベース領域に接続する第１導
電型の高濃度領域と、前記ソース領域及び前記高濃度領
域に導電接触するソース電極とを有し、耐圧３００Ｖ以
上であることを特徴とする。
ーバイトを主たる材料とする第２導電型ドレイン層と、
該ドレイン層の主面側に選択的に形成した第１導電型の
高濃度ベース領域と、前記ドレイン層及び前記高濃度ベ
ース領域の上に形成したシリコンカーバイトを主たる材
料とする第２導電型チャネル形成層と、前記チャネル形
成層の主面に選択的にゲート絶縁膜を介して形成したゲ
ート電極と、前記チャネル形成層内で前記高濃度ベース
領域の直上に形成した第２導電型のソース領域と、前記
ソース領域及び前記高濃度ベース領域に接続する第１導
電型の高濃度領域と、前記ソース領域及び前記高濃度領
域に導電接触するソース電極とを有し、耐圧３００Ｖ以
上であることを特徴とする。
【００２０】また、製造方法として、シリコンカーバイ
トを主たる材料とする第２導電型ドレイン層の主面側に
選択的に第１導電型の高濃度ベース領域を形成する工程
と、前記ドレイン層および前記高濃度ベース領域の上に
シリコンカーバイトを主たる材料とする第２導電型チャ
ネル形成層を形成する工程と、前記第２導電型チャネル
形成層の主面上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記第２導電型チャネル形成層内に前記
ゲート電極をマスクとしてイオン注入することにより第
２導電型のソース領域を前記高濃度ベース領域の直上に
形成する工程と、前記ソース領域を選択的に除去し前記
高濃度ベース領域の露出部を形成する工程と、前記ソー
ス領域及び前記高濃度ベース領域露出部に導電接触する
ソース電極を形成する工程とを有することを特徴とす
る。
トを主たる材料とする第２導電型ドレイン層の主面側に
選択的に第１導電型の高濃度ベース領域を形成する工程
と、前記ドレイン層および前記高濃度ベース領域の上に
シリコンカーバイトを主たる材料とする第２導電型チャ
ネル形成層を形成する工程と、前記第２導電型チャネル
形成層の主面上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記第２導電型チャネル形成層内に前記
ゲート電極をマスクとしてイオン注入することにより第
２導電型のソース領域を前記高濃度ベース領域の直上に
形成する工程と、前記ソース領域を選択的に除去し前記
高濃度ベース領域の露出部を形成する工程と、前記ソー
ス領域及び前記高濃度ベース領域露出部に導電接触する
ソース電極を形成する工程とを有することを特徴とす
る。
【００２１】他の製造方法として、シリコンカーバイト
を主たる材料とする第２導電型ドレイン層の主面側に選
択的に第１導電型の高濃度ベース領域を形成する工程
と、前記ドレイン層および前記高濃度ベース領域の上に
シリコンカーバイトを主たる材料とする第２導電型チャ
ネル形成層を形成する工程と、前記第２導電型チャネル
形成層の主面上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記第２導電型チャネル形成層内に前記
ゲート電極をマスクとしてイオン注入することにより第
２導電型のソース領域を前記高濃度ベース領域の直上に
形成する工程と、前記ソース領域及び前記高濃度ベース
領域に接続する第１導電型の高濃度領域を形成する工程
と、前記ソース領域及び前記高濃度領域に導電接触する
ソース電極を形成する工程とを有することを特徴とす
る。
を主たる材料とする第２導電型ドレイン層の主面側に選
択的に第１導電型の高濃度ベース領域を形成する工程
と、前記ドレイン層および前記高濃度ベース領域の上に
シリコンカーバイトを主たる材料とする第２導電型チャ
ネル形成層を形成する工程と、前記第２導電型チャネル
形成層の主面上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記第２導電型チャネル形成層内に前記
ゲート電極をマスクとしてイオン注入することにより第
２導電型のソース領域を前記高濃度ベース領域の直上に
形成する工程と、前記ソース領域及び前記高濃度ベース
領域に接続する第１導電型の高濃度領域を形成する工程
と、前記ソース領域及び前記高濃度領域に導電接触する
ソース電極を形成する工程とを有することを特徴とす
る。
【００２２】
【作用】シリコンカーバイトを主たる材料とする絶縁ゲ
ート型半導体装置において問題となる点は、上述したよ
うにチャネルを形成する閾値を一定に保つため、ベース
領域の抵抗を低くすることができないことである。従っ
て、ベース領域の表面に形成された第２導電型層を用い
て接合型の電界効果トランジスタを形成し、ターンオン
・ターンオフの機能を持たせることができる。従って、
第１導電型のベース領域を高濃度としても、チャネルを
形成する閾値には影響がなく、このため、高濃度のベー
ス領域を通じて充電電流を流すことが可能となり、３０
０Ｖ以上の高耐圧素子を提供できる。その結果、高濃度
のベース領域を流れる充電電流による電圧降下を小さく
抑えることができ、寄生トランジスタの動作を抑制し、
ラッチアップを防止することが可能となる。ソース電極
が高濃度のベース領域に直接導電接触しているので、ベ
ース抵抗の低減を図ることができる。
ート型半導体装置において問題となる点は、上述したよ
うにチャネルを形成する閾値を一定に保つため、ベース
領域の抵抗を低くすることができないことである。従っ
て、ベース領域の表面に形成された第２導電型層を用い
て接合型の電界効果トランジスタを形成し、ターンオン
・ターンオフの機能を持たせることができる。従って、
第１導電型のベース領域を高濃度としても、チャネルを
形成する閾値には影響がなく、このため、高濃度のベー
ス領域を通じて充電電流を流すことが可能となり、３０
０Ｖ以上の高耐圧素子を提供できる。その結果、高濃度
のベース領域を流れる充電電流による電圧降下を小さく
抑えることができ、寄生トランジスタの動作を抑制し、
ラッチアップを防止することが可能となる。ソース電極
が高濃度のベース領域に直接導電接触しているので、ベ
ース抵抗の低減を図ることができる。
【００２３】
【００２４】
【００２５】
【００２６】ソース電極を高濃度ベース領域に直接導電
接触させずに、ソース領域及び高濃度ベース領域に接続
する第１導電型の高濃度領域を形成し、ソース領域及び
高濃度領域に導電接触するソース電極を設けた構成にお
いても、高濃度領域によりベース抵抗の低減を図ること
ができる。
接触させずに、ソース領域及び高濃度ベース領域に接続
する第１導電型の高濃度領域を形成し、ソース領域及び
高濃度領域に導電接触するソース電極を設けた構成にお
いても、高濃度領域によりベース抵抗の低減を図ること
ができる。
【００２７】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００２８】〔参考例〕
図１に参考例に係る絶縁ゲート型半導体装置の構造を示
してある。本装置はシリコンカーバイトを主たる半導体
材料として構成されており、先ず、ドレイン電極１２が
裏面に接続されるｎ+ 型の半導体基板５の表面にエピタ
キシャル成長させたｎ- 型の第１のドレイン層４が形成
されている。そして、この第１のドレイン層４上にエピ
タキシャル成長によりｎ- 型の第２のドレイン層３が形
成されている。この第２のドレイン層３のドナー濃度
は、第１のドレイン層４より低くなるように調整されて
おり、さらに、第２のドレイン層の厚さも１μｍ前後と
できるだけ薄く形成されている。また、第１のドレイン
層４上には、高濃度であるｐ+ 型の埋め込み層９が形成
されている。そして、この埋め込み層９の上部に、第２
のドレイン層３を用いて形成されたｐ型のベース層８が
構成されている。このｐ型のベース層８内の表面部分に
は、ｎ+ 型のソース層６が、また、ベース層８の中心部
分にはｐ+ 型のウェル７が形成されている。そして、ソ
ース層６からウェル７にかけてソース電極１０が接続さ
れており、さらに、ソース層６の端部からベース層８の
表面、第２のドレイン層３の表面に亘って、ゲート酸化
膜２を介してゲート電極が設置されている。なお、本例
のＭＯＳＦＥＴの導通状態は、先に説明した従来のＭＯ
ＳＦＥＴと同様につき説明を省略する。
してある。本装置はシリコンカーバイトを主たる半導体
材料として構成されており、先ず、ドレイン電極１２が
裏面に接続されるｎ+ 型の半導体基板５の表面にエピタ
キシャル成長させたｎ- 型の第１のドレイン層４が形成
されている。そして、この第１のドレイン層４上にエピ
タキシャル成長によりｎ- 型の第２のドレイン層３が形
成されている。この第２のドレイン層３のドナー濃度
は、第１のドレイン層４より低くなるように調整されて
おり、さらに、第２のドレイン層の厚さも１μｍ前後と
できるだけ薄く形成されている。また、第１のドレイン
層４上には、高濃度であるｐ+ 型の埋め込み層９が形成
されている。そして、この埋め込み層９の上部に、第２
のドレイン層３を用いて形成されたｐ型のベース層８が
構成されている。このｐ型のベース層８内の表面部分に
は、ｎ+ 型のソース層６が、また、ベース層８の中心部
分にはｐ+ 型のウェル７が形成されている。そして、ソ
ース層６からウェル７にかけてソース電極１０が接続さ
れており、さらに、ソース層６の端部からベース層８の
表面、第２のドレイン層３の表面に亘って、ゲート酸化
膜２を介してゲート電極が設置されている。なお、本例
のＭＯＳＦＥＴの導通状態は、先に説明した従来のＭＯ
ＳＦＥＴと同様につき説明を省略する。
【００２９】このような構成の本装置において、ターン
オフ時にソース電極１０とドレイン電極１２に電位差が
生ずると、ベース層８と第２のドレイン層３とのｐｎ接
合部および埋め込み層９と第１のドレイン層４とのｐｎ
接合部に空乏層が形成される。そして、主に埋め込み層
９と第１のドレイン層４とのｐｎ接合部から充電電流が
ソース電極１０に向かって流れる。これは、流れる電流
の総量が空乏層中のイオン化したドナーまたはアクセプ
タの総量に等しいためである。電圧Ｖが印加されている
ときの空乏層中のイオンの総量は以下の式により近似さ
れる。
オフ時にソース電極１０とドレイン電極１２に電位差が
生ずると、ベース層８と第２のドレイン層３とのｐｎ接
合部および埋め込み層９と第１のドレイン層４とのｐｎ
接合部に空乏層が形成される。そして、主に埋め込み層
９と第１のドレイン層４とのｐｎ接合部から充電電流が
ソース電極１０に向かって流れる。これは、流れる電流
の総量が空乏層中のイオン化したドナーまたはアクセプ
タの総量に等しいためである。電圧Ｖが印加されている
ときの空乏層中のイオンの総量は以下の式により近似さ
れる。
【００３０】
【数３】
【００３１】ここで、ρはイオン密度であり、Ｎはイオ
ンの総量である。つまり、イオン密度が小さいほどイオ
ンの総量も少なく、充電電流も少なくなるのである。本
装置においては、ベース層８のアクセプタ濃度は、埋め
込み層９に比べて低く、さらに、第２のドレイン層３の
ドナー濃度は、第１のドレイン層４のドナー濃度に比べ
て低い。従って、ベース層８と第２のドレイン層３との
ｐｎ接合部に広がる空乏層からの充電電流は、埋め込み
層９と第１のドレイン層４とのｐｎ接合部に空乏層から
の充電電流に比べて非常に小さくなる。
ンの総量である。つまり、イオン密度が小さいほどイオ
ンの総量も少なく、充電電流も少なくなるのである。本
装置においては、ベース層８のアクセプタ濃度は、埋め
込み層９に比べて低く、さらに、第２のドレイン層３の
ドナー濃度は、第１のドレイン層４のドナー濃度に比べ
て低い。従って、ベース層８と第２のドレイン層３との
ｐｎ接合部に広がる空乏層からの充電電流は、埋め込み
層９と第１のドレイン層４とのｐｎ接合部に空乏層から
の充電電流に比べて非常に小さくなる。
【００３２】このように、本装置においては、埋め込み
層９と第１のドレイン層４とのｐｎ接合部から主に充電
電流が流れ、その充電電流の多くが流れる埋め込み層９
は高濃度の拡散層であるため、抵抗値は低くなってい
る。さらに、本装置においては、ベース層８の内部にア
クセプタ濃度の高いウェル７が形成されているので、埋
め込み層９からの充電電流がソース電極１０に流れる経
路全体において抵抗値が低くなるように設計されてい
る。従って、充電電流がベース層を流れることに起因す
る電圧降下を低減することが可能となり、ソース層１
０、ベース層８およびドレイン層３、４により構成され
る寄生トランジスタを導通状態とするような不具合を避
けることができる。従って、本装置においては、ターン
オフ時に寄生トランジスタがオンとなり、過剰の電流が
流れることによる素子破壊発生を防止することができ
る。
層９と第１のドレイン層４とのｐｎ接合部から主に充電
電流が流れ、その充電電流の多くが流れる埋め込み層９
は高濃度の拡散層であるため、抵抗値は低くなってい
る。さらに、本装置においては、ベース層８の内部にア
クセプタ濃度の高いウェル７が形成されているので、埋
め込み層９からの充電電流がソース電極１０に流れる経
路全体において抵抗値が低くなるように設計されてい
る。従って、充電電流がベース層を流れることに起因す
る電圧降下を低減することが可能となり、ソース層１
０、ベース層８およびドレイン層３、４により構成され
る寄生トランジスタを導通状態とするような不具合を避
けることができる。従って、本装置においては、ターン
オフ時に寄生トランジスタがオンとなり、過剰の電流が
流れることによる素子破壊発生を防止することができ
る。
【００３３】このように、本装置においては、チャネル
形成の閾値には影響を与えずにターンオフ時の電流を抵
抗の低い高濃度の拡散層を経由して流すことにより、ベ
ース層における電圧降下を抑制することができる。従っ
て、最大電界強度（Ｅｍ）が大きく、導通時の抵抗Ｒｏ
ｎおよびスイッチング速度ｔf の大幅な改善が見込まれ
るシリコンカーバイトを半導体材料として用いながら、
問題であったターンオフ時の耐圧性能を向上することが
可能となる。
形成の閾値には影響を与えずにターンオフ時の電流を抵
抗の低い高濃度の拡散層を経由して流すことにより、ベ
ース層における電圧降下を抑制することができる。従っ
て、最大電界強度（Ｅｍ）が大きく、導通時の抵抗Ｒｏ
ｎおよびスイッチング速度ｔf の大幅な改善が見込まれ
るシリコンカーバイトを半導体材料として用いながら、
問題であったターンオフ時の耐圧性能を向上することが
可能となる。
【００３４】不純物の拡散係数の小さいシリコンカーバ
イトを用いて本例のような半導体装置を形成するうえ
で、問題となる点に、高濃度の埋め込み型の拡散層を形
成することがある。そして、本例の装置においては、こ
の点を２層のドレイン層、すなわち、第１のドレイン層
３および第２のドレイン層４を順次形成することによ
り、高濃度の埋め込み型の拡散層の形成を容易としてい
る。
イトを用いて本例のような半導体装置を形成するうえ
で、問題となる点に、高濃度の埋め込み型の拡散層を形
成することがある。そして、本例の装置においては、こ
の点を２層のドレイン層、すなわち、第１のドレイン層
３および第２のドレイン層４を順次形成することによ
り、高濃度の埋め込み型の拡散層の形成を容易としてい
る。
【００３５】図２に、本例の装置を製造する工程の一例
を示してある。先ず、図２（ａ）に示すように、ｎ+ 型
の半導体基板５上にエビタキシャル成長させたｎ- 型の
第１のドレイン層４に高濃度で低抵抗のｐ+ 型層９を部
分的に拡散などの方法で形成する。次に、図２（ｂ）に
示すように、この第１のドレイン層４上にｎ- 型の第２
のドレイン層３をエピタキシャル成長により形成する。
このように、ドレイン層を２層に分けて形成することに
より、深い高濃度の埋め込み層を容易に形成することが
できる。なお、第２のドレイン層３は、上述したよう
に、なるべく薄い方が良く、本例においては、約１μｍ
程度としてある。これは、この層厚が後述するｐ型ベー
ス層８から空乏層が広がる範囲となるため、層厚が少な
い程、空乏層領域を限定することが可能であり、充電電
流の減少を図ることができるからである。
を示してある。先ず、図２（ａ）に示すように、ｎ+ 型
の半導体基板５上にエビタキシャル成長させたｎ- 型の
第１のドレイン層４に高濃度で低抵抗のｐ+ 型層９を部
分的に拡散などの方法で形成する。次に、図２（ｂ）に
示すように、この第１のドレイン層４上にｎ- 型の第２
のドレイン層３をエピタキシャル成長により形成する。
このように、ドレイン層を２層に分けて形成することに
より、深い高濃度の埋め込み層を容易に形成することが
できる。なお、第２のドレイン層３は、上述したよう
に、なるべく薄い方が良く、本例においては、約１μｍ
程度としてある。これは、この層厚が後述するｐ型ベー
ス層８から空乏層が広がる範囲となるため、層厚が少な
い程、空乏層領域を限定することが可能であり、充電電
流の減少を図ることができるからである。
【００３６】次に、図２（ｃ）に示すように、上記にて
形成したシリコンカーバイト製の半導体基板上にゲート
絶縁膜２およびゲート電極１を形成する。そして、図２
（ｄ）に示すように、このゲート電極１をマスクとして
ｐ型のベース層８およびｎ+型のソース層６を形成す
る。さらに、ソース層６およびベース層８に接続される
ソース電極１０と、埋め込み層９との間の抵抗を下げる
ために、ベース層８内部にｐ+ 型のウェル領域７を形成
する。また、ベース層８と第２のドレイン層３との間に
広がる空乏層からの充電電流を低減するために、第２の
ドレイン層３の不純物濃度を第１のドレイン層４より低
下させた方が良いことは、上記にて説明した通りであ
る。
形成したシリコンカーバイト製の半導体基板上にゲート
絶縁膜２およびゲート電極１を形成する。そして、図２
（ｄ）に示すように、このゲート電極１をマスクとして
ｐ型のベース層８およびｎ+型のソース層６を形成す
る。さらに、ソース層６およびベース層８に接続される
ソース電極１０と、埋め込み層９との間の抵抗を下げる
ために、ベース層８内部にｐ+ 型のウェル領域７を形成
する。また、ベース層８と第２のドレイン層３との間に
広がる空乏層からの充電電流を低減するために、第２の
ドレイン層３の不純物濃度を第１のドレイン層４より低
下させた方が良いことは、上記にて説明した通りであ
る。
【００３７】〔実施例１〕
図３に本実施例に係る絶縁ゲート型半導体装置の構造を
示してある。本装置も参考例と同様に、シリコンカーバ
イトを主たる半導体材料として構成されている。また、
ドレイン電極１２が裏面に接続されるｎ+ 型の半導体基
板５の表面にエピタキシャル成長させたｎ- 型のドレイ
ン層４が形成されている点も参考例と同様である。本例
の装置において着目すべき点は、このドレイン層４の上
に高濃度であるｐ+ 型のベース層３０が形成されている
ことである。さらに、このベース層３０の表面に形成さ
れたｎ+ 型のソース層６からドレイン層４に亘って、ｎ
型のチャネル形成層３１が形成されていることである。
そして、このチャネル形成層３１の上にゲート酸化膜２
を介してゲート電極が設置されている。
示してある。本装置も参考例と同様に、シリコンカーバ
イトを主たる半導体材料として構成されている。また、
ドレイン電極１２が裏面に接続されるｎ+ 型の半導体基
板５の表面にエピタキシャル成長させたｎ- 型のドレイ
ン層４が形成されている点も参考例と同様である。本例
の装置において着目すべき点は、このドレイン層４の上
に高濃度であるｐ+ 型のベース層３０が形成されている
ことである。さらに、このベース層３０の表面に形成さ
れたｎ+ 型のソース層６からドレイン層４に亘って、ｎ
型のチャネル形成層３１が形成されていることである。
そして、このチャネル形成層３１の上にゲート酸化膜２
を介してゲート電極が設置されている。
【００３８】チャネルが形成される部分を拡大して示し
た図４に基づき、本装置の動作を説明する。本例の装置
は、チャネル形成層３１を用いて、いわゆる接合型電界
効果トランジスタ（ＪＦＥＴ）を形成したものである。
先ず、ゲート電極４にソース電極１０に対し正または小
さな値の負の電位が制御電源２８から印加されている場
合は、チャネル形成層３１の表面からベース層３０に向
かって形成される空乏層３６の広がりは小さい。従っ
て、ソース層６からの電子は、この空乏層３６と、ベー
ス層３０から広がる空乏層３５との間の経路３７を通っ
てドレイン層４へ流れる。
た図４に基づき、本装置の動作を説明する。本例の装置
は、チャネル形成層３１を用いて、いわゆる接合型電界
効果トランジスタ（ＪＦＥＴ）を形成したものである。
先ず、ゲート電極４にソース電極１０に対し正または小
さな値の負の電位が制御電源２８から印加されている場
合は、チャネル形成層３１の表面からベース層３０に向
かって形成される空乏層３６の広がりは小さい。従っ
て、ソース層６からの電子は、この空乏層３６と、ベー
ス層３０から広がる空乏層３５との間の経路３７を通っ
てドレイン層４へ流れる。
【００３９】ゲート電極４に印加される負の電位を大き
くしていくと、空乏層３６はベース層３０に向かって広
がって行き電子の通路は狭くなる。そして、ついに、ベ
ース層３０から広がる空乏層３５と接続するピンチオフ
の状態となると、電子の通路はなくなるので、電子は流
れなくなり、本装置はターンオフの状態となる。オフ状
態で、ドレイン電極１２とソース電極１０との電位差が
大きくなると、ベース層３０から空乏層３５が広がり充
電電流が流れ、従来の装置では問題となっている。しか
し、本例の装置においては、ベース層３０を高濃度に設
定してあるので、充電電流によりベース層３０の電位が
高くなることはなく、ソース層６、ベース層３０および
ドレイン層４により構成される寄生トランジスタがオン
となることはない。従って、ターンオフ時のラッチアッ
プを防止することができる。
くしていくと、空乏層３６はベース層３０に向かって広
がって行き電子の通路は狭くなる。そして、ついに、ベ
ース層３０から広がる空乏層３５と接続するピンチオフ
の状態となると、電子の通路はなくなるので、電子は流
れなくなり、本装置はターンオフの状態となる。オフ状
態で、ドレイン電極１２とソース電極１０との電位差が
大きくなると、ベース層３０から空乏層３５が広がり充
電電流が流れ、従来の装置では問題となっている。しか
し、本例の装置においては、ベース層３０を高濃度に設
定してあるので、充電電流によりベース層３０の電位が
高くなることはなく、ソース層６、ベース層３０および
ドレイン層４により構成される寄生トランジスタがオン
となることはない。従って、ターンオフ時のラッチアッ
プを防止することができる。
【００４０】この素子のオン・オフは、上述したよう
に、ｎ型の領域であるチャネル形成層３１に広がる空乏
層３６により制御される。従って、本装置のゲート電位
の閾値Ｖｔは、チャネル形成層３１の厚さ、ドナー濃度
によって決定される。例えば、閾値Ｖｔとして空乏層３
６がチャネル形成層３１の厚さだけ広がった値を採用す
ると、Ｖｔは以下の式で表される。
に、ｎ型の領域であるチャネル形成層３１に広がる空乏
層３６により制御される。従って、本装置のゲート電位
の閾値Ｖｔは、チャネル形成層３１の厚さ、ドナー濃度
によって決定される。例えば、閾値Ｖｔとして空乏層３
６がチャネル形成層３１の厚さだけ広がった値を採用す
ると、Ｖｔは以下の式で表される。
【００４１】
【数４】
【００４２】ここで、ｑは素電荷、Ｎｄはチャネル形成
層３１のドナー濃度、Ｗはチャネル形成層３１の厚さ、
Ｅｉはゲート絶縁膜２の誘電率、Ｅｓは半導体の誘電率
を示す。なお、電界電荷は無視している。この式を用い
て、例えば、ｄ＝１０００Å（ＳｉＯ2 ）、Ｗ＝０．１
μｍ、Ｎｄ＝１０16ｃｍ-3とすると、閾値Ｖｔとして略
１．２Ｖという値を得ることができ、シリコンを用いた
半導体装置と同様に取り扱うことができることが判る。
なお、本装置がオフするに従ってドレイン電極側の電圧
が上昇し、ベース層３０からの空乏層３５がさらに広が
ることから、閾値Ｖｔは上記の値より小さくなる。
層３１のドナー濃度、Ｗはチャネル形成層３１の厚さ、
Ｅｉはゲート絶縁膜２の誘電率、Ｅｓは半導体の誘電率
を示す。なお、電界電荷は無視している。この式を用い
て、例えば、ｄ＝１０００Å（ＳｉＯ2 ）、Ｗ＝０．１
μｍ、Ｎｄ＝１０16ｃｍ-3とすると、閾値Ｖｔとして略
１．２Ｖという値を得ることができ、シリコンを用いた
半導体装置と同様に取り扱うことができることが判る。
なお、本装置がオフするに従ってドレイン電極側の電圧
が上昇し、ベース層３０からの空乏層３５がさらに広が
ることから、閾値Ｖｔは上記の値より小さくなる。
【００４３】図５および６に、本例の装置を製造する工
程の一例を示してある。先ず、図５（ａ）に示すよう
に、ｎ+ 型の半導体基板５上にエビタキシャル成長させ
たｎ-型のドレイン層４が形成されたＳｉＣ基板を用い
る。そして、このドレイン層４の表面に、フォトレジス
ト３２によりパターンを形成し、その上からｐ型不純物
イオン３３を注入し、高濃度で低抵抗のｐ+ 型層３０を
形成するためのｐ型不純物を導入する。勿論、このｐ+
型層３０をなるべく低抵抗とするために、その他の方
法、例えば、気相拡散あるいはエピタキシャル成長など
によって形成しても良い。
程の一例を示してある。先ず、図５（ａ）に示すよう
に、ｎ+ 型の半導体基板５上にエビタキシャル成長させ
たｎ-型のドレイン層４が形成されたＳｉＣ基板を用い
る。そして、このドレイン層４の表面に、フォトレジス
ト３２によりパターンを形成し、その上からｐ型不純物
イオン３３を注入し、高濃度で低抵抗のｐ+ 型層３０を
形成するためのｐ型不純物を導入する。勿論、このｐ+
型層３０をなるべく低抵抗とするために、その他の方
法、例えば、気相拡散あるいはエピタキシャル成長など
によって形成しても良い。
【００４４】次に、図５（ｂ）に示すように、イオン注
入で導入した不純物を熱処理により活性化しｐ+ 型層３
０を形成する。そして、図５（ｃ）に示すように、ｐ+
型層３０が形成された上に、さらにｎ領域３１を一様に
エピタキシャル成長により形成する。このｎ領域により
チャネル形成層３１が構成されるが、不純物濃度は１０
15〜１０18ｃｍ-3程度、厚さは０．１〜数μｍ程度が実
現しうる値である。
入で導入した不純物を熱処理により活性化しｐ+ 型層３
０を形成する。そして、図５（ｃ）に示すように、ｐ+
型層３０が形成された上に、さらにｎ領域３１を一様に
エピタキシャル成長により形成する。このｎ領域により
チャネル形成層３１が構成されるが、不純物濃度は１０
15〜１０18ｃｍ-3程度、厚さは０．１〜数μｍ程度が実
現しうる値である。
【００４５】次に、図６（ａ）に示すように、ゲート絶
縁膜２およびゲート電極１を形成して、パターニングを
行う。ＳｉＣは熱酸化することによりＳｉＯ2 が成長で
きるので、絶縁膜２としてはこのＳｉＯ2 を用いること
が望ましい。そして、図６（ｂ）に示すように、ゲート
電極１をマスクとして、イオン注入法あるいは気相拡散
法などによりｎ+ 型のソース層６を形成する。その後、
図６（ｃ）に示すように、ソース層６を部分的に掘っ
て、ベース層３０を露出させ、ソース電極との接合が可
能なようにしている。勿論、図６（ｂ）に示す工程にお
いて、ソース層６の一部に表面からｐ+ 型の拡散を形成
し、ベース層３０と接合させることによっても、ソース
電極とベース層３０を接続することも可能である。この
ようにして形成された半導体装置に、電極を形成して本
例の装置は完成する。
縁膜２およびゲート電極１を形成して、パターニングを
行う。ＳｉＣは熱酸化することによりＳｉＯ2 が成長で
きるので、絶縁膜２としてはこのＳｉＯ2 を用いること
が望ましい。そして、図６（ｂ）に示すように、ゲート
電極１をマスクとして、イオン注入法あるいは気相拡散
法などによりｎ+ 型のソース層６を形成する。その後、
図６（ｃ）に示すように、ソース層６を部分的に掘っ
て、ベース層３０を露出させ、ソース電極との接合が可
能なようにしている。勿論、図６（ｂ）に示す工程にお
いて、ソース層６の一部に表面からｐ+ 型の拡散を形成
し、ベース層３０と接合させることによっても、ソース
電極とベース層３０を接続することも可能である。この
ようにして形成された半導体装置に、電極を形成して本
例の装置は完成する。
【００４６】なお、上記実施例１において、半導体基板
の裏面にドレイン電極が設置され、表面にソース電極が
設置された縦型のパワーデバイスに基づき説明したが、
同じ面にドレイン電極およびソース電極が設置される横
型のパワーデバイスにおいても、上記実施例と同様の構
成により低導通抵抗および高速スイッチングが可能で、
ターンオフ時の耐圧性能の高いデバイスを実現すること
ができる。そして、装置の小型化、軽量化など、近年パ
ワーデバイスに要求される種々の性能を備えたものを実
現することが可能となる。また、上記の実施例は、ＭＯ
ＳＦＥＴに基づき説明してきたが、本発明に係る技術
は、ＩＧＢＴ、ＭＣＴなどのすべての絶縁ゲート型半導
体装置に適用可能なものである。
の裏面にドレイン電極が設置され、表面にソース電極が
設置された縦型のパワーデバイスに基づき説明したが、
同じ面にドレイン電極およびソース電極が設置される横
型のパワーデバイスにおいても、上記実施例と同様の構
成により低導通抵抗および高速スイッチングが可能で、
ターンオフ時の耐圧性能の高いデバイスを実現すること
ができる。そして、装置の小型化、軽量化など、近年パ
ワーデバイスに要求される種々の性能を備えたものを実
現することが可能となる。また、上記の実施例は、ＭＯ
ＳＦＥＴに基づき説明してきたが、本発明に係る技術
は、ＩＧＢＴ、ＭＣＴなどのすべての絶縁ゲート型半導
体装置に適用可能なものである。
【００４７】
【発明の効果】以上に説明したように、本発明に係る絶
縁ゲート型半導体装置においては、最大電界強度（Ｅ
ｍ）が大きく、導通時の抵抗Ｒｏｎおよびスイッチング
速度ｔfの大幅な改善が見込まれるうえ、耐熱特性の良
好なシリコンカーバイトを、半導体材料として採用する
うえで問題となっていたターンオフ時の耐圧性能を、埋
め込み高濃度領域を形成することにより解決している。
縁ゲート型半導体装置においては、最大電界強度（Ｅ
ｍ）が大きく、導通時の抵抗Ｒｏｎおよびスイッチング
速度ｔfの大幅な改善が見込まれるうえ、耐熱特性の良
好なシリコンカーバイトを、半導体材料として採用する
うえで問題となっていたターンオフ時の耐圧性能を、埋
め込み高濃度領域を形成することにより解決している。
【００４８】特に、ベース領域の表面に形成されたチャ
ネル形成層を用いて接合型の電界効果トランジスタを形
成し、ターンオン・ターンオフの機能を持たせることが
できる。従って、第１導電型のベース領域を高濃度とし
ても、チャネルを形成する閾値には影響がなく、このた
め、高濃度のベース領域を通じて充電電流を流すことが
可能となる。その結果、高濃度のベース領域を流れる充
電電流による電圧降下を小さく抑えることができ、寄生
トランジスタの動作を抑制し、ラッチアップを防止する
ことが可能となり、３００Ｖ以上の高耐圧素子を提供で
きる。ソース電極が高濃度のベース領域に直接導電接触
しているので、ベース抵抗の低減を図ることができる。
ネル形成層を用いて接合型の電界効果トランジスタを形
成し、ターンオン・ターンオフの機能を持たせることが
できる。従って、第１導電型のベース領域を高濃度とし
ても、チャネルを形成する閾値には影響がなく、このた
め、高濃度のベース領域を通じて充電電流を流すことが
可能となる。その結果、高濃度のベース領域を流れる充
電電流による電圧降下を小さく抑えることができ、寄生
トランジスタの動作を抑制し、ラッチアップを防止する
ことが可能となり、３００Ｖ以上の高耐圧素子を提供で
きる。ソース電極が高濃度のベース領域に直接導電接触
しているので、ベース抵抗の低減を図ることができる。
【００４９】このように、本発明に係る構成の半導体装
置を用いることにより、シリコンカーバイトの特性を活
かしたパワーデバイスを実現することが可能となり、高
性能で小型、軽量の絶縁ゲート型半導体装置を提供する
ことが可能となる。そして、本発明に係るパワーデバイ
スを用いることにより、各種装置の小型、軽量、さらに
省電力化に寄与することができる。
置を用いることにより、シリコンカーバイトの特性を活
かしたパワーデバイスを実現することが可能となり、高
性能で小型、軽量の絶縁ゲート型半導体装置を提供する
ことが可能となる。そして、本発明に係るパワーデバイ
スを用いることにより、各種装置の小型、軽量、さらに
省電力化に寄与することができる。
【図１】本発明の参考例に係る絶縁ゲート型半導体装置
の構成を示す断面図である。
の構成を示す断面図である。
【図２】図１に示す絶縁ゲート型半導体装置の製造過程
を示す断面図である。
を示す断面図である。
【図３】本発明の実施例１に係る絶縁ゲート型半導体装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図４】図３に示す絶縁ゲート型半導体装置のチャネル
形成層に係る部分を拡大して示す断面図である。
形成層に係る部分を拡大して示す断面図である。
【図５】図３に示す絶縁ゲート型半導体装置の製造過程
の前半を示す断面図である。
の前半を示す断面図である。
【図６】図３に示す絶縁ゲート型半導体装置の製造過程
の後半を示す断面図である。
の後半を示す断面図である。
【図７】従来の絶縁ゲート型半導体装置の動作を説明す
るための概略構成図である。
るための概略構成図である。
【図８】図７に示す絶縁ゲート型半導体装置の等価回路
を示す回路図である。
を示す回路図である。
１ ・・・ ゲート電極
２ ・・・ ゲート絶縁膜
３ ・・・ ｎ- 型の第２のドレイン層
４ ・・・ ｎ- 型の第１のドレイン層
５ ・・・ ｎ+ 型の半導体基板
６ ・・・ ｎ+ 型のソース層
７ ・・・ ｐ+ 型のウェル領域
８ ・・・ ｐ型のベース層
９ ・・・ ｐ+ 型の埋め込み層
１０・・・ ソース電極
１１・・・ ドレイン層
１２・・・ ドレイン電極
１４・・・ ｎｐｎトランジスタ
１５・・・ 電子電流
１６・・・ 正孔電流
１７・・・ イオン化したドナー
１８・・・ イオン化したアクセプタ
１９、２０・・・ 空乏層
３０・・・ ｐ+ 型のベース層
３１・・・ ｎ型のチャネル形成層
３２・・・ フォトレジスト
３３・・・ ｐ型不純物イオン
３４・・・ ｐ型不純物
３５、３６・・・ 空乏層
３７・・・ 電子電流の経路
３８・・・ 制御電源
Claims (4)
- 【請求項１】シリコンカーバイトを主たる材料とする第
２導電型ドレイン層と、該ドレイン層の主面側に選択的
に形成した第１導電型の高濃度ベース領域と、前記ドレ
イン層及び前記高濃度ベース領域の上に形成したシリコ
ンカーバイトを主たる材料とする第２導電型チャネル形
成層と、前記チャネル形成層の主面に選択的にゲート絶
縁膜を介して形成したゲート電極と、前記チャネル形成
層内で前記高濃度ベース領域の直上に形成した第２導電
型のソース領域と、前記チャネル形成層表面から前記高
濃度ベース領域に達する露出部と、前記ソース領域と前
記高濃度ベース領域とに導電接触するソース電極とを有
し、耐圧３００Ｖ以上であることを特徴とする絶縁ゲー
ト型半導体装置。 - 【請求項２】シリコンカーバイトを主たる材料とする第
２導電型ドレイン層と、該ドレイン層の主面側に選択的
に形成した第１導電型の高濃度ベース領域と、前記ドレ
イン層及び前記高濃度ベース領域の上に形成したシリコ
ンカーバイトを主たる材料とする第２導電型チャネル形
成層と、前記チャネル形成層の主面に選択的にゲート絶
縁膜を介して形成したゲート電極と、前記チャネル形成
層内で前記高濃度ベース領域の直上に形成した第２導電
型のソース領域と、前記ソース領域及び前記高濃度ベー
ス領域に接続する第１導電型の高濃度領域と、前記ソー
ス領域及び前記高濃度領域に導電接触するソース電極と
を有し、耐圧３００Ｖ以上であることを特徴とする絶縁
ゲート型半導体装置。 - 【請求項３】シリコンカーバイトを主たる材料とする第
２導電型ドレイン層の主面側に選択的に第１導電型の高
濃度ベース領域を形成する工程と、前記ドレイン層およ
び前記高濃度ベース領域の上にシリコンカーバイトを主
たる材料とする第２導電型チャネル形成層を形成する工
程と、前記第２導電型チャネル形成層の主面上にゲート
絶縁膜を介してゲート電極を形成する工程と、前記第２
導電型チャネル形成層内に前記ゲート電極をマスクとし
てイオン注入することにより第２導電型のソース領域を
前記高濃度ベース領域の直上に形成する工程と、前記ソ
ース領域を選択的に除去し前記高濃度ベース領域の露出
部を形成する工程と、前記ソース領域及び前記高濃度ベ
ース領域露出部に導電接触するソース電極を形成する工
程とを有することを特徴とする絶縁ゲート型半導体装置
の製造方法。 - 【請求項４】シリコンカーバイトを主たる材料とする第
２導電型ドレイン層の主面側に選択的に第１導電型の高
濃度ベース領域を形成する工程と、前記ドレイン層およ
び前記高濃度ベース領域の上にシリコンカーバイトを主
たる材料とする第２導電型チャネル形成層を形成する工
程と、前記第２導電型チャネル形成層の主面上にゲート
絶縁膜を介してゲート電極を形成する工程と、前記第２
導電型チャネル形成層内に前記ゲート電極をマスクとし
てイオン注入することにより第２導電型のソース領域を
前記高濃度ベース領域の直上に形成する工程と、前記ソ
ース領域及び前記高濃度ベース領域に接続する第１導電
型の高濃度領域を形成する工程と、前記ソース領域及び
前記高濃度領域に導電接触するソース電極を形成する工
程とを有することを特徴とする絶縁ゲート型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10658992A JP3471823B2 (ja) | 1992-01-16 | 1992-04-24 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-5942 | 1992-01-16 | ||
| JP594292 | 1992-01-16 | ||
| JP10658992A JP3471823B2 (ja) | 1992-01-16 | 1992-04-24 | 絶縁ゲート型半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003201879A Division JP4016901B2 (ja) | 1992-01-16 | 2003-07-25 | 絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259443A JPH05259443A (ja) | 1993-10-08 |
| JP3471823B2 true JP3471823B2 (ja) | 2003-12-02 |
Family
ID=30002078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10658992A Expired - Lifetime JP3471823B2 (ja) | 1992-01-16 | 1992-04-24 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
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| JP3158973B2 (ja) * | 1995-07-20 | 2001-04-23 | 富士電機株式会社 | 炭化けい素縦型ｆｅｔ |
| US6573534B1 (en) | 1995-09-06 | 2003-06-03 | Denso Corporation | Silicon carbide semiconductor device |
| FR2738394B1 (fr) * | 1995-09-06 | 1998-06-26 | Nippon Denso Co | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
| SE9601178D0 (sv) * | 1996-03-27 | 1996-03-27 | Abb Research Ltd | A field controlled semiconductor device of SiC and a method for production thereof |
| US5932894A (en) * | 1997-06-26 | 1999-08-03 | Abb Research Ltd. | SiC semiconductor device comprising a pn junction |
| US6054752A (en) * | 1997-06-30 | 2000-04-25 | Denso Corporation | Semiconductor device |
| SE9704149D0 (sv) * | 1997-11-13 | 1997-11-13 | Abb Research Ltd | A semiconductor device of SiC and a transistor of SiC having an insulated gate |
| JPH11251592A (ja) | 1998-01-05 | 1999-09-17 | Denso Corp | 炭化珪素半導体装置 |
| JP4186337B2 (ja) | 1998-09-30 | 2008-11-26 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| JP4568930B2 (ja) * | 1998-10-16 | 2010-10-27 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP4595139B2 (ja) * | 1998-10-29 | 2010-12-08 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| ATE476752T1 (de) * | 1999-02-03 | 2010-08-15 | Cree Sweden Ab | Lateraler sic-basierter feldeffekttransitor, dessen herstellungsverfahren und der gebrauch eines solchen transistors |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| JP4450123B2 (ja) * | 1999-11-17 | 2010-04-14 | 株式会社デンソー | 炭化珪素半導体装置 |
| JP4792645B2 (ja) * | 2001-03-12 | 2011-10-12 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP4848595B2 (ja) * | 2001-05-16 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| WO2004036655A1 (ja) | 2002-10-18 | 2004-04-29 | National Institute Of Advanced Industrial Science And Technology | 炭化ケイ素半導体装置及びその製造方法 |
| US7074643B2 (en) * | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| US7118970B2 (en) * | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| US7928469B2 (en) * | 2005-10-19 | 2011-04-19 | Mitsubishi Electric Corporation | MOSFET and method for manufacturing MOSFET |
| JP5044151B2 (ja) * | 2006-06-26 | 2012-10-10 | 株式会社東芝 | 半導体装置 |
| JP5036399B2 (ja) * | 2007-05-22 | 2012-09-26 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2009016601A (ja) * | 2007-07-05 | 2009-01-22 | Denso Corp | 炭化珪素半導体装置 |
| US7687825B2 (en) * | 2007-09-18 | 2010-03-30 | Cree, Inc. | Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication |
| JP5693851B2 (ja) * | 2008-02-06 | 2015-04-01 | ローム株式会社 | 半導体装置 |
| JP5452062B2 (ja) | 2009-04-08 | 2014-03-26 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| WO2011061918A1 (ja) * | 2009-11-17 | 2011-05-26 | パナソニック株式会社 | 半導体素子及びその製造方法 |
| JPWO2012137914A1 (ja) * | 2011-04-08 | 2014-07-28 | 富士電機株式会社 | 炭化珪素縦型電界効果トランジスタ |
| JP2014063852A (ja) * | 2012-09-20 | 2014-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| US9240476B2 (en) * | 2013-03-13 | 2016-01-19 | Cree, Inc. | Field effect transistor devices with buried well regions and epitaxial layers |
| US9142668B2 (en) | 2013-03-13 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with buried well protection regions |
| WO2015111177A1 (ja) * | 2014-01-24 | 2015-07-30 | 株式会社日立製作所 | 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 |
| GB2530284A (en) * | 2014-09-17 | 2016-03-23 | Anvil Semiconductors Ltd | High voltage semiconductor devices |
| CN107958937A (zh) * | 2017-11-29 | 2018-04-24 | 贵州大学 | 一种基于倒阱工艺的功率mosfet器件及其制造方法 |
| CN118630064B (zh) * | 2024-08-05 | 2024-11-05 | 西安电子科技大学 | 一种具有体内非浮动埋层的vdmosfet及制备方法 |
-
1992
- 1992-04-24 JP JP10658992A patent/JP3471823B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH05259443A (ja) | 1993-10-08 |
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