JPH0529628A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JPH0529628A JPH0529628A JP3178548A JP17854891A JPH0529628A JP H0529628 A JPH0529628 A JP H0529628A JP 3178548 A JP3178548 A JP 3178548A JP 17854891 A JP17854891 A JP 17854891A JP H0529628 A JPH0529628 A JP H0529628A
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- JP
- Japan
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- base region
- region
- emitter
- collector
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】高速化のために表面層にベース領域の設けられ
る層を高比抵抗化,薄膜化する場合にＪＦＥＴ効果によ
りチャネルを通じて注入されるキャリアの通路を広く
し、オン電圧が低くなるＩＧＢＴを提供する。 【構成】ベース領域２の設けられる表面層を高不純物濃
度化することにより、ベース領域２の底面につながる曲
率の大きい部分から広がる空乏層によってキャリア通路
の最も狭められる部分のＪＦＥＴ効果を抑制することが
でき、オン電圧を低下させてオン時の電力損失を低減す
ることが可能になる。
る層を高比抵抗化,薄膜化する場合にＪＦＥＴ効果によ
りチャネルを通じて注入されるキャリアの通路を広く
し、オン電圧が低くなるＩＧＢＴを提供する。 【構成】ベース領域２の設けられる表面層を高不純物濃
度化することにより、ベース領域２の底面につながる曲
率の大きい部分から広がる空乏層によってキャリア通路
の最も狭められる部分のＪＦＥＴ効果を抑制することが
でき、オン電圧を低下させてオン時の電力損失を低減す
ることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
の表面部にＭＯＳ構造を有し、電圧駆動のスイッチング
素子として用いられる絶縁ゲート型バイポーラトランジ
スタ (以下ＩＧＢＴと記す) に関する。
の表面部にＭＯＳ構造を有し、電圧駆動のスイッチング
素子として用いられる絶縁ゲート型バイポーラトランジ
スタ (以下ＩＧＢＴと記す) に関する。
【０００２】
【従来の技術】近年スイッチング素子として伝導度変調
を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目され
ている。ＩＧＢＴはＭＯＳＦＥＴ同様に入力インピーダ
ンスが高く、またバイポーラトランジスタと同様にオン
抵抗が低くできる。図２は、ＩＧＢＴの基本構造を示
す。この構造においては、ｎ- 層１の表面層内にｐベー
ス領域２、さらにその表面層内にｎ+ エミッタ領域３と
がそれぞれ選択的に形成されている。ｐベース領域２の
ｎ- 層１とｎ+ エミッタ領域３ではさまれた表面部分は
チャネル領域４となる部分で、その上にゲート絶縁膜５
を介して、ゲート電極６が形成され、ゲート端子Ｇに接
続されている。ｎ+ エミッタ領域３の一部にはｐベース
領域２と共通にエミッタ電極８が接触し、エミッタ端子
Ｅに接続されている。エミッタ電極８はゲート電極６と
絶縁膜７で絶縁されている。ｎ- 層１の他側には高不純
物濃度のｎバッファ層９が設けられ、さらにｎ+ バッフ
ァ層９の下層ｐ+ コレクタ層10が形成されている。そし
て、ｐ+ コレクタ層10にはコレクタ端子Ｃに接続される
コレクタ電極11が接触している。
を利用したＭＯＳＦＥＴ、いわゆるＩＧＢＴが注目され
ている。ＩＧＢＴはＭＯＳＦＥＴ同様に入力インピーダ
ンスが高く、またバイポーラトランジスタと同様にオン
抵抗が低くできる。図２は、ＩＧＢＴの基本構造を示
す。この構造においては、ｎ- 層１の表面層内にｐベー
ス領域２、さらにその表面層内にｎ+ エミッタ領域３と
がそれぞれ選択的に形成されている。ｐベース領域２の
ｎ- 層１とｎ+ エミッタ領域３ではさまれた表面部分は
チャネル領域４となる部分で、その上にゲート絶縁膜５
を介して、ゲート電極６が形成され、ゲート端子Ｇに接
続されている。ｎ+ エミッタ領域３の一部にはｐベース
領域２と共通にエミッタ電極８が接触し、エミッタ端子
Ｅに接続されている。エミッタ電極８はゲート電極６と
絶縁膜７で絶縁されている。ｎ- 層１の他側には高不純
物濃度のｎバッファ層９が設けられ、さらにｎ+ バッフ
ァ層９の下層ｐ+ コレクタ層10が形成されている。そし
て、ｐ+ コレクタ層10にはコレクタ端子Ｃに接続される
コレクタ電極11が接触している。
【０００３】このようなＩＧＢＴでは、エミッタ電極８
を接地し、ゲート電極６に電圧を印加することにより、
ｎ+ エミッタ領域３からチャネル領域４を通ってｎ- 層
１に電子電流が注入される。ｎ- 層１に注入された電子
電流がｎ+ バッファ層９を通過し、ｎ+ バッファ層９と
ｐ+ コレクタ層10によるｎ+ ／ｐ+ のビルトイン電圧を
電子を蓄積させることで回復するので、ｐ+ コレクタ層
10への電子の注入が起こり、それによってｐ+ コレクタ
層10からｎ+ バッファ層９およびｎ- 層１への正孔の注
入がおこり、その結果ｎ+ バッファ層９およびｎ- 層１
において伝導度変調がおこる。ｎ- 層１に注入された正
孔電流は、ｐベース領域２のｎ+ エミッタ領域３直下を
通りエミッタ電極８へ抜ける。エミッタ電極８はｐベー
ス領域２とｎ+ エミッタ領域３を短絡しているので、ｐ
+ コレクタ層10，ｎ+ バッファ層９およびｎ- 層１, ｐ
ベース領域２, ｎ+ エミッタ領域３からなるｐｎｐｎ構
造のサイリスタ動作を阻止し、ゲート・エミッタ間電位
をゼロにすることで素子をターンオフすることができ
る。
を接地し、ゲート電極６に電圧を印加することにより、
ｎ+ エミッタ領域３からチャネル領域４を通ってｎ- 層
１に電子電流が注入される。ｎ- 層１に注入された電子
電流がｎ+ バッファ層９を通過し、ｎ+ バッファ層９と
ｐ+ コレクタ層10によるｎ+ ／ｐ+ のビルトイン電圧を
電子を蓄積させることで回復するので、ｐ+ コレクタ層
10への電子の注入が起こり、それによってｐ+ コレクタ
層10からｎ+ バッファ層９およびｎ- 層１への正孔の注
入がおこり、その結果ｎ+ バッファ層９およびｎ- 層１
において伝導度変調がおこる。ｎ- 層１に注入された正
孔電流は、ｐベース領域２のｎ+ エミッタ領域３直下を
通りエミッタ電極８へ抜ける。エミッタ電極８はｐベー
ス領域２とｎ+ エミッタ領域３を短絡しているので、ｐ
+ コレクタ層10，ｎ+ バッファ層９およびｎ- 層１, ｐ
ベース領域２, ｎ+ エミッタ領域３からなるｐｎｐｎ構
造のサイリスタ動作を阻止し、ゲート・エミッタ間電位
をゼロにすることで素子をターンオフすることができ
る。
【０００４】
【発明が解決しようとする課題】ＩＧＢＴを高速化を図
る手段として、エピタキシャル法で形成するｎ- 層１を
高比抵抗化し、薄膜化することが行われる。Ｌ負荷にお
けるターンオフを考えた場合、ｎ- 層１を薄膜化するこ
とで、輸送効率の低下およびオフ時の高電界領域の形成
による掃き出される電子の高速運動が可能になり、同程
度の耐圧を有するＩＧＢＴのターンオフの高速化が図れ
る。一方、ｎ- 層１を高比抵抗化し、薄膜化すること
で、ＩＧＢＴ内蔵のｐｎｐワイドベースバイポーラトラ
ンジスタのベース幅が縮小するためｈfeが増大し、ＩＧ
ＢＴのオン抵抗が低下できる。しかし、ｎ- 層１を高比
抵抗化することは、ゲート絶縁膜５の直下に存在するｎ
- 層１にｐベース領域２との間のｎ- ｐ接合から鎖線で
境界を示す空乏層11が中央部までの広がることによる接
合ＦＥＴ (ＪＦＥＴ) 効果により、ｎ+ エミッタ領域３
から注入される電子電流の通路が狭められ、伝導度変調
するに必要な駆動電流が減少し、オン電圧の増加を招
く。実際は、ＩＧＢＴのオン状態ではゲート絶縁膜５の
直下のチャネル領域４以外部分に蓄積層が形成されてお
り、表面部分は空乏層11の広がりが蓄積層により伸びに
くくなっている。また、ｎ- 層１の表面層を高不純物濃
度にするように、りんあるいはひ素等のイオン種を表面
に打込み、ｎ層12を形成することにより、表面層での空
乏層11の広がりをある程度抑えることが可能である。し
かし、ｎ+ エミッタ領域３からチャネル領域４を通じて
注入される電子電流の通路の狭められるのは、表面近傍
よりはｐベース領域の曲率の最も大きくなっている部分
から広がっている空乏層に狭まれた部分である。これに
よるオン電圧の増加が、ＩＧＢＴを高周波で駆動する際
の問題となる。この問題は図２と導電型を入れ換えたｐ
チャネルＩＧＢＴにも同様に存在する。
る手段として、エピタキシャル法で形成するｎ- 層１を
高比抵抗化し、薄膜化することが行われる。Ｌ負荷にお
けるターンオフを考えた場合、ｎ- 層１を薄膜化するこ
とで、輸送効率の低下およびオフ時の高電界領域の形成
による掃き出される電子の高速運動が可能になり、同程
度の耐圧を有するＩＧＢＴのターンオフの高速化が図れ
る。一方、ｎ- 層１を高比抵抗化し、薄膜化すること
で、ＩＧＢＴ内蔵のｐｎｐワイドベースバイポーラトラ
ンジスタのベース幅が縮小するためｈfeが増大し、ＩＧ
ＢＴのオン抵抗が低下できる。しかし、ｎ- 層１を高比
抵抗化することは、ゲート絶縁膜５の直下に存在するｎ
- 層１にｐベース領域２との間のｎ- ｐ接合から鎖線で
境界を示す空乏層11が中央部までの広がることによる接
合ＦＥＴ (ＪＦＥＴ) 効果により、ｎ+ エミッタ領域３
から注入される電子電流の通路が狭められ、伝導度変調
するに必要な駆動電流が減少し、オン電圧の増加を招
く。実際は、ＩＧＢＴのオン状態ではゲート絶縁膜５の
直下のチャネル領域４以外部分に蓄積層が形成されてお
り、表面部分は空乏層11の広がりが蓄積層により伸びに
くくなっている。また、ｎ- 層１の表面層を高不純物濃
度にするように、りんあるいはひ素等のイオン種を表面
に打込み、ｎ層12を形成することにより、表面層での空
乏層11の広がりをある程度抑えることが可能である。し
かし、ｎ+ エミッタ領域３からチャネル領域４を通じて
注入される電子電流の通路の狭められるのは、表面近傍
よりはｐベース領域の曲率の最も大きくなっている部分
から広がっている空乏層に狭まれた部分である。これに
よるオン電圧の増加が、ＩＧＢＴを高周波で駆動する際
の問題となる。この問題は図２と導電型を入れ換えたｐ
チャネルＩＧＢＴにも同様に存在する。
【０００５】本発明の目的は、上記の問題を解決し、高
速化のために表面層にベース領域を有する高抵抗層の薄
膜化を高比抵抗化をする場合にゲート絶縁膜直下の空乏
層の広がりを抑えてオン時にチャネル領域を通じて注入
されるキャリアの通路を広くし、オン電圧を小さくした
ＩＧＢＴを提供することにある。
速化のために表面層にベース領域を有する高抵抗層の薄
膜化を高比抵抗化をする場合にゲート絶縁膜直下の空乏
層の広がりを抑えてオン時にチャネル領域を通じて注入
されるキャリアの通路を広くし、オン電圧を小さくした
ＩＧＢＴを提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の第一層の一側の表面層内
に選択的に第二導電型のベース領域が形成され、そのベ
ース領域の表面層内に選択的に第一層の露出部をはさん
で第一導電型のエミッタ領域が形成され、第一層の他側
に第二導電型のコレクタ層が形成され、ベース領域の第
一層の露出部とエミッタ領域にはさまれた部分をチャネ
ル領域として、その表面上にゲート絶縁膜を介して設け
られるゲート電極、エミッタ領域およびベース領域に共
通に接触するエミッタ電極ならびにコレクタ層に接触す
るコレクタ電極を備えたＩＧＢＴにおいて、第一層の一
側の表面層がベース領域の深さより厚く、内部の層部分
より高不純物濃度の層であるものとする。そして、第一
層のコレクタ層に接する側の層部分が内部の層部分より
高不純物濃度のバッファ層であることが有効である。ま
た、第一層の各層部分がそれぞれエピタキシャル成長で
形成された層であることが有効である。
めに、本発明は、第一導電型の第一層の一側の表面層内
に選択的に第二導電型のベース領域が形成され、そのベ
ース領域の表面層内に選択的に第一層の露出部をはさん
で第一導電型のエミッタ領域が形成され、第一層の他側
に第二導電型のコレクタ層が形成され、ベース領域の第
一層の露出部とエミッタ領域にはさまれた部分をチャネ
ル領域として、その表面上にゲート絶縁膜を介して設け
られるゲート電極、エミッタ領域およびベース領域に共
通に接触するエミッタ電極ならびにコレクタ層に接触す
るコレクタ電極を備えたＩＧＢＴにおいて、第一層の一
側の表面層がベース領域の深さより厚く、内部の層部分
より高不純物濃度の層であるものとする。そして、第一
層のコレクタ層に接する側の層部分が内部の層部分より
高不純物濃度のバッファ層であることが有効である。ま
た、第一層の各層部分がそれぞれエピタキシャル成長で
形成された層であることが有効である。
【０００７】
【作用】第一層のベース領域の深さより厚い表面層の不
純物濃度を高くすることにより、ベース領域の底面につ
ながる曲率の大きい部分よりの空乏層の広がりを抑制す
ることができるので、ＪＦＥＴ効果によるキャリア通路
の狭まりが少なくなるため、オン電圧が小さくなる。
純物濃度を高くすることにより、ベース領域の底面につ
ながる曲率の大きい部分よりの空乏層の広がりを抑制す
ることができるので、ＪＦＥＴ効果によるキャリア通路
の狭まりが少なくなるため、オン電圧が小さくなる。
【０００８】
【実施例】図１は本発明の一実施例のｎチャネルＩＧＢ
Ｔの構造を示す断面図で、図２と共通の部分には同一の
符号が付されている。このＩＧＢＴにおいては、ｎ- 層
１の表面層にｎ+ 層21が形成されている。そしてｐベー
ス領域２はこのｎ+ 層21の中に設けられている。このＩ
ＧＢＴは次のようにして作成された。ｐ+ 基板10には比
抵抗0.01Ω・cmのシリコン基板を用い、その上に比抵抗
0.01Ω・cmのｎ+ バッファ層９を５μｍの厚さに、比抵
抗150 〜200 Ωcmのｎ- 層１を50μｍの厚さに、比抵抗
20〜60Ωcmのｎ+ 層21を５μｍの厚さに順次エピタキシ
ャル成長で積層した。そして、ｎ+ 層21の表面にゲート
絶縁膜５を介して多結晶シリコンからなるゲート電極６
を形成し、このゲート電極をマスクとするイオン打込
み, 熱処理により深さ４μｍのｐベース領域２とｎ+ エ
ミッタ領域３を形成した。
Ｔの構造を示す断面図で、図２と共通の部分には同一の
符号が付されている。このＩＧＢＴにおいては、ｎ- 層
１の表面層にｎ+ 層21が形成されている。そしてｐベー
ス領域２はこのｎ+ 層21の中に設けられている。このＩ
ＧＢＴは次のようにして作成された。ｐ+ 基板10には比
抵抗0.01Ω・cmのシリコン基板を用い、その上に比抵抗
0.01Ω・cmのｎ+ バッファ層９を５μｍの厚さに、比抵
抗150 〜200 Ωcmのｎ- 層１を50μｍの厚さに、比抵抗
20〜60Ωcmのｎ+ 層21を５μｍの厚さに順次エピタキシ
ャル成長で積層した。そして、ｎ+ 層21の表面にゲート
絶縁膜５を介して多結晶シリコンからなるゲート電極６
を形成し、このゲート電極をマスクとするイオン打込
み, 熱処理により深さ４μｍのｐベース領域２とｎ+ エ
ミッタ領域３を形成した。
【０００９】ＩＧＢＴを上記のような構造にすることに
より、ｐベース領域２の底面につながる曲率の大きい部
分の外側での空乏層11の広がりが抑制されるので、ＪＦ
ＥＴ効果が弱まり、ＪＦＥＴ効果を考慮して広くしてい
たｐベース領域２の間のｎ層の露出部分の幅を短縮する
ことが可能になった。その結果、同一半導体基板面積内
に形成されるＩＧＢＴ単位セルの密度を増加することが
でき、オン電圧を大幅に低下させることができた。一
方、ｎ+ 層21の下には高比抵抗のｎ- 層１が残るため、
ｎ- 層の高比抵抗化, 薄膜化による高速化の効果は失わ
れることはない。
より、ｐベース領域２の底面につながる曲率の大きい部
分の外側での空乏層11の広がりが抑制されるので、ＪＦ
ＥＴ効果が弱まり、ＪＦＥＴ効果を考慮して広くしてい
たｐベース領域２の間のｎ層の露出部分の幅を短縮する
ことが可能になった。その結果、同一半導体基板面積内
に形成されるＩＧＢＴ単位セルの密度を増加することが
でき、オン電圧を大幅に低下させることができた。一
方、ｎ+ 層21の下には高比抵抗のｎ- 層１が残るため、
ｎ- 層の高比抵抗化, 薄膜化による高速化の効果は失わ
れることはない。
【００１０】
【発明の効果】本発明によれば、高比抵抗層の逆導電型
のベース領域の設けられる表面層部分のみを低比抵抗と
することにより、ベース領域との界面の接合から広がる
空乏層によるＪＦＥＴ効果が抑制される。その結果、高
比抵抗化,薄膜化に基づくオフ時のキャリア掃き出しの
促進による高速化の効果を残したままオン電圧を低下す
ることができ、オン電圧とターンオフ時間とのトレード
オフ関係が改善され、オン時の電力損失を低減すること
ができた。
のベース領域の設けられる表面層部分のみを低比抵抗と
することにより、ベース領域との界面の接合から広がる
空乏層によるＪＦＥＴ効果が抑制される。その結果、高
比抵抗化,薄膜化に基づくオフ時のキャリア掃き出しの
促進による高速化の効果を残したままオン電圧を低下す
ることができ、オン電圧とターンオフ時間とのトレード
オフ関係が改善され、オン時の電力損失を低減すること
ができた。
【図１】本発明の一実施例のＩＧＢＴの部分断面図
【図２】従来のＩＧＢＴの部分断面図
１ ｎ- 高比抵抗層
２ ｐベース領域
３ ｎ+ エミッタ領域
４ チャネル領域
５ ゲート絶縁膜
６ ゲート電極
８ エミッタ電極
９ ｎ+ バッファ層
１０ ｐ+ コレクタ層
１１ コレクタ電極
２１ ｎ+ 低比抵抗表面層
Claims (3)
- 【請求項１】第一導電型の第一層の一側の表面層内に選
択的に第二導電型のベース領域が形成され、そのベース
領域の表面層内に選択的に第一層の露出部をはさんで第
一導電型のエミッタ領域が形成され、第一層の他側に第
二導電型のコレクタ層が形成され、ベース領域の第一層
の露出部とエミッタ領域にはさまれた部分をチャネル領
域として、その表面上にゲート絶縁膜を介して設けられ
るゲート電極、エミッタ領域およびベース領域に共通に
接触するエミッタ電極ならびにコレクタ層に接触するコ
レクタ電極を備えたものにおいて、第一層の一側の表面
層がベース領域の深さより厚く、内部の層部分より高不
純物濃度の層であることを特徴とする絶縁ゲート型バイ
ポーラトランジスタ。 - 【請求項２】第一層のコレクタ層に接する側の層部分が
内部の層部分より高不純物濃度のバッファ層である請求
項１記載の絶縁ゲート型バイポーラトランジスタ。 - 【請求項３】第一層の各層部分がそれぞれエピタキシャ
ル成長で形成された層である請求項１あるいは２記載の
絶縁ゲート型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178548A JPH0529628A (ja) | 1991-07-19 | 1991-07-19 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178548A JPH0529628A (ja) | 1991-07-19 | 1991-07-19 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529628A true JPH0529628A (ja) | 1993-02-05 |
Family
ID=16050411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178548A Pending JPH0529628A (ja) | 1991-07-19 | 1991-07-19 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529628A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273359A (ja) * | 2002-03-15 | 2003-09-26 | Toshiba Corp | 高耐圧半導体装置 |
| JP2006511961A (ja) * | 2002-12-20 | 2006-04-06 | クリー インコーポレイテッド | 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法 |
| JP2006303323A (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2008211178A (ja) * | 2007-02-27 | 2008-09-11 | Cree Inc | 電流抑制層を備える絶縁ゲート・バイポーラ・トランジスタ |
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-
1991
- 1991-07-19 JP JP3178548A patent/JPH0529628A/ja active Pending
Cited By (12)
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