JP2006303323A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ＳｉＣ半導体を用いながらオン抵抗を効果的に低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｎ型ＳｉＣ半導体基板２０には、間隔を開けて複数のＰ型ウエル２３が形成されている。Ｐ型ウエル２３の内方の領域にはＮ⁺型ソース層２６が形成されている。隣接するＰ型ウエル２３に跨るように、半導体基板２０上に、ゲート絶縁膜２４を挟んで、ゲート電極２５が形成されている。隣り合うＰ型ウエル２３の間の領域には、Ｎ型不純物拡散層４１が形成されている。
【選択図】 図１

Description

この発明は、ＳｉＣ（炭化シリコン）半導体基板を用いた半導体装置およびその製造方法に関する。

家庭用民生機器や電気自動車（たとえばハイブリッド車）の電源（とくにインバータを用いたもの）には、従来から、Ｓｉ（シリコン）半導体基板を用いたパワーＭＯＳＦＥＴが用いられてきた。パワーエレクトロニクスの分野では、電力変換時におけるデバイスでの損失が問題となっており、低損失化が課題となっているが、Ｓｉ材料を用いたパワーＭＯＳＦＥＴでは技術的な限界に近づきつつあると言われており、さらなる高効率化の実現は困難な状況に立ち至っている。

そこで、ＳｉＣ半導体のパワーデバイスへの応用についての研究が進められている。ＳｉＣは、バンドギャップがＳｉの３倍、絶縁破壊電界がＳｉの１０倍などといった、優れた物性を持つ化合物であり、パワーデバイスに応用すれば、Ｓｉ系パワーデバイスよりも低損失なデバイスを実現できる。しかし、ＳｉＣ半導体基板を用いたＭＯＳＦＥＴには、チャネル部分の抵抗が高いという課題があり、実用化が困難であると言われている。

図８は、ＳｉＣ半導体基板を用いたパワーＭＯＳＦＥＴの構造例を示す図解的な断面図である。Ｎ型ＳｉＣ半導体基板１上にＮ型ＳｉＣエピタキシャル層２が形成されており、このＳｉＣエピタキシャル層２の表層部にＭＯＳ構造が形成されている。すなわち、ＳｉＣエピタキシャル層２の表層部には、間隔を開けてＰ型ウエル３が複数個形成されており、隣接するＰ型ウエル３に跨る領域には、ＳｉＣエピタキシャル層２上に、ゲート絶縁膜４を挟んで、ゲート電極５が形成されている。図８ではゲート電極５は分離されて表されているが、これらは、図示しない位置で連続している。

各Ｐ型ウエル３内には、ゲート電極５の縁部に沿ってＮ⁺型ソース層６が形成され、さらに、Ｐ型ウエル３に接続されたＰ⁺型層７が形成されている。Ｎ⁺型ソース層６およびＰ⁺型層７は、ＳｉＣエピタキシャル層２の表面に形成されたコンタクトメタル８（たとえば、Ｎｉからなるもの）に接続されている。このコンタクトメタル８は、ゲート電極５を覆う層間絶縁膜９およびゲート絶縁膜４に形成されたコンタクト孔１０を介して、ソース電極１１に接合され、電気的に接続されている。ソース電極１１は、層間絶縁膜９上のほぼ全面を覆って形成される金属層（たとえば、Ａｌからなるもの）からなり、コンタクト孔１０に入り込んで、コンタクトメタル８と接触するようになっている。

このような構成により、ゲート電極５に適切な電圧を印加すれば、Ｐ型ウエル３においてゲート電極５の直下に位置するチャネル領域１２に反転層が生じ、ドレイン領域としてのＳｉＣ半導体基板１とソース層６との間が導通する。このようにして、トランジスタ動作が可能となる。
特開２０００−２２１３７号公報（図７）

前記のような構成のパワーＭＯＳＦＥＴの場合、Ｐ型ウエル３間の間隔が狭いと、この間を通る電流は、いわゆるＪＦＥＴ（Junction Field-Effect Transistor）抵抗を受け、オン抵抗が高くなる。むろん、この問題は、Ｐ型ウエル３間の間隔を広くとることによって解消されるが、この場合には、単位面積当たりのチャネル幅（チャネル領域１２の総延長）が短くなり、チャネル抵抗が増加してしまう。すなわち、もともとＳｉＣ半導体を用いたＭＯＳＦＥＴにおいて最大の課題ともいうべき大きなチャネル抵抗をさらに増大させてしまう結果を招き、オン抵抗が高くなる。

したがって、ＳｉＣ半導体を用いたＭＯＳＦＥＴのオン抵抗（ＪＦＥＴ抵抗およびチャネル抵抗を含む。）の低減は、容易にはなしえない課題となっていた。
そこで、この発明の目的は、ＳｉＣ半導体を用いながらオン抵抗を効果的に低減することが可能な半導体装置およびその製造方法を提供することである。

上記の目的を達成するための請求項１記載の発明は、第１導電型のＳｉＣ半導体基板（２０）と、このＳｉＣ半導体基板上に間隔を開けて形成され、前記第１導電型とは異なる第２導電型の複数のウエル（２３）と、隣り合う前記ウエル間に前記第１導電型の不純物を導入して形成された不純物拡散層（４１）とを含むことを特徴とする半導体装置である。なお、括弧内の英数字は後述の実施形態における対応構成要素等を表す。以下、この項において同じ。

この構成によれば、隣り合うウエル間に第１導電型の不純物拡散層を設けることによって、ウエル間の領域を通る電流が受けるＪＦＥＴ抵抗を低減することができる。したがって、ウエル間の間隔を狭くすることができるので、隣接するウエル間にゲート電極（２５）を設ける場合に、隣接するゲート電極間の間隔を短くして、微細構造化を図ることができる。このようにして、単位面積当たりのチャネル幅を増加することができ、かつ、ＪＦＥＴ抵抗を低く抑えることができるので、オン抵抗を低減することができる。

請求項２記載の発明は、各ウエル内において前記不純物拡散層とは所定の間隔を開けた領域に前記第１導電型の不純物を導入して形成されたソース拡散領域（２６）をさらに含むことを特徴とする請求項１記載の半導体装置である。
この構成によれば、前記不純物拡散層と前記ソース拡散領域との間の前記ウエル内の領域をチャネル領域とすることができる。このチャネル領域上に絶縁膜を介してゲート電極を配置することにより、チャネル領域における反転層の形成を制御でき、ソース拡散領域と不純物拡散層との間の電流を制御できる。

前述のようにウエル間の距離の短縮によってチャネル幅の増加を図ることができるので、ＳｉＣ半導体に特有の高いチャネル抵抗の問題を克服して、オン抵抗を低減することができる。
前記不純物拡散層は、請求項３に記載されているように、前記ウエルと重なり合わないように形成されていてもよく、また、請求項４に記載されているように、縁部において前記ウエルと重なり合っていてもよい。

請求項５記載の発明は、前記不純物拡散層と前記ソース拡散領域との間隔が０．３μｍ以上２．０μｍ以下であることを特徴とする請求項２記載の半導体装置である。
この構成では、不純物拡散層とソース拡散領域との間の間隔によって規定されるチャネル長が短いため、チャネル抵抗を低減することができ、オン抵抗をさらに低減できる。
請求項６記載の発明は、第１導電型のＳｉＣ半導体基板（２０）上に、前記第１導電型とは異なる第２導電型の複数のウエル（２３）を間隔を開けて形成する工程と、隣り合う前記ウエル間に前記第１導電型の不純物を導入して不純物拡散層（４１）を形成する工程とを含むことを特徴とする半導体装置の製造方法である。この方法により、請求項１に記載の半導体装置を得ることができる。

請求項７記載の発明は、各ウエル内において前記不純物拡散層から所定の間隔を開けた領域に、前記不純物拡散層の形成のためのマスクと同じマスクを用いたイオン注入によって、当該不純物拡散層の形成と同時に、ソース拡散領域（２６）を形成する工程をさらに含むことを特徴とする請求項６記載の半導体装置の製造方法である。この方法によれば、不純物拡散層とソース拡散層との間隔を正確に規定することができるので、これらの間隔を短く（たとえば、０．３μｍ〜２．０μｍ）することができる。これにより、チャネル長を短くして、チャネル抵抗の低減を図ることができる。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る個別半導体素子としてのパワーＭＯＳＦＥＴの構成を示す図解的な断面図である。このパワーＭＯＳＦＥＴは、Ｎ⁺型ＳｉＣ基板２１上にＮ型ＳｉＣエピタキシャル層２２を成長させて作製したＳｉＣ半導体基板２０を備えている。Ｎ型エピタキシャル層２２の表層部には、複数のＰ型ウエル２３が間隔を開けて形成されている。この実施形態では、個々のＰ型ウエル２３は、図２の図解的な平面図に示すように、たとえば矩形（正方形を含む）に形成されていて、この矩形のＰ型ウエル２３がＳｉＣ半導体基板２０上にたとえば格子状に分散配列されて形成されている。

隣り合うＰ型ウエル２３間の領域に跨るように、ＳｉＣ半導体基板２０の表面には、ゲート絶縁膜２４を挟んでゲート電極２５が形成されている。各Ｐ型ウエル２３内において、ゲート電極２５の縁部にゲート絶縁膜２４を介して対向する位置には、それぞれＮ⁺型ソース層２６が形成されている。このＮ⁺型ソース層２６は、この実施形態ではＰ型ウエル２３とほぼ相似形の矩形形状を有し、その内方の中央部には、Ｐ型ウエル２３の配線接続のためのＰ⁺型層２７が形成されている。

ゲート電極２５は、層間絶縁膜２９によって覆われている。この層間絶縁膜２９およびゲート絶縁膜２４には、Ｐ⁺型層２７およびこのＰ⁺型層２７周囲のＮ⁺型ソース層２６の一部を露出させるコンタクト孔３０が形成されている。このコンタクト孔３０の底部には、コンタクトメタル２８が形成されていて、このコンタクトメタル２８は、Ｐ⁺型層２７およびＮ⁺型ソース層２６に電気的に接続されている。さらに、層間絶縁膜２９上のほぼ全面を覆うようにソース電極３１が形成されていて、このソース電極３１は、コンタクト孔３０に入り込み、コンタクトメタル２８に接合されている。ドレインとなるＳｉＣ基板２１の下面には、ドレイン電極３２が形成されている。

Ｎ型エピタキシャル層２２の表層部（ＳｉＣ半導体基板２０表層部）において、各Ｐ型ウエル２３を取り囲む領域（隣接するＰ型ウエル２３の間の領域）には、第１Ｎ型不純物拡散層４１（図２においては２点鎖線で囲んだ斜線領域で示す。）が形成されている。この第１Ｎ型不純物拡散層４１は、Ｐ型ウエル２３の縁部に重なるように形成されている。
一方、Ｐ型ウエル２３の内部には、第１Ｎ型不純物拡散層４１の縁部に対向するように第２Ｎ型不純物拡散層４２（図２においては２点鎖線で囲んだ斜線領域で示す。が形成されている。この第２Ｎ型不純物拡散層４２は、この実施形態では、矩形リング状に形成されており、Ｎ⁺型ソース層２６とほぼ重なり合うとともに、Ｎ⁺型ソース層２６から外方にはみ出して、その縁部がＰ型ウエル２３内に配置されている。

この実施形態では、第１Ｎ型不純物拡散層４１および第２Ｎ型不純物拡散層４２は、共通のマスクを用いたイオン注入により自己整合的に形成されており、第１および第２Ｎ型不純物拡散層４１，４２の対向する縁部間の距離は至るところで一定となっている。この距離は、たとえば、０．３μｍ〜２．０μｍとされることが好ましい。
このような構成により、ゲート電極２５に適切な電圧を印加すれば、Ｐ型ウエル２３の表面においてゲート電極２５に対向する部分に反転層（チャネル）が形成されることになる。この反転層を介して、第１および第２Ｎ型不純物拡散層４１，４２間が導通し、ドレイン領域として機能するＮ型ＳｉＣ半導体基板２０からソース電極３１へと向かう電流が流れることになる。

Ｐ⁺型ウエル２３において、実質的にチャネル領域３５として機能するのは、第１および第２Ｎ型不純物拡散層４１，４２の間のＰ型の領域である。このチャネル領域３５の距離（チャネル長）Ｌは、第１および第２Ｎ型不純物拡散層４１，４２の間の距離によって規定されることになるが、前述のとおり、この距離は至るところで一定となっている。そのため、安定したデバイス特性を得ることができ、製品間の特性のばらつきも抑制できる。

また、Ｐ型ウエル２３の間の領域に第１Ｎ型不純物拡散層４１が形成されていることにより、隣接するＰ型ウエル２３の間を電流が通るときに受けるＪＦＥＴ抵抗が低減されることになる。そのため、複数のＰ型ウエル２３を、ＪＦＥＴ抵抗を大きく増大させることなく近接配置することが可能となる。その結果、単位面積中に多数のＰ型ウエル２３を配置して微細構造化を図ることができる。これにより、チャネル領域３５の総延長であるチャネル幅を大幅に増大させることができる。その結果、低いオン抵抗を実現することができる。

しかも、第１および第２Ｎ型不純物拡散層４１，４２が共通のマスクを用いたイオン注入によって自己整合的に形成されるため、これらの間の距離を短く設定して、チャネル長Ｌを短くすることができる。これによりチャネル抵抗をさらに低減することができるので、オン抵抗をより一層低くすることが可能となる。
図３Ａ〜３Ｆは、前述のパワーＭＯＳＦＥＴの製造工程を説明するための図解的な断面図である。まず、図３Ａに示すように、Ｎ⁺型ＳｉＣ基板２１上にＮ型エピタキシャル層２２が成長させられ、その後にイオン注入によりＰ型ウエル２３が形成される。さらに、別のマスクを用いて、Ｐ型ウエル２３のほぼ中央部にＰ型不純物をイオン注入することにより、Ｐ⁺型層２７が形成される。

次いで、図３Ｂに示すように、別のマスクを用いたＮ型不純物イオンの注入によって、Ｎ⁺型ソース層２６が形成される。
その後、図３Ｃに示すように、第１および第２Ｎ型不純物拡散層４１，４２に対応したパターンの開口を有するイオン注入マスク３７を用いてＮ型不純物イオンを注入することによって、第１および第２Ｎ型不純物拡散層４１，４２が同時に形成される。

次いで、図３Ｄに示すように、ＳｉＣ半導体基板２０の表面にゲート絶縁膜２４が形成され、さらに、Ｐ型ウエル２３の中央領域を露出させるパターンのゲート電極２５（たとえばポリシリコンからなるもの）が形成される。そして、ゲート電極２５から露出している領域のゲート絶縁膜２４の中央部に、Ｐ⁺型層２７およびＮ⁺型ソース層２６の一部の領域を露出させる開口が形成され、この開口に、たとえばＮｉからなるコンタクトメタル２８が埋め込まれる。また、Ｎ⁺型ＳｉＣ基板２１の下面にはドレイン電極３２となる金属膜が形成される。

次いで、図３Ｅに示すように、コンタクトメタル２８の上方領域にコンタクト孔３０を有する層間絶縁膜２９（たとえば、ＳｉＯ₂からなるもの）が形成され、この層間絶縁膜２９によってゲート電極２５が覆われることになる。
そして、図３Ｆに示すように、全面にソース電極３１を構成する金属膜（たとえばＡｌからなるもの）が形成される。このソース電極３１は、コンタクト孔３０に入り込み、コンタクトメタル２８に接合されることになる。

このようにして、図１に示す構造のパワーＭＯＳＦＥＴを得ることができる。
そして、第１および第２Ｎ型不純物拡散層４１，４２が、イオン注入マスク３７を共通に用いたイオン注入によって自己整合的に形成されるので、これらの間の距離によって規定されるチャネル長Ｌは、ＳｉＣ半導体基板２０上の至るところで一定となる。これにより、安定なデバイス特性を得ることができ、製品毎の特性のばらつきを抑制することができる。

図４は、この発明の第２の実施形態に係るパワーＭＯＳＦＥＴの構成を説明するための図解的な断面図である。この図４において、前述の図１に示された各部と対応する部分には図１の場合と同一の参照符号を付して示す。この実施形態では、前述の第１の実施形態における第２Ｎ型不純物拡散層４２が設けられていない。一方、Ｐ型ウエル２３を取り囲む領域（Ｐ型ウエル２３の間の領域）には、Ｐ型ウエル２３に縁部を入り込ませたＮ型不純物拡散層４１が形成されている。したがって、このＮ型不純物拡散層４１とＮ⁺型ソース層２６との間の領域がチャネル領域３５となり、これらの間の距離によってチャネル長Ｌが規定されることになる。

この実施形態では、Ｎ型不純物拡散層４１は、Ｎ⁺型ソース層２６と共通のイオン注入マスクを用いて、自己整合的に形成されていて、Ｎ⁺型ソース層２６が第２Ｎ型不純物拡散層としての役割を担う。そのため、前述の第１の実施形態の場合と同じく、チャネル長Ｌは基板２０上のいたるところで一定となり、安定したデバイス特性を得ることができる。

むろん、Ｎ型不純物拡散層４１によって、ＪＦＥＴ抵抗を低減することができるから、Ｐ型ウエル２３間の距離を縮小して微細構造化を図ることができ、それによりチャネル幅を増大させ、オン抵抗の低減を図ることができる。また、Ｎ型不純物拡散層４１とＮ⁺型ソース層２６とが自己整合的に形成されるので、これらの間の距離を短くして（たとえば、０．３μｍ〜２．０μｍ）、チャネル長Ｌを短縮することができる。その結果、チャネル抵抗を一層低減して、オン抵抗の低減を図ることができる。

図５は、前述の図４の構成を変形して、Ｐ型ウエル２３に入り込まないようにＮ型不純物拡散層４１を形成した構成を示す。この構成によっても、隣接するＰ型ウエル２３間を通る電流が受けるＪＦＥＴ抵抗を低減することができるので、Ｐウエル２３の間の距離を縮小して微細構造化を図り、ゲート幅を増大して、オン抵抗の低減を図ることができる。
図６は、前述の図４の構成を変形して、Ｎ型不純物拡散層４１の形成を、Ｎ⁺型ソース層２６の形成のためのイオン注入とは別のイオン注入工程によって行った場合を示している。同様に、図７には、図５の構成を変形して、Ｎ型不純物拡散層４１の形成を、Ｎ⁺型ソース層２６の形成のためのイオン注入とは別のイオン注入工程によって行った例を示す。これらの場合、Ｎ⁺型ソース層２６の層厚と、Ｎ型不純物拡散層４１の層厚とが異なることになる。

図６および図７の各構成では、Ｎ型不純物拡散層４１の不純物濃度および層厚を、Ｎ⁺型ソース層２６に依存することなく定めることができる。そのため、Ｎ型不純物拡散層４１の不純物濃度および拡散深さを、ＪＦＥＴ抵抗低減の目標値や必要な耐圧を考慮して適切に定めることができ、これにより、安定したデバイス特性と、オン抵抗の低減とを両立したパワーＭＯＳＦＥＴを構成することができる。

以上、この発明の実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、パワーＭＯＳＦＥＴを例にとったが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他の構造の半導体装置にも、この発明の適用が可能である。
また、前述の実施形態では、Ｎ型ＳｉＣ半導体基板２０上にＮチャンネル型のＭＯＳＦＥＴを形成した例を示したが、Ｐ型ＳｉＣ半導体基板を用い、各部の導電型を前述の各実施形態の場合とは反対にして、Ｐチャンネル型のＭＯＳＦＥＴを構成してもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

この発明の第１の実施形態に係る個別半導体素子としてのパワーＭＯＳＦＥＴの構成を示す図解的な断面図である。 前記パワーＭＯＳＦＥＴの一部の図解的な平面図である。 図３Ａ〜３Ｆは、前述のパワーＭＯＳＦＥＴの製造工程を説明するための図解的な断面図である。 この発明の第２の実施形態に係るパワーＭＯＳＦＥＴの構成を説明するための図解的な断面図である。 前記第２の実施形態の変形例を示す図解的な断面図である。 前記第２の実施形態の他の変形例を示す図解的な断面図である。 前記第２の実施形態のさらに他の変形例を示す図解的な断面図である。 ＳｉＣ半導体基板を用いた従来のパワーＭＯＳＦＥＴの構造例を示す図解的な断面図である。

符号の説明

２０ Ｎ型半導体基板
２１ Ｎ⁺型ＳｉＣ基板
２２ Ｎ型エピタキシャル層
２３ Ｐ型ウエル
２４ ゲート絶縁膜
２５ ゲート電極
２６ Ｎ⁺型ソース層
２７ Ｐ⁺型層
２８ コンタクトメタル
２９ 層間絶縁膜
３０ コンタクト孔
３１ ソース電極
３２ ドレイン電極
３５ チャネル領域
３７ イオン注入マスク
４１ 第１Ｎ型不純物拡散層
４２ 第２Ｎ型不純物拡散層

Claims (7)

1. 第１導電型のＳｉＣ半導体基板と、
   このＳｉＣ半導体基板上に間隔を開けて形成され、前記第１導電型とは異なる第２導電型の複数のウエルと、
   隣り合う前記ウエル間に前記第１導電型の不純物を導入して形成された不純物拡散層とを含むことを特徴とする半導体装置。
2. 各ウエル内において前記不純物拡散層とは所定の間隔を開けた領域に前記第１導電型の不純物を導入して形成されたソース拡散領域をさらに含むことを特徴とする請求項１記載の半導体装置。
3. 前記不純物拡散層は、前記ウエルと重なり合わないように形成されていることを特徴とする請求項１記載の半導体装置。
4. 前記不純物拡散層は、縁部において前記ウエルと重なり合っていることを特徴とする請求項１記載の半導体装置。
5. 前記不純物拡散層と前記ソース拡散領域との間隔が０．３μｍ以上２．０μｍ以下であることを特徴とする請求項２記載の半導体装置。
6. 第１導電型のＳｉＣ半導体基板上に、前記第１導電型とは異なる第２導電型の複数のウエルを間隔を開けて形成する工程と、
   隣り合う前記ウエル間に前記第１導電型の不純物を導入して不純物拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
7. 各ウエル内において前記不純物拡散層から所定の間隔を開けた領域に、前記不純物拡散層の形成のためのマスクと同じマスクを用いたイオン注入によって、当該不純物拡散層の形成と同時に、ソース拡散領域を形成する工程をさらに含むことを特徴とする請求項６記載の半導体装置の製造方法。

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