JP2724204B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
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- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ドレイン，ソースおよびゲートが半導体ウ
ェハの一方の面に形成された横型の導電変調型MOSFETに
関する。
ェハの一方の面に形成された横型の導電変調型MOSFETに
関する。
（従来の技術） 第15図は、従来の横型の導電変調型MOSFETの要部構造
を示す。半導体ウェハは、p+型シリコン基板１にp-型層
２をエピタキシャル形成したものを用いている。このウ
ェハの表面にｐ型ベース層７が形成され，その中に選択
的にn+型ソース層９が形成されている。またｐ型ベース
層７に隣接してn-型高抵抗ベース層（ドリフト層）４と
ｎ型低抵抗ベース層（バッファ層）３が形成されてい
る。ｎ型バッファ層３の表面にはp+型ドレイン層８が形
成されている。ｐ型ベース層７のn+型ソース層９とn-型
ドリフト層４に挟まれた領域をチャネル領域として、こ
の上にゲート絶縁膜５を介してゲート電極６が形成され
ている。ソース電極10はソース層９とｐ型ベース層７に
同時にコンタクトするように配設され、ドレイン電極11
はp+型ドレイン層８にコンタクトさせている。
を示す。半導体ウェハは、p+型シリコン基板１にp-型層
２をエピタキシャル形成したものを用いている。このウ
ェハの表面にｐ型ベース層７が形成され，その中に選択
的にn+型ソース層９が形成されている。またｐ型ベース
層７に隣接してn-型高抵抗ベース層（ドリフト層）４と
ｎ型低抵抗ベース層（バッファ層）３が形成されてい
る。ｎ型バッファ層３の表面にはp+型ドレイン層８が形
成されている。ｐ型ベース層７のn+型ソース層９とn-型
ドリフト層４に挟まれた領域をチャネル領域として、こ
の上にゲート絶縁膜５を介してゲート電極６が形成され
ている。ソース電極10はソース層９とｐ型ベース層７に
同時にコンタクトするように配設され、ドレイン電極11
はp+型ドレイン層８にコンタクトさせている。
この導電変調型MOSFETにおいて、ゲート電極６にソー
ス電極10に対して正のバイアスを印加すると、ゲート電
極６下のｐ型ベース層７の表面（チャネル領域）が反転
してソース層９からn-型ドリフト層４に電子が注入され
る。この電子電流がｎ型バッファ層３を介してドレイン
層８に入ると、そのpn接合が順バイアスされる結果、ド
レイン層８から正孔がｎ型バッファ層３を介してn-型ド
リフト層４に注入される。こうしてn-型ドリフト層４に
は電子および正孔が蓄積されて導電変調が起こる。この
導電変調の効果により、オン時にはn-型ドリフト層４の
抵抗が実質的に小さいものとなり、小さいオン電圧が得
られる。
ス電極10に対して正のバイアスを印加すると、ゲート電
極６下のｐ型ベース層７の表面（チャネル領域）が反転
してソース層９からn-型ドリフト層４に電子が注入され
る。この電子電流がｎ型バッファ層３を介してドレイン
層８に入ると、そのpn接合が順バイアスされる結果、ド
レイン層８から正孔がｎ型バッファ層３を介してn-型ド
リフト層４に注入される。こうしてn-型ドリフト層４に
は電子および正孔が蓄積されて導電変調が起こる。この
導電変調の効果により、オン時にはn-型ドリフト層４の
抵抗が実質的に小さいものとなり、小さいオン電圧が得
られる。
ゲート電極６をソース電極10に対して負または零にバ
イアスすることにより，チャネル領域の反転層が消失し
てターンオフする。
イアスすることにより，チャネル領域の反転層が消失し
てターンオフする。
この様な横型の導電変調型MOSFETにおいて、ターンオ
フ時のスイッチング速度を速くするためには、ｎ型ベー
ス層に蓄積したキャリアを速やかに消滅させることが必
要である。ｎ型ベース層内に蓄積した電子が速やかにド
レイン層８側に抜けないと,p型ドレイン層８−ｎ型ベー
ス層3,4−ｐ型ベース層７からなるpnpトランジスタが動
作し，大きいテール電流が流れ、ターンオフ時間が長い
ものとなる。ターンオフ動作を速くする一つの方法は,n
型ベース層でのキャリア寿命を小さくすることである。
しかしこの方法は，ターンオフ特性を改善する反面，素
子のオン電圧の上昇をもたらす，という難点がある。
フ時のスイッチング速度を速くするためには、ｎ型ベー
ス層に蓄積したキャリアを速やかに消滅させることが必
要である。ｎ型ベース層内に蓄積した電子が速やかにド
レイン層８側に抜けないと,p型ドレイン層８−ｎ型ベー
ス層3,4−ｐ型ベース層７からなるpnpトランジスタが動
作し，大きいテール電流が流れ、ターンオフ時間が長い
ものとなる。ターンオフ動作を速くする一つの方法は,n
型ベース層でのキャリア寿命を小さくすることである。
しかしこの方法は，ターンオフ特性を改善する反面，素
子のオン電圧の上昇をもたらす，という難点がある。
一方、導電変調型MOSFETをモータ駆動回路のインバー
タ回路頭に用いる場合、第16図に示すように逆並列にダ
イオードを接続することが行われる。これは、モータの
インダクタンス成分に蓄積されるエネルギーを回生する
ためである。しかし、このようにダイオードを接続しな
ければならないことは、装置の大形化、コスト高の原因
となる。
タ回路頭に用いる場合、第16図に示すように逆並列にダ
イオードを接続することが行われる。これは、モータの
インダクタンス成分に蓄積されるエネルギーを回生する
ためである。しかし、このようにダイオードを接続しな
ければならないことは、装置の大形化、コスト高の原因
となる。
これらの問題を解決するため、第17図に示すように、
ドレイン電極11を一部n+型層12によりｎ型バッファ層３
に短絡させる構造が提案されている。これは、アノード
・ショート構造と呼ばれる。
ドレイン電極11を一部n+型層12によりｎ型バッファ層３
に短絡させる構造が提案されている。これは、アノード
・ショート構造と呼ばれる。
この構造を採用すれば、ターンオフ時、ｎ型ベース層
内に蓄積されたキャリアはアノード・ショート部から効
果的に排出されるので、高速のスイッチング特性が得ら
れる。またこのアノード・ショード部の導入により、導
電変調型MOSFETに等価的に第16図に示す並列ダイオード
が内蔵されることになり、外部的にダイオードを接続す
る必要がなくなる。
内に蓄積されたキャリアはアノード・ショート部から効
果的に排出されるので、高速のスイッチング特性が得ら
れる。またこのアノード・ショード部の導入により、導
電変調型MOSFETに等価的に第16図に示す並列ダイオード
が内蔵されることになり、外部的にダイオードを接続す
る必要がなくなる。
しかしこのアノード・ショート構造を採用すると,p型
ドレイン層８からn-型ベース層１への正孔の注入が抑制
されるので，導電変調の効果が十分得られず，オン電圧
が高くなってしまう。そして導電変調を起こさせるため
には、ドレイン層のｎ型ベース層の横方向抵抗を十分に
大きくすることが必要になる。具体的には、短絡部迄
のp+型ドレイン層の幅を大きくする、ｎ型ベース層の
不純物濃度を下げる、ｐ型ドレイン層下のｎ型ベース
層の厚みを小さくする、等が考えられる。しかし、の
方法は素子面積を大きいものとする。，の方法は素
子の耐圧を低いものとする。
ドレイン層８からn-型ベース層１への正孔の注入が抑制
されるので，導電変調の効果が十分得られず，オン電圧
が高くなってしまう。そして導電変調を起こさせるため
には、ドレイン層のｎ型ベース層の横方向抵抗を十分に
大きくすることが必要になる。具体的には、短絡部迄
のp+型ドレイン層の幅を大きくする、ｎ型ベース層の
不純物濃度を下げる、ｐ型ドレイン層下のｎ型ベース
層の厚みを小さくする、等が考えられる。しかし、の
方法は素子面積を大きいものとする。，の方法は素
子の耐圧を低いものとする。
（発明が解決しようとする課題） 以上のように従来の導電変調型MOSFETは、ターンオフ
時のスイッチング特性を改善しようとすると、オン電圧
が高くなり、またアノード・ショート構造を採用してし
かも導電変調の効果を十分なものにしようとすると素子
の大形化，耐圧低下を招く等の問題があった。
時のスイッチング特性を改善しようとすると、オン電圧
が高くなり、またアノード・ショート構造を採用してし
かも導電変調の効果を十分なものにしようとすると素子
の大形化，耐圧低下を招く等の問題があった。
本発明は、この様な問題を解決した導電変調型MOSFET
を提供することを目的とする。
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、第１に、横型の導電変調型MOSFETにおい
て、第１導電型のドレイン層が形成される第２導電型ベ
ース層に隣接してかつ第２導電型ベース層とはpn接合分
離された第２導電型カソード層を設け、このカソード層
にはドレイン電極と同電位設定されるカゾード電極をコ
ンタクトさせたことを特徴とする。
て、第１導電型のドレイン層が形成される第２導電型ベ
ース層に隣接してかつ第２導電型ベース層とはpn接合分
離された第２導電型カソード層を設け、このカソード層
にはドレイン電極と同電位設定されるカゾード電極をコ
ンタクトさせたことを特徴とする。
本発明は、第２に、横型の導電変調型MOSFEにおい
て、ドレイン電極を一部第２導電型ベース層にコンタク
トさせるアノード・ショート構造を採用すると共に、ド
レイン層とウェハ領域に挟まれた第２導電型ベース層表
面にゲート絶縁膜を介して第２ゲート電極を設けたこと
を特徴とする。
て、ドレイン電極を一部第２導電型ベース層にコンタク
トさせるアノード・ショート構造を採用すると共に、ド
レイン層とウェハ領域に挟まれた第２導電型ベース層表
面にゲート絶縁膜を介して第２ゲート電極を設けたこと
を特徴とする。
（作用） 第１の発明によれば、大電流が流れた時に初めて実質
的なアノード・ショート構造となる。例えば、第１導電
型をｐ型，第２導電型をｎ型として、ｎ型ベース層に隣
接してｎ型カソード層を形成した場合を考える。この素
子のオン時、ｎ型ソース層からｎ型ベース層に注入され
た電子は低注入状態ではｐ型ドレイン層に吸収される。
このときドレイン層からｎ型ベース層に正孔の注入が起
り、導電変調が生じる。電流が増大して高注入状態にな
ると、ｐ型ドレイン層からｎ型ベース層に注入される正
孔はｎ型ベース層からはみ出してウェハ内に蓄積され
る。このウェハ内の正孔蓄積量が多くなると、ｎ型ベー
ス層からウェハには電子が注入される。この電子はター
ンオフ時にはドレイン層と同じ電位に設定されたカソー
ド層に簡単に排出される。こうして高注入状態では実質
的なアノード・ショート構造が実現される。
的なアノード・ショート構造となる。例えば、第１導電
型をｐ型，第２導電型をｎ型として、ｎ型ベース層に隣
接してｎ型カソード層を形成した場合を考える。この素
子のオン時、ｎ型ソース層からｎ型ベース層に注入され
た電子は低注入状態ではｐ型ドレイン層に吸収される。
このときドレイン層からｎ型ベース層に正孔の注入が起
り、導電変調が生じる。電流が増大して高注入状態にな
ると、ｐ型ドレイン層からｎ型ベース層に注入される正
孔はｎ型ベース層からはみ出してウェハ内に蓄積され
る。このウェハ内の正孔蓄積量が多くなると、ｎ型ベー
ス層からウェハには電子が注入される。この電子はター
ンオフ時にはドレイン層と同じ電位に設定されたカソー
ド層に簡単に排出される。こうして高注入状態では実質
的なアノード・ショート構造が実現される。
しかも、ｎ型ベース層とｎ型カソード層とはpn接合分
離されているから、従来のアノード・ショート構造を採
用した場合と異なり、素子の大形化や耐圧低下を伴うこ
とがない。またｎ型カソード層とｐ型ベース層間のpn接
合ダイオードが等価的に導電変調MOSFETに逆並列に入る
から、逆導通機能をも有する。
離されているから、従来のアノード・ショート構造を採
用した場合と異なり、素子の大形化や耐圧低下を伴うこ
とがない。またｎ型カソード層とｐ型ベース層間のpn接
合ダイオードが等価的に導電変調MOSFETに逆並列に入る
から、逆導通機能をも有する。
また第２の発明によれば、ドレイン側にアノード・シ
ョート構造を採用しているが、オン時に第２ゲート電極
にバイアスを印加して第２ベース層表面にチャネルを形
成することにより、ドレイン層からウェハ領域へのキャ
リア注入を十分なものとすることができる。したがって
アノード・ショート構造を採用したことによるオン時の
ドレイン層からのキャリア注入効率の低下、それによる
オン電圧の上昇という難点は解決される。
ョート構造を採用しているが、オン時に第２ゲート電極
にバイアスを印加して第２ベース層表面にチャネルを形
成することにより、ドレイン層からウェハ領域へのキャ
リア注入を十分なものとすることができる。したがって
アノード・ショート構造を採用したことによるオン時の
ドレイン層からのキャリア注入効率の低下、それによる
オン電圧の上昇という難点は解決される。
（実施例） 以下，本発明の実施例を説明する。
第１図は，一実施例の導電変調型MOSFETの要部構造を
示す断面図である。従来例である第15図と対応する部分
には第15図と同一符号を付してある。p+（またはn+また
はn-）型シリコン層１を基板としてこの上にp-型層２を
エピタキシャル成長させたウェハを用いており、この実
施例では、ｎ型バッファ層３を挟んでｐ型ベース層７と
対向する領域のp-型層２の表面にｎ型カソード層13を設
け、このｎ型カソード層13の表面にn+型層14を介してカ
ソード電極15をオーミック・コンタクトさせている。カ
ソード電極15は、ドレイン電極11と接続されてドレイン
電極と同電位が与えられるようになっている。
示す断面図である。従来例である第15図と対応する部分
には第15図と同一符号を付してある。p+（またはn+また
はn-）型シリコン層１を基板としてこの上にp-型層２を
エピタキシャル成長させたウェハを用いており、この実
施例では、ｎ型バッファ層３を挟んでｐ型ベース層７と
対向する領域のp-型層２の表面にｎ型カソード層13を設
け、このｎ型カソード層13の表面にn+型層14を介してカ
ソード電極15をオーミック・コンタクトさせている。カ
ソード電極15は、ドレイン電極11と接続されてドレイン
電極と同電位が与えられるようになっている。
この導電変調型MOSFETの基本動作は従来のものと変わ
らない。ターンオンは，ゲート電極６にソース電極10に
対して正バイアスを与え、ｐ型ベース層７表面のチャン
ネル領域を反転させてソース層９から電子をn-ドリフト
層４に注入することにより行われる。この電子電流がｎ
型バッファ層３を介してｐ型ドレイン層８に注入される
と、そのpn接合が順バイアスされる結果ｐ型ドレイン層
８からｎ型バッファ層３を介してn-型ドリフト層４に正
孔が注入される。これにより、n-型ドリフト層４内で導
電変調が起こる。この導電変調の効果により、n-型ドリ
フト層４の抵抗を実質的に小さくでき、低いオン電圧が
得られる。大電流が流れると、ｐ型ドレイン層８から注
入された正孔はｎ型バッファ層３およびn-型ドリフト層
４をはみ出してp-型層２に蓄積される。これによってｎ
型バッファ層３の電子もp-型層２に注入されて、p-型層
２内でも導電変調が起こる。
らない。ターンオンは，ゲート電極６にソース電極10に
対して正バイアスを与え、ｐ型ベース層７表面のチャン
ネル領域を反転させてソース層９から電子をn-ドリフト
層４に注入することにより行われる。この電子電流がｎ
型バッファ層３を介してｐ型ドレイン層８に注入される
と、そのpn接合が順バイアスされる結果ｐ型ドレイン層
８からｎ型バッファ層３を介してn-型ドリフト層４に正
孔が注入される。これにより、n-型ドリフト層４内で導
電変調が起こる。この導電変調の効果により、n-型ドリ
フト層４の抵抗を実質的に小さくでき、低いオン電圧が
得られる。大電流が流れると、ｐ型ドレイン層８から注
入された正孔はｎ型バッファ層３およびn-型ドリフト層
４をはみ出してp-型層２に蓄積される。これによってｎ
型バッファ層３の電子もp-型層２に注入されて、p-型層
２内でも導電変調が起こる。
ゲート電極６をソース電極10に対して負バイアスまた
は零バイアスとすると、ゲート電極６下のチャネル反転
層が消失してソース層９からの電子注入がなくなる。こ
れにより素子はターンオフする。このときこの実施例の
素子では、p-型層２の表面にｎ型カソード層13が設けら
れているため、p-型層２内に蓄積されていた電子はこの
ｎ型カソード層13から速やかに排出される。即ち実質的
にアノード・ショート構造と同様の動作が行われ、ター
ンオフ時のスイッチング速度は速いものとなる。
は零バイアスとすると、ゲート電極６下のチャネル反転
層が消失してソース層９からの電子注入がなくなる。こ
れにより素子はターンオフする。このときこの実施例の
素子では、p-型層２の表面にｎ型カソード層13が設けら
れているため、p-型層２内に蓄積されていた電子はこの
ｎ型カソード層13から速やかに排出される。即ち実質的
にアノード・ショート構造と同様の動作が行われ、ター
ンオフ時のスイッチング速度は速いものとなる。
こうしてこの実施例によれば、ターンオン時は従来の
素子と同様に動作し、アノード・ショート構造を採用し
た場合の素子面積の増大や耐圧低下を招くことなく、低
いオン電圧特性を得ることができる。しかもターンオフ
時は、ｎ型カソード層が実質的なアノード・ショートの
働きをし、その結果高速ターンオフ特性が得られる。ま
たこの実施例の素子ではｐ型ベース層７−p-型層２−ｎ
型カソード層13からなるダイオードが素子に逆並列に入
るから、外部にダイオードを接続しなくても逆導通機能
を有する。
素子と同様に動作し、アノード・ショート構造を採用し
た場合の素子面積の増大や耐圧低下を招くことなく、低
いオン電圧特性を得ることができる。しかもターンオフ
時は、ｎ型カソード層が実質的なアノード・ショートの
働きをし、その結果高速ターンオフ特性が得られる。ま
たこの実施例の素子ではｐ型ベース層７−p-型層２−ｎ
型カソード層13からなるダイオードが素子に逆並列に入
るから、外部にダイオードを接続しなくても逆導通機能
を有する。
本発明の他の実施例をいくつか説明する。以下の実施
例において、第１図と対応する部分には、第１図と同一
符号を付して詳細な説明は省略する。
例において、第１図と対応する部分には、第１図と同一
符号を付して詳細な説明は省略する。
第２図は、第１図の構造を僅かに変形した実施例であ
り、ｎ型バッファ層３とｎ型カソード層13の間のp-型層
２表面を絶縁膜16で覆い、この絶縁膜16上を通ってドレ
イン電極11とカソード電極15を連続的に一体形成したも
のである。
り、ｎ型バッファ層３とｎ型カソード層13の間のp-型層
２表面を絶縁膜16で覆い、この絶縁膜16上を通ってドレ
イン電極11とカソード電極15を連続的に一体形成したも
のである。
第３図の実施例は、n-型ドリフト層４をｐ型ベース層
７に接触させず、ｐ型ベース層７から僅かに離して形成
したものである。これにより、ドレイン・ソース間の逆
耐圧が高いものが得られる。
７に接触させず、ｐ型ベース層７から僅かに離して形成
したものである。これにより、ドレイン・ソース間の逆
耐圧が高いものが得られる。
第４図に参考例として、半導体ウェハとしてp-型層２
をエピタキシャル成長させた上に更に極めて高抵抗のn
--型層17をエピタキシャル成長させたものを用いた場合
の素子構造を示す。この場合、n--型層17が十分に高抵
抗であれば、ｎ型カソード層13とｎ型バッファ層３は事
実上分離されるので、先の実施例と同様な効果が期待で
きる。
をエピタキシャル成長させた上に更に極めて高抵抗のn
--型層17をエピタキシャル成長させたものを用いた場合
の素子構造を示す。この場合、n--型層17が十分に高抵
抗であれば、ｎ型カソード層13とｎ型バッファ層３は事
実上分離されるので、先の実施例と同様な効果が期待で
きる。
第５図は、誘電体分離ウェハを用いた実施例である。
即ちp+型層１より上の部分が第１のシリコン基板であ
り、下の部分が第２のシリコン基板21であって、両者は
鏡面研磨されており、これらの面に分離用誘電体膜とし
て酸化膜18を形成した状態で直接接合技術により一体化
している。横方向素子分離領域には溝を設けて、その内
部に内壁面に酸化膜19を形成した状態で多結晶シリコン
膜20を埋め込んでいる。このような誘電体分離ウェハ構
造は、２枚の基板の直接接合技術によらず、例えば多結
晶シリコン中に単結晶シリコンを埋込む等の方法で形成
したものであっても勿論よい。
即ちp+型層１より上の部分が第１のシリコン基板であ
り、下の部分が第２のシリコン基板21であって、両者は
鏡面研磨されており、これらの面に分離用誘電体膜とし
て酸化膜18を形成した状態で直接接合技術により一体化
している。横方向素子分離領域には溝を設けて、その内
部に内壁面に酸化膜19を形成した状態で多結晶シリコン
膜20を埋め込んでいる。このような誘電体分離ウェハ構
造は、２枚の基板の直接接合技術によらず、例えば多結
晶シリコン中に単結晶シリコンを埋込む等の方法で形成
したものであっても勿論よい。
以上の実施例では、素子の要部断面構造のみを示した
が、より具体的に本発明を適用した実施例のレイアウト
および断面構造をいくつか示す。
が、より具体的に本発明を適用した実施例のレイアウト
および断面構造をいくつか示す。
第６図（ａ）（ｂ）は、第２図の実施例の構造を具体
化した実施例の平面図とそのＡ−Ａ′断面図である。こ
の実施例ではゲート領域が細長いリングをなして形成さ
れ、その内側にｐ型ドレイン層８が，外側にｎ型ソース
層９がそれぞれ細長いリングをなして形成され、ドレイ
ン層８に囲まれる領域ｎ型カソード層13が形成されてい
る。図は、ストライプ状に形成される素子の一単位の中
の一部であり、実際の素子では通常この様な単位素子が
複数個配列される。
化した実施例の平面図とそのＡ−Ａ′断面図である。こ
の実施例ではゲート領域が細長いリングをなして形成さ
れ、その内側にｐ型ドレイン層８が，外側にｎ型ソース
層９がそれぞれ細長いリングをなして形成され、ドレイ
ン層８に囲まれる領域ｎ型カソード層13が形成されてい
る。図は、ストライプ状に形成される素子の一単位の中
の一部であり、実際の素子では通常この様な単位素子が
複数個配列される。
第７図は、第６図の実施例を僅かに変形した実施例で
ある。この実施例では、ドレイン層８で囲まれる領域内
に複数のカソード層131,132,…を配置している。
ある。この実施例では、ドレイン層８で囲まれる領域内
に複数のカソード層131,132,…を配置している。
第８図（ａ）（ｂ）は、ドレインとソースの関係を第
６図の実施例とは逆にした実施例である。即ち、細長い
リングをなすｐ型ドレイン層８の内側にｎ型ソース層９
が配置され、外側にｎ型カソード層13が配置されてい
る。
６図の実施例とは逆にした実施例である。即ち、細長い
リングをなすｐ型ドレイン層８の内側にｎ型ソース層９
が配置され、外側にｎ型カソード層13が配置されてい
る。
第９図は、第８図の実施例を僅かに変形した実施例で
あり、細長いリングをなす単位素子に対してその直線部
にのみｎ型カソード層13を設けている。
あり、細長いリングをなす単位素子に対してその直線部
にのみｎ型カソード層13を設けている。
第10図は第９図の実施例を更に変形した実施例であ
り、複数のｎ型カソード層131,132,…を単位素子の周囲
に配列したものである。
り、複数のｎ型カソード層131,132,…を単位素子の周囲
に配列したものである。
これらの実施例によっても，先の各実施例と同様の効
果を得ることができる。
果を得ることができる。
本発明は更に種々変形して実施することができる。例
えば、第11図に示すように素子ウェハの中の領域Ａには
本発明の素子を形成し、領域Ｂには従来型の素子を作る
ということも可能である。半導体ウェハはエピタキシャ
ル・ウエハに限らずZFウェハまたはCZウェハをそのまま
用いることも可能である。各部の導電型を逆にした場合
にも本発明は当然有効である。
えば、第11図に示すように素子ウェハの中の領域Ａには
本発明の素子を形成し、領域Ｂには従来型の素子を作る
ということも可能である。半導体ウェハはエピタキシャ
ル・ウエハに限らずZFウェハまたはCZウェハをそのまま
用いることも可能である。各部の導電型を逆にした場合
にも本発明は当然有効である。
第12図は更に他の実施例である。第１図の実施例を基
本として、ｐ型ベース層７表面に形成したゲート電極６
を第１ゲート電極とし、この他に、ドレイン層８とカソ
ード層14間のウェハ表面にゲート絶縁膜22を介して第２
ゲート電極23を設けたものである。この構造の具体的な
パターンも第６図〜第８図で説明したものと同様にする
ことができる。この場合、第２ゲート電極23の表面を絶
縁膜で覆って、この上を通ってドレイン電極とカソード
電極を一体形成することができる。
本として、ｐ型ベース層７表面に形成したゲート電極６
を第１ゲート電極とし、この他に、ドレイン層８とカソ
ード層14間のウェハ表面にゲート絶縁膜22を介して第２
ゲート電極23を設けたものである。この構造の具体的な
パターンも第６図〜第８図で説明したものと同様にする
ことができる。この場合、第２ゲート電極23の表面を絶
縁膜で覆って、この上を通ってドレイン電極とカソード
電極を一体形成することができる。
この実施例の導電変調型MOSFETの基本動作は、第１図
のそれと同様である。この実施例ではターンオン時、ド
レイン電極に対して第２ゲート電極23に負の電圧を印加
する。これにより、第２ゲート電極23下のｎ型バッファ
層３表面が反転してチャネルが形成され、ドレイン層８
からp-型層２に直接正孔が注入される。この結果導電変
調の効果がより大きいものとなり、一層低いオン電圧を
得ることができる。ターンオフ時は第２ゲート電極23は
正または零バイアスとする。なお、本実施例は以下の通
りに種々変形できる。例えば、ウェハとして誘電体分離
ウェハを用いたり、ドレイン電極11とカソード電極15を
一体形成したり（ソース層、ドレイン層、カソード層の
配置関係が第８図の場合のとき）としても良い。
のそれと同様である。この実施例ではターンオン時、ド
レイン電極に対して第２ゲート電極23に負の電圧を印加
する。これにより、第２ゲート電極23下のｎ型バッファ
層３表面が反転してチャネルが形成され、ドレイン層８
からp-型層２に直接正孔が注入される。この結果導電変
調の効果がより大きいものとなり、一層低いオン電圧を
得ることができる。ターンオフ時は第２ゲート電極23は
正または零バイアスとする。なお、本実施例は以下の通
りに種々変形できる。例えば、ウェハとして誘電体分離
ウェハを用いたり、ドレイン電極11とカソード電極15を
一体形成したり（ソース層、ドレイン層、カソード層の
配置関係が第８図の場合のとき）としても良い。
第13図は、これまでに述べた実施例とは少し異質であ
る。第１図の実施例と比較すると、第１に、ドレイン側
にアノード・ショート構造を採用している点で異なる。
すなわち、ドレイン電極11の一部がｎ型バッファ層３に
コンタクトする短絡部24が形成されている。そして第２
に、カソード層は設けず、ｎ型バッファ層３表面のドレ
イン層８とp-型層２により挟まれる領域にゲート絶縁膜
22を介して第２ゲート電極23を設けている。
る。第１図の実施例と比較すると、第１に、ドレイン側
にアノード・ショート構造を採用している点で異なる。
すなわち、ドレイン電極11の一部がｎ型バッファ層３に
コンタクトする短絡部24が形成されている。そして第２
に、カソード層は設けず、ｎ型バッファ層３表面のドレ
イン層８とp-型層２により挟まれる領域にゲート絶縁膜
22を介して第２ゲート電極23を設けている。
この実施例の導電変調型MOSFETの場合も、第12図の実
施例と同様に、ターンオン時に第２ゲート電極23に負バ
イアスを与える。これにより、第12図の実施例と同様
に、オン時にドレイン層８から第２ゲート電極23下の表
面チャネルを通して正孔がp-型層２に注入され、大きい
導電変調の効果が得られる。逆導通機能は、ドレイン電
極11と短絡したｎ型バッファ層３−n-型ドリフト層４−
ｐ型ベース層７からなるpn接合ダイオードで行われる。
施例と同様に、ターンオン時に第２ゲート電極23に負バ
イアスを与える。これにより、第12図の実施例と同様
に、オン時にドレイン層８から第２ゲート電極23下の表
面チャネルを通して正孔がp-型層２に注入され、大きい
導電変調の効果が得られる。逆導通機能は、ドレイン電
極11と短絡したｎ型バッファ層３−n-型ドリフト層４−
ｐ型ベース層７からなるpn接合ダイオードで行われる。
この第13図の実施例は、アノード・ショート構造を採
用した場合のオン時のドレイン層からの正孔注入効率の
低下という問題を、第１図の実施例とは別の構成により
解決したものであるといえる。なお、本実施例におい
て、ウェハとして誘電体分離ウェハを用いても良い。
用した場合のオン時のドレイン層からの正孔注入効率の
低下という問題を、第１図の実施例とは別の構成により
解決したものであるといえる。なお、本実施例におい
て、ウェハとして誘電体分離ウェハを用いても良い。
第14図は、第12図の実施例と第13図の実施例を組み合
わせた実施例である。動作説明は省略するがこの実施例
によっても、先の各実施例と同様の効果が得られる。な
お、本実施例においても第12図の構造の場合と同様に、
第６図〜第８図で説明したパターンとすることができ
る。また、ウェハとして誘電体分離ウェハを用いること
もできる。
わせた実施例である。動作説明は省略するがこの実施例
によっても、先の各実施例と同様の効果が得られる。な
お、本実施例においても第12図の構造の場合と同様に、
第６図〜第８図で説明したパターンとすることができ
る。また、ウェハとして誘電体分離ウェハを用いること
もできる。
［発明の効果］ 以上述べたように本発明によれば、ｎ型ベース層とは
独立にドレイン層と同電位に保たれるｎ型カソード層を
設けることにより、アノード・ショート構造を採用した
場合の問題を解決し、素子面積の増大や耐圧低下をもた
らすことなく、オン電圧を低く保ちしかも高速のターン
オフ特性を得ることができ、更に逆導通機能を有する導
電変調型MOSFETを実現することができる。
独立にドレイン層と同電位に保たれるｎ型カソード層を
設けることにより、アノード・ショート構造を採用した
場合の問題を解決し、素子面積の増大や耐圧低下をもた
らすことなく、オン電圧を低く保ちしかも高速のターン
オフ特性を得ることができ、更に逆導通機能を有する導
電変調型MOSFETを実現することができる。
また本発明によれば、ドレイン側にアノード・ショー
ト構造を採用すると共に、ドレイン層とウェハ領域に挟
まれた第２導電型ベース層上にゲート絶縁膜を介して第
２ゲート電極を設け、ターンオン時この第２ゲート電極
下にチャネルを形成することによってドレイン層からウ
ェハ領域へ直接キャリア注入をおこなわせることによ
り、やはりアノード・ショート構造を採用したことの問
題を解決して、オン電圧を低く保ちしかも高速のターン
オフ特性を得ることができ、更に逆導通機能を有する導
電変調型MOSFETを実現することができる。
ト構造を採用すると共に、ドレイン層とウェハ領域に挟
まれた第２導電型ベース層上にゲート絶縁膜を介して第
２ゲート電極を設け、ターンオン時この第２ゲート電極
下にチャネルを形成することによってドレイン層からウ
ェハ領域へ直接キャリア注入をおこなわせることによ
り、やはりアノード・ショート構造を採用したことの問
題を解決して、オン電圧を低く保ちしかも高速のターン
オフ特性を得ることができ、更に逆導通機能を有する導
電変調型MOSFETを実現することができる。
第１図は本発明の一実施例の導電変調型MOSFETの要部構
造を示す断面図， 第２図は他の実施例の導電変調型MOSFETを示す断面図， 第３図は他の実施例の導電変調型MOSFETの要部構造を示
す断面図， 第４図は参考例としての導電変調型MOSFETの要部構造を
示す断面図， 第５図は他の実施例の導電変調型MOSFETの要部構造を示
す断面図， 第６図（ａ）（ｂ）は第２図の実施例をより具体化した
実施例の平面図とそのＡ−Ａ′断面図、 第７図は第６図の実施例を変形した実施例の導電変調型
MOSFETを示す平面図、 第８図（ａ）（ｂ）は更に他の実施例の導電変調型MOSF
ETを示す平面図とそのＡ−Ａ′断面図、 第９図および第10図は第８図の実施例を変形した実施例
の導電変調型MOSFETを示す平面図、 第11図は更に他の実施例の導電変調型MOSFETを示す断面
図、 第12図は第２ゲート電極を設けた実施例の導電変調型MO
SFETの要部構造を示す断面図、 第13図は更に、カソード層を設けず同様の問題を解決し
た実施例の導電変調型MOSFETの要部構造を示す断面図、 第14図は第12図と第13図の構成を組み合わせた実施例の
導電変調型MOSFETの要部構造を示す断面図、 第15図は従来の導電変調型MOSFETの要部構造を示す断面
図、 第16図はその等価回路図、 第17図は他の従来例の導電変調型MOSFETの要部構造を示
す断面図である。 １……ｐ型シリコン層、２……p-型層,3……ｎ型バッフ
ァ層（低抵抗ｎベース層）、４……n-型ドリフト層（高
抵抗ｎベース層）、５……ゲート絶縁膜、６……ゲート
電極（第１ゲート電極）、７……ｐ型ベース層、８……
ｐ型ドレイン層、９……ｎ型ソース層、10……ソース電
極、11……ドレイン電極、13……ｎ型カソード層、14…
…n+型層、15……カソード電極、16……絶縁膜、17……
n--型層、18,19……素子分離酸化膜、20……多結晶シリ
コン、21……シリコン基板、22……ゲート絶縁膜、23…
…第２ゲート電極。
造を示す断面図， 第２図は他の実施例の導電変調型MOSFETを示す断面図， 第３図は他の実施例の導電変調型MOSFETの要部構造を示
す断面図， 第４図は参考例としての導電変調型MOSFETの要部構造を
示す断面図， 第５図は他の実施例の導電変調型MOSFETの要部構造を示
す断面図， 第６図（ａ）（ｂ）は第２図の実施例をより具体化した
実施例の平面図とそのＡ−Ａ′断面図、 第７図は第６図の実施例を変形した実施例の導電変調型
MOSFETを示す平面図、 第８図（ａ）（ｂ）は更に他の実施例の導電変調型MOSF
ETを示す平面図とそのＡ−Ａ′断面図、 第９図および第10図は第８図の実施例を変形した実施例
の導電変調型MOSFETを示す平面図、 第11図は更に他の実施例の導電変調型MOSFETを示す断面
図、 第12図は第２ゲート電極を設けた実施例の導電変調型MO
SFETの要部構造を示す断面図、 第13図は更に、カソード層を設けず同様の問題を解決し
た実施例の導電変調型MOSFETの要部構造を示す断面図、 第14図は第12図と第13図の構成を組み合わせた実施例の
導電変調型MOSFETの要部構造を示す断面図、 第15図は従来の導電変調型MOSFETの要部構造を示す断面
図、 第16図はその等価回路図、 第17図は他の従来例の導電変調型MOSFETの要部構造を示
す断面図である。 １……ｐ型シリコン層、２……p-型層,3……ｎ型バッフ
ァ層（低抵抗ｎベース層）、４……n-型ドリフト層（高
抵抗ｎベース層）、５……ゲート絶縁膜、６……ゲート
電極（第１ゲート電極）、７……ｐ型ベース層、８……
ｐ型ドレイン層、９……ｎ型ソース層、10……ソース電
極、11……ドレイン電極、13……ｎ型カソード層、14…
…n+型層、15……カソード電極、16……絶縁膜、17……
n--型層、18,19……素子分離酸化膜、20……多結晶シリ
コン、21……シリコン基板、22……ゲート絶縁膜、23…
…第２ゲート電極。
Claims (10)
- 【請求項１】半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
たゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層にコンタクトして配設されたドレイン電
極と、 前記第２導電型ベース層に隣接し、かつ前記第２導電型
ベース層とはpn接合分離されて前記半導体ウェハ表面に
形成された第２導電型のカソード層と、 このカソード層表面に形成された前記ドレイン電極と同
電位に設定されるカソード電極と を備えたことを特徴とする導電変調型MOSFET。 - 【請求項２】半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
た第１ゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層にコンタクトして配設されたドレイン電
極と、 前記第２導電型ベース層に隣接し、かつ前記第２導電型
ベース層とはpn接合分離されて前記半導体ウェハ表面に
形成された第２導電型のカソード層と、 このカソード層表面に形成された前記ドレイン電極と同
電位に設定されるカソード電極と、 前記ドレイン層とカソード層に挟まれた第２導電型ベー
ス層表面にゲート絶縁膜を介して形成された第２ゲート
電極と を備えたことを特徴とする導電変調型MOSFET。 - 【請求項３】半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
た第１ゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層と第２導電型ベース層に同時にコンタク
トして配設されたドレイン電極と、 前記ドレイン層と半導体ウェハ領域に挟まれた第２導電
型ベース層表面にゲート絶縁膜を介して形成された第２
ゲート電極と を備えたことを特徴とする導電変調型MOSFET。 - 【請求項４】半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
た第１ゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層と第２導電型ベース層に同時にコンタク
トして配設されたドレイン電極と、 前記第２導電型ベースに隣接し、かつ前記第２導電型ベ
ース層とはpn接合分離されて前記半導体ウェハ表面に形
成された第２導電型のカソード層と、 このカソード層表面に形成された前記ドレイン電極と同
電位に設定されるカソード電極と、 前記ドレイン層とカソード層に挟まれた領域の第２導電
型ベース層表面にゲート絶縁膜を介して形成された第２
ゲート電極と を備えたことを特徴とする導電変調型MOSFET。 - 【請求項５】前記第２導電型ベース層とカソード層間の
半導体ウェハ表面に絶縁膜が設けられ、この絶縁膜上を
通って前記ドレイン電極とカソード電極が一体形成され
ていることを特徴とする請求項１記載の導電変調型MOSF
ET。 - 【請求項６】前記半導体ウェハは半導体基板上に誘電体
分離されて素子領域の半導体層が形成されていることを
特徴とする請求項１、請求項２、請求項３および請求項
４のいずれかに記載の導電変調型MOSFET。 - 【請求項７】ゲート領域がリングをなして形成され、そ
のリングの外側にソース層が形成され、内側にドレイン
層がリングをなして形成され、そのドレイン層の内側に
前記カソード層が形成されていることを特徴とする請求
項１、請求項２および請求項４のいずれかに記載の導電
変調型MOSFET。 - 【請求項８】ゲート領域がリングをなして形成され、そ
のリングの内側にソース層、外側にドレイン層が形成さ
れ、そのドレイン層の外側に前記カソード層が形成され
ていることを特徴とする請求項１、請求項２および請求
項４のいずれかに記載の導電変調型MOSFET。 - 【請求項９】前記第２ゲート電極表面に絶縁膜が設けら
れ、この絶縁膜上を通って前記ドレイン電極とカソード
電極が一体形成されていることを特徴とする請求項２ま
たは請求項８記載の導電変調型MOSFET。 - 【請求項１０】ゲート領域がリング状をなして形成さ
れ、そのリングの内側にソース層が形成され、内側にド
レイン層がリングをなして形成され、その内側に第２ゲ
ート電極が形成されていることを特徴とする請求項７記
載の導電変調型MOSFET。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE68926384T DE68926384T2 (de) | 1988-11-29 | 1989-11-29 | Lateraler Leitfähigkeitsmodulations-MOSFET |
| EP89312428A EP0371785B1 (en) | 1988-11-29 | 1989-11-29 | Lateral conductivity modulated MOSFET |
| US07/622,351 US5068700A (en) | 1988-11-29 | 1990-11-29 | Lateral conductivity modulated mosfet |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-301718 | 1988-11-29 | ||
| JP30171888 | 1988-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224274A JPH02224274A (ja) | 1990-09-06 |
| JP2724204B2 true JP2724204B2 (ja) | 1998-03-09 |
Family
ID=17900322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123601A Expired - Fee Related JP2724204B2 (ja) | 1988-11-29 | 1989-05-17 | 導電変調型ｍｏｓｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2724204B2 (ja) |
| KR (1) | KR970004841B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| KR100340925B1 (ko) * | 2000-11-04 | 2002-06-20 | 오길록 | 고주파용 전력소자 및 그의 제조 방법 |
| JP5432750B2 (ja) * | 2010-02-01 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-05-17 JP JP1123601A patent/JP2724204B2/ja not_active Expired - Fee Related
- 1989-11-29 KR KR1019890017432A patent/KR970004841B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02224274A (ja) | 1990-09-06 |
| KR900008690A (ko) | 1990-06-03 |
| KR970004841B1 (ko) | 1997-04-04 |
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