JPH02224274A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH02224274A JPH02224274A JP1123601A JP12360189A JPH02224274A JP H02224274 A JPH02224274 A JP H02224274A JP 1123601 A JP1123601 A JP 1123601A JP 12360189 A JP12360189 A JP 12360189A JP H02224274 A JPH02224274 A JP H02224274A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
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- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ドレイン、ソースおよびゲートが半導体ウェ
ハの一方の面に形成された横型の導電変調型ＭＯＳＦＥ
Ｔに関する。
ハの一方の面に形成された横型の導電変調型ＭＯＳＦＥ
Ｔに関する。
（従来の技術）
第１５図は、従来の横型の導電変調型
ＭＯ３ＦＥＴの要部構造を示す。半導体ウェハは、ｐ１
型シリコン基板１にｐ−型層２をエピタキシャル形成し
たものを用いている。このウェハの表面にｎ型ベース層
７が形成され一その中に選択的にｎ＋型ソース層９が形
成されている。またｎ型ベース層７に隣接してロー型高
抵抗ベース層（ドリフト層）４とｎ型低抵抗ベース層（
バッファ層）３が形成されている。ｎ型バッファ層３の
表面にはｐ＋型ドレイン層８が形成されている。ｎ型ベ
ース層７のｎ１型ソ一ス層９とロー型ドリフト層４に挟
まれた領域をチャネル領域として、この上にゲート絶縁
膜５を介してゲート電極６が形成されている。ソース電
極１０はソース層９とｎ型ベース層７に同時にコンタク
トするように配設され、ドレイン電極１１はｐ＋型ドレ
イン層８にコンタクトさせている。
型シリコン基板１にｐ−型層２をエピタキシャル形成し
たものを用いている。このウェハの表面にｎ型ベース層
７が形成され一その中に選択的にｎ＋型ソース層９が形
成されている。またｎ型ベース層７に隣接してロー型高
抵抗ベース層（ドリフト層）４とｎ型低抵抗ベース層（
バッファ層）３が形成されている。ｎ型バッファ層３の
表面にはｐ＋型ドレイン層８が形成されている。ｎ型ベ
ース層７のｎ１型ソ一ス層９とロー型ドリフト層４に挟
まれた領域をチャネル領域として、この上にゲート絶縁
膜５を介してゲート電極６が形成されている。ソース電
極１０はソース層９とｎ型ベース層７に同時にコンタク
トするように配設され、ドレイン電極１１はｐ＋型ドレ
イン層８にコンタクトさせている。
この導電変調型ＭＯ８ＦＥＴにおいて、ゲート電極６に
ソース電極１０に対して正のバイアスを印加すると、ゲ
ート電極６下のｎ型ベース層７の表面（チャネル領域）
が反転してソース層９からｎ−型ドリフト層４に電子が
注入される。この電子電流がｎ型バッファ層３を介して
ドレイン層８に入ると一そのｐｎ接合が順バイアスされ
る結果、ドレイン層８から正孔がｎ型バッファ層３を介
してｎ−型ドリフト層４に注入される。こうしてｎ−型
ドリフト層４には電子および正孔が蓄積されて導電変調
が起こる。この導電変調の効果により、オン時にはｎ−
型ドリフト層４の抵抗が実質的に小さいものとなり、小
さいオン電圧が得られる。
ソース電極１０に対して正のバイアスを印加すると、ゲ
ート電極６下のｎ型ベース層７の表面（チャネル領域）
が反転してソース層９からｎ−型ドリフト層４に電子が
注入される。この電子電流がｎ型バッファ層３を介して
ドレイン層８に入ると一そのｐｎ接合が順バイアスされ
る結果、ドレイン層８から正孔がｎ型バッファ層３を介
してｎ−型ドリフト層４に注入される。こうしてｎ−型
ドリフト層４には電子および正孔が蓄積されて導電変調
が起こる。この導電変調の効果により、オン時にはｎ−
型ドリフト層４の抵抗が実質的に小さいものとなり、小
さいオン電圧が得られる。
ゲート電極６をソース電極１０に対して負または零にバ
イアスすることにより、チャネル領域の反転層が消失し
てターンオフする。
イアスすることにより、チャネル領域の反転層が消失し
てターンオフする。
この様な横型の導電変調型ＭＯ８ＦＥＴにおいて、ター
ンオフ時のスイッチング速度を速くするため１こは、ｎ
型ベース層に蓄積したキャリアを速やかに消滅させるこ
とが必要である。ｎ型ベース層内に蓄積した電子が速や
かにドレイン層８側に抜けないと、ｐ型ドレイン層８−
ｎ型ベース層３゜４−ｎ型ベース層７からなるｐｎｐ）
ランジスタが動作し、大きいテール電流が流れ、ターン
オフ時間が長いものとなる。ターンオフ動作を速くする
一つの方法は、ｎ型ベース層でのキャリア寿命を小さく
することである。しかしこの方法は、ターンオフ特性を
改善する反面、素子のオン電圧の上昇をもたらす、とい
う難点がある。
ンオフ時のスイッチング速度を速くするため１こは、ｎ
型ベース層に蓄積したキャリアを速やかに消滅させるこ
とが必要である。ｎ型ベース層内に蓄積した電子が速や
かにドレイン層８側に抜けないと、ｐ型ドレイン層８−
ｎ型ベース層３゜４−ｎ型ベース層７からなるｐｎｐ）
ランジスタが動作し、大きいテール電流が流れ、ターン
オフ時間が長いものとなる。ターンオフ動作を速くする
一つの方法は、ｎ型ベース層でのキャリア寿命を小さく
することである。しかしこの方法は、ターンオフ特性を
改善する反面、素子のオン電圧の上昇をもたらす、とい
う難点がある。
一方、導電変調型ＭＯ３ＦＥＴをモータ駆動回路のイン
バータ回路等に用いる場合、第１６図に示すように逆並
列にダイオードを接続することが行われる。これは、モ
ータのインダクタンス成分に蓄積されるエネルギーを回
生ずるためである。
バータ回路等に用いる場合、第１６図に示すように逆並
列にダイオードを接続することが行われる。これは、モ
ータのインダクタンス成分に蓄積されるエネルギーを回
生ずるためである。
しかし、このようにダイオードを接続しなければならな
いことは、装置の大形化、コスト高の原因となる。
いことは、装置の大形化、コスト高の原因となる。
これらの問題を解決するため、第１７図に示すように、
ドレイン電極１１を一部ｎ＋型層１２によりｎ型バッフ
ァ層３に短絡させる構造が提案されている。これは、ア
ノード争ショート構造と呼ばれる。
ドレイン電極１１を一部ｎ＋型層１２によりｎ型バッフ
ァ層３に短絡させる構造が提案されている。これは、ア
ノード争ショート構造と呼ばれる。
この構造を採用すれば、ターンオフ時、ｎ型ベース層内
に蓄積されたキャリアはアノード・ショ−ト部から効果
的に排出されるので、高速のスイッチング特性が得られ
る。またこのアノード・ショート部の導入により、導電
変調型ＭＯＳＦＥＴに等価的に第１６図に示す並列ダイ
オードが内蔵されることになり、外部的にダイオードを
接続する必要がなくなる。
に蓄積されたキャリアはアノード・ショ−ト部から効果
的に排出されるので、高速のスイッチング特性が得られ
る。またこのアノード・ショート部の導入により、導電
変調型ＭＯＳＦＥＴに等価的に第１６図に示す並列ダイ
オードが内蔵されることになり、外部的にダイオードを
接続する必要がなくなる。
しかしこのアノード・ショート構造を採用すると、ｐ型
ドレイン層下からｎ−型ベース層１への正孔の注入が抑
制されるので、導電変調の効果が十分得られず、オン電
圧が高くなってしまう。そして導電変調を起こさせるた
めには、ドレイン層のｎ型ベース層の横方向抵抗を十分
に大きくすることが必要になる。具体的には、■短絡部
迄のｐ＋型トド１４２層幅を大きくする、■ｎ型ベース
層の不純物濃度を下げる、■ｐ 型ドレイン層下のｎ型
ベース層の厚みを小さくする、等が考えられる。しかし
、■の方法は素子面積を大きいものとする。■、■の方
法は素子の耐圧を低いものとする。
ドレイン層下からｎ−型ベース層１への正孔の注入が抑
制されるので、導電変調の効果が十分得られず、オン電
圧が高くなってしまう。そして導電変調を起こさせるた
めには、ドレイン層のｎ型ベース層の横方向抵抗を十分
に大きくすることが必要になる。具体的には、■短絡部
迄のｐ＋型トド１４２層幅を大きくする、■ｎ型ベース
層の不純物濃度を下げる、■ｐ 型ドレイン層下のｎ型
ベース層の厚みを小さくする、等が考えられる。しかし
、■の方法は素子面積を大きいものとする。■、■の方
法は素子の耐圧を低いものとする。
（発明が解決しようとする課題）
以上のように従来の導電変調型ＭＯ３ＦＥＴは、ターン
オフ時のスイッチング特性を改善しようとすると、オン
電圧が高くなり、またアノード・ショート構造を採用し
てしかも導電変調の効果を十分なものにしようとすると
素子の大形化、耐圧低下を招く等の問題があった。
オフ時のスイッチング特性を改善しようとすると、オン
電圧が高くなり、またアノード・ショート構造を採用し
てしかも導電変調の効果を十分なものにしようとすると
素子の大形化、耐圧低下を招く等の問題があった。
本発明は、この様な問題を解決した導電変調型ＭＯＳＦ
ＥＴを提供することを目的とする。
ＥＴを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、第１に、横型の導電変調型
ＭＯ９ＦＥＴにおいて、第１導電型のドレイン層が形成
される第２導電型ベース層に隣接してかつ第２導電型ベ
ース層とはｐｎ接合分離された第２導電型カソード層を
設け、このカソード層にはドレイン電極と同電位設定さ
れるカソード電極をコンタクトさせたことを特徴とする
。
される第２導電型ベース層に隣接してかつ第２導電型ベ
ース層とはｐｎ接合分離された第２導電型カソード層を
設け、このカソード層にはドレイン電極と同電位設定さ
れるカソード電極をコンタクトさせたことを特徴とする
。
本発明は、第２に、横型の導電変調型
ＭＯＳＦＥＴにおいて、ドレイン電極を一部第２導電型
ベース層にコンタクトさせるアノード・ショート（を造
を採用すると共に、ドレイン層とウェハ領域に挟まれた
第２導ｉ型ベース層表面にゲート絶縁膜を介して第２ゲ
ート電極を設けたことを特徴とする。
ベース層にコンタクトさせるアノード・ショート（を造
を採用すると共に、ドレイン層とウェハ領域に挟まれた
第２導ｉ型ベース層表面にゲート絶縁膜を介して第２ゲ
ート電極を設けたことを特徴とする。
（作用）
第１の発明によれば、大電流が流れた時に初めて実質的
なアノード・ショート構造となる。例えば、第１導電型
をｐ型、第２導電型をｎ型として、ｎ型ベース層に隣接
してｎ型カソード層を形成した場合を考える。この素子
のオン時、ｎ型ソース層からｎ型ベース層に注入された
電子は低注入状態ではｐ型ドレイン層に吸収される。こ
のときドレイン層からｎ’Ｊ１ベース層に正孔の注入が
起り、導電変調が生じる。電流が増大して高注入状態に
なると、ｐ型ドレイン層からｎ型ベース層に注入される
正孔はｎｕベース層からはみ出してウェハ内に蓄積され
る。このウェハ内の正孔蓄積量が多くなると、ｎ型ベー
ス層からウェハには電子が注入される。この電子はター
ンオフ時にはドレイン層と同じ７８位に設定されたカソ
ード層に簡Ｌｐに排出される。こうして高注入状態では
実質的なアノード・ショート構造が実現される。
なアノード・ショート構造となる。例えば、第１導電型
をｐ型、第２導電型をｎ型として、ｎ型ベース層に隣接
してｎ型カソード層を形成した場合を考える。この素子
のオン時、ｎ型ソース層からｎ型ベース層に注入された
電子は低注入状態ではｐ型ドレイン層に吸収される。こ
のときドレイン層からｎ’Ｊ１ベース層に正孔の注入が
起り、導電変調が生じる。電流が増大して高注入状態に
なると、ｐ型ドレイン層からｎ型ベース層に注入される
正孔はｎｕベース層からはみ出してウェハ内に蓄積され
る。このウェハ内の正孔蓄積量が多くなると、ｎ型ベー
ス層からウェハには電子が注入される。この電子はター
ンオフ時にはドレイン層と同じ７８位に設定されたカソ
ード層に簡Ｌｐに排出される。こうして高注入状態では
実質的なアノード・ショート構造が実現される。
しかも、ｎ型ベース層とｎ型カソード層とはｐｎ接合分
離されているから、従来のアノード◆ショート構造を採
用した場合と異なり、素子の大形化や耐圧低下を伴うこ
とがない。またｎ型カソード層とｐ型ベース層間のｐｎ
接合ダイオードが等価的に導電変調ＭＯＳＦＥＴに逆並
列に入るから、逆導通機能をも有する。
離されているから、従来のアノード◆ショート構造を採
用した場合と異なり、素子の大形化や耐圧低下を伴うこ
とがない。またｎ型カソード層とｐ型ベース層間のｐｎ
接合ダイオードが等価的に導電変調ＭＯＳＦＥＴに逆並
列に入るから、逆導通機能をも有する。
また第２の発明によれば、ドレイン側にアノード・ショ
ート構造を採用しているが、オン時に第２ゲート電極に
バイアスを印加して第２ベース層表面にチャネルを形成
することにより、ドレイン層からウェハ領域へのキャリ
ア注入を十分なものとすることができる。したがってア
ノード・ショート構造を採用したことによるオン時のド
レイン層からのキャリア注入効率の低下、それによるオ
ン電圧の上昇という難点は解決される。
ート構造を採用しているが、オン時に第２ゲート電極に
バイアスを印加して第２ベース層表面にチャネルを形成
することにより、ドレイン層からウェハ領域へのキャリ
ア注入を十分なものとすることができる。したがってア
ノード・ショート構造を採用したことによるオン時のド
レイン層からのキャリア注入効率の低下、それによるオ
ン電圧の上昇という難点は解決される。
（実施例）
以下２本発明の詳細な説明する。
第１図は、一実施例の導電変調型
ＭＯＳＦＥＴの要部構造を示す断面図である。従来例で
ある第１５図と対応する部分には第１５図と同一符号を
付しである。ｐ” （またはｎ＋またはｎ−）型シリ
コン層１を基板としてこの上にｐ”型層２をエピタキシ
ャル成長させたウェハを用いており、この実施例では、
ｎ型バッファ層３を挾んでｐ型ベース層７と対向する領
域のｐ−型層２の表面にｎ型カソード層１３を設け、こ
のｎ型カソード層１３の表面にｎ＋型層１４を介してカ
ソード電極１５をオーミック・コンタクトさせている。
ある第１５図と対応する部分には第１５図と同一符号を
付しである。ｐ” （またはｎ＋またはｎ−）型シリ
コン層１を基板としてこの上にｐ”型層２をエピタキシ
ャル成長させたウェハを用いており、この実施例では、
ｎ型バッファ層３を挾んでｐ型ベース層７と対向する領
域のｐ−型層２の表面にｎ型カソード層１３を設け、こ
のｎ型カソード層１３の表面にｎ＋型層１４を介してカ
ソード電極１５をオーミック・コンタクトさせている。
カソード電極１５は、ドレイン電極１１と接続されてド
レイン電極と同電位が与えられるようになっている。
レイン電極と同電位が与えられるようになっている。
この導電変調型ＭＯ５ＦＥＴの基本動作は従来のものと
変わらない。ターンオンは、ゲート電極６にソース電極
１０に対して正バイアスを与え、ｐ型ベース層７表面の
チャネル領域を反転させてソース層９から電子をｎ−型
ドリフト層４に注入することにより行われる。この電子
電流がｎ型バッファ層３を介してｐ型ドレイン層８に注
入されると一そのｐｎ接合が順バイアスされる結果ｐ型
ドレイン層８からｎ型バッファ層３を介してｎ型１９７
６層４に正孔が注入される。これにより、ｎ−型ドリフ
ト層４内で導電変調が起こる。この導電変調の効果によ
り、ｎ−型ドリフト層４の抵抗を実質的に小さくでき、
低いオン電圧が得られる。大電流が流れると、ｐ型ドレ
イン層８から注入された正孔はｎ型バッファ層３および
ｎ−型ドリフト層４をはみ出してｐ−型層２に蓄積され
る。
変わらない。ターンオンは、ゲート電極６にソース電極
１０に対して正バイアスを与え、ｐ型ベース層７表面の
チャネル領域を反転させてソース層９から電子をｎ−型
ドリフト層４に注入することにより行われる。この電子
電流がｎ型バッファ層３を介してｐ型ドレイン層８に注
入されると一そのｐｎ接合が順バイアスされる結果ｐ型
ドレイン層８からｎ型バッファ層３を介してｎ型１９７
６層４に正孔が注入される。これにより、ｎ−型ドリフ
ト層４内で導電変調が起こる。この導電変調の効果によ
り、ｎ−型ドリフト層４の抵抗を実質的に小さくでき、
低いオン電圧が得られる。大電流が流れると、ｐ型ドレ
イン層８から注入された正孔はｎ型バッファ層３および
ｎ−型ドリフト層４をはみ出してｐ−型層２に蓄積され
る。
これによってｎ型バッファ層３の電子もｐ−型層２に注
入されて、ｐ−型層２内でも導電変調が起こる。
入されて、ｐ−型層２内でも導電変調が起こる。
ゲート電極６をソース電極１０に対して負バイアスまた
は零バイアスとすると、ゲート電極６下のチャネル反転
層が消失してソース層９からの電子注入がなくなる。こ
れにより素子はターンオフする。このときこの実施例の
素子では、ｐ−型層２の表面にｎ型カソード層１３が設
けられているため、ｐ−型層２内に蓄積されていた電子
はこのｎ型カソード層１３から速やかに排出される。即
ち実質的にアノード・ショート構造と同様の動作が行わ
れ、ターンオフ時のスイッチング速度は速いものとなる
。
は零バイアスとすると、ゲート電極６下のチャネル反転
層が消失してソース層９からの電子注入がなくなる。こ
れにより素子はターンオフする。このときこの実施例の
素子では、ｐ−型層２の表面にｎ型カソード層１３が設
けられているため、ｐ−型層２内に蓄積されていた電子
はこのｎ型カソード層１３から速やかに排出される。即
ち実質的にアノード・ショート構造と同様の動作が行わ
れ、ターンオフ時のスイッチング速度は速いものとなる
。
こうしてこの実施例によれば、ターンオン時は従来の素
子と同様に動作し、アノード・ショート構造を採用した
場合の素子面積の増大や耐圧低下を招くことなく、低い
オン電圧特性を得ることができる。しかもターンオフ時
は、ｎ型力・ソード層が実質的なアノード・ショートの
働きをし一その結果高速ターンオフ特性が得られる。ま
たこの実施例の素子ではｐ型ベース層７−ｐ−型層２−
ｎ型カソード層１３からなるダイオードが素子に逆並列
に入るから、外部にダイオードを接続しなくても逆導通
機能を有する。
子と同様に動作し、アノード・ショート構造を採用した
場合の素子面積の増大や耐圧低下を招くことなく、低い
オン電圧特性を得ることができる。しかもターンオフ時
は、ｎ型力・ソード層が実質的なアノード・ショートの
働きをし一その結果高速ターンオフ特性が得られる。ま
たこの実施例の素子ではｐ型ベース層７−ｐ−型層２−
ｎ型カソード層１３からなるダイオードが素子に逆並列
に入るから、外部にダイオードを接続しなくても逆導通
機能を有する。
本発明の他の実施例をいくつか説明する。以下の実施例
において、第１図と対応する部分には、第１図と同一符
号を付して詳細な説明は省略する。
において、第１図と対応する部分には、第１図と同一符
号を付して詳細な説明は省略する。
第２図は、第１図の構造を僅かに変形した実施例であり
、ｎ型バッファ層３とｎ型カソード層１３の間のｐ−型
層２表面を絶縁膜１６で覆い、この絶縁膜１６上を通っ
てドレイン電極１１とカソード電極１５を連続的に一体
形成したものである。
、ｎ型バッファ層３とｎ型カソード層１３の間のｐ−型
層２表面を絶縁膜１６で覆い、この絶縁膜１６上を通っ
てドレイン電極１１とカソード電極１５を連続的に一体
形成したものである。
第３図の実施例は、ｎ−型ドリフト層４をｐ型ベース層
７に接触させず、ｐ型ベース層７から僅かに離して形成
したものである。これにより、ドレイン・ソース間の逆
耐圧が高いものが得られる。
７に接触させず、ｐ型ベース層７から僅かに離して形成
したものである。これにより、ドレイン・ソース間の逆
耐圧が高いものが得られる。
第４図は、半導体ウェハとしてｐ−型層２をエピタキシ
ャル成長させた上に更に極めて高抵抗のｎ−型層１７を
エピタキシャル成長させたものを用いた実施例である。
ャル成長させた上に更に極めて高抵抗のｎ−型層１７を
エピタキシャル成長させたものを用いた実施例である。
この実施例の場合、ｎ−型層１７が十分に高抵抗であれ
ば、ｎ型カソード層１３とｎ型バッファ層３は事実上分
離されるので、先の実施例と同様な効果が期待できる。
ば、ｎ型カソード層１３とｎ型バッファ層３は事実上分
離されるので、先の実施例と同様な効果が期待できる。
第５図は、誘電体分離ウェハを用いた実施例である。即
ちｐ＋型層１より上の部分が第１のシリコン基板であり
、下の部分が第２のシリコン基板２１であって、両者は
鏡面研磨されでおり、これらの面に分離用誘電体膜とし
て酸化膜１８を形成した状態で直接接合技術により一体
化している。
ちｐ＋型層１より上の部分が第１のシリコン基板であり
、下の部分が第２のシリコン基板２１であって、両者は
鏡面研磨されでおり、これらの面に分離用誘電体膜とし
て酸化膜１８を形成した状態で直接接合技術により一体
化している。
横方向素子分離領域には溝を設けて一その内部に内壁面
に酸化膜１９を形成した状態で多結晶シリコン膜２０を
埋め込んでいる。このような誘電体分離ウェハ構造は、
２枚の基板の直接接合技術によらず、例えば多結晶シリ
コン中に単結晶シリコンを埋込む等の方法で形成したも
のであっても勿論よい。
に酸化膜１９を形成した状態で多結晶シリコン膜２０を
埋め込んでいる。このような誘電体分離ウェハ構造は、
２枚の基板の直接接合技術によらず、例えば多結晶シリ
コン中に単結晶シリコンを埋込む等の方法で形成したも
のであっても勿論よい。
以上の実施例では、素子の要部断面構造のみを示したが
、より具体的に本発明を適用した実施例のレイアウトお
よび断面構造をいくつか示す。
、より具体的に本発明を適用した実施例のレイアウトお
よび断面構造をいくつか示す。
第６図（ａ）（ｂ）は、第２図の実施例の構造を具゛体
化した実施例の平面図とそのＡ−Ａ’断面図である。こ
の実施例ではゲート領域が細長いリングをなして形成さ
れ一その内側にｐ型ドレイン層８が、外側にｎ型ソース
層９がそれぞれ細長いリングをなして形成され、ドレイ
ン層８に囲まれる領域ｎ型カソード層１３が形成されて
いる。図は、ストライブ状に形成される素子の一単位の
中の一部であり、実際の素子では通常この様な単位素子
が複数個配列される。
化した実施例の平面図とそのＡ−Ａ’断面図である。こ
の実施例ではゲート領域が細長いリングをなして形成さ
れ一その内側にｐ型ドレイン層８が、外側にｎ型ソース
層９がそれぞれ細長いリングをなして形成され、ドレイ
ン層８に囲まれる領域ｎ型カソード層１３が形成されて
いる。図は、ストライブ状に形成される素子の一単位の
中の一部であり、実際の素子では通常この様な単位素子
が複数個配列される。
第７図は、第６図の実施例を僅かに変形した実施例であ
る。この実施例では、ドレイン層８で囲まれる領域内に
複数のカソード層１３１，１３□。
る。この実施例では、ドレイン層８で囲まれる領域内に
複数のカソード層１３１，１３□。
・・・を配置している。
第８図（ａ）（ｂ）は、ドレインとソースの関係を第６
図の実施例とは逆にした実施例である。
図の実施例とは逆にした実施例である。
叩ち、細長いリングをなすｐ型ドレイン層８の内側にｎ
型ソース層９が配置され、外側にｎ型カソード層１３が
配置されている。
型ソース層９が配置され、外側にｎ型カソード層１３が
配置されている。
第９図は、第８図の実施例を僅かに変形した実施例であ
り、細長いリングをなす単位素子に対してその直線部に
のみｎ型カソード層１３を設けている。
り、細長いリングをなす単位素子に対してその直線部に
のみｎ型カソード層１３を設けている。
第１０図は第９図の実施例を更に変形した実施例であり
、複数のｎ型カソード層１３１，１３□。
、複数のｎ型カソード層１３１，１３□。
・・・を単位素子の周囲に配列したものである。
これらの実施例によっても、先の各実施例と同様の効果
を得ることができる。
を得ることができる。
本発明は更に種々変形して実施することができる。例え
ば、第１１図に示すように素子ウェハの中の領域Ａには
本発明の素子を形成し、領域Ｂには従来型の素子を作る
ということも可能である。
ば、第１１図に示すように素子ウェハの中の領域Ａには
本発明の素子を形成し、領域Ｂには従来型の素子を作る
ということも可能である。
半導体ウェハはエピタキシャル・ウェハに限らずＦＺウ
ェハまたはＣＺウェハをそのまま用いることもＦｆ能で
ある。各部の導電型を逆にした場合にも本発明は当然有
効である。
ェハまたはＣＺウェハをそのまま用いることもＦｆ能で
ある。各部の導電型を逆にした場合にも本発明は当然有
効である。
第１２図は更に他の実施例である。第１図の実施例を基
本として、ｐ型ベース層７表面に形成したゲート電極６
を第１ゲート電極とし、この他に、ドレイン層８とカソ
ード層１４間のウェハ表面にゲート絶縁膜２２を介して
第２ゲート電極２３を設けたものである。この構造の具
体的なパターンも第６図〜第８図で説明したものと同様
にすることができる。この場合、第２ゲート電極２３の
表面を絶縁膜で覆って、この上を通ってドレイン電極と
カソード電極を一体形成することができる。
本として、ｐ型ベース層７表面に形成したゲート電極６
を第１ゲート電極とし、この他に、ドレイン層８とカソ
ード層１４間のウェハ表面にゲート絶縁膜２２を介して
第２ゲート電極２３を設けたものである。この構造の具
体的なパターンも第６図〜第８図で説明したものと同様
にすることができる。この場合、第２ゲート電極２３の
表面を絶縁膜で覆って、この上を通ってドレイン電極と
カソード電極を一体形成することができる。
この実施例の導電変調型ＭＯ３ＦＥＴの基本動作は、第
１図のそれと同様である。この実施例ではターンオン時
、ドレイン電極に対して第２ゲート電極２３に負の電圧
を印加する。これにより、第２ゲート電極２３下のｎ型
バッファ層３表面が反転してチャネルが形成され、ドレ
イン層８からｐ−型層２に直接正孔が注入される。この
結果導電麦調の効果がより大きいものとなり、−層低い
オン電圧を得ることができる。ターンオフ時は第２ゲー
ト電極２３は正または零バイアスとする。
１図のそれと同様である。この実施例ではターンオン時
、ドレイン電極に対して第２ゲート電極２３に負の電圧
を印加する。これにより、第２ゲート電極２３下のｎ型
バッファ層３表面が反転してチャネルが形成され、ドレ
イン層８からｐ−型層２に直接正孔が注入される。この
結果導電麦調の効果がより大きいものとなり、−層低い
オン電圧を得ることができる。ターンオフ時は第２ゲー
ト電極２３は正または零バイアスとする。
第１３図は、これまでに述べた実施例とは少し異質であ
る。第１図の実施例と比較すると、第１に、ドレイン側
にアノード・ショート構造を採用している点で異なる。
る。第１図の実施例と比較すると、第１に、ドレイン側
にアノード・ショート構造を採用している点で異なる。
すなわち、ドレイン電極１１の一部がｎ型バッファ層３
にコンタクトする短絡部２４が形成されている。そして
第２に、カソード層は設けず、ｎ型バッファ層３表面の
ドレイン層８とｐ−型層２により挟まれる領域にゲート
絶縁膜２２を介して第２ゲート電極２３を設けている。
にコンタクトする短絡部２４が形成されている。そして
第２に、カソード層は設けず、ｎ型バッファ層３表面の
ドレイン層８とｐ−型層２により挟まれる領域にゲート
絶縁膜２２を介して第２ゲート電極２３を設けている。
この実施例の導電変調型ＭＯＳＦＥＴの場合も、第１２
図の実施例と同様に、ターンオン時に第２ゲート電極２
３に負バイアスを与える。これにより、第１２図の実施
例と同様に、オン時にドレイン層８から第２ゲート電極
２３下の表面チャネルを通して正孔がｐ−型層２に注入
され、大きい導電変調の効果が得られる。逆導通機能は
、ドレイン電極１１と短絡したｎ型バッファ層３−ｎ−
型ドリフト層４−ｐ型ベース層７からなるｐｎ接合ダイ
オードで行われる。
図の実施例と同様に、ターンオン時に第２ゲート電極２
３に負バイアスを与える。これにより、第１２図の実施
例と同様に、オン時にドレイン層８から第２ゲート電極
２３下の表面チャネルを通して正孔がｐ−型層２に注入
され、大きい導電変調の効果が得られる。逆導通機能は
、ドレイン電極１１と短絡したｎ型バッファ層３−ｎ−
型ドリフト層４−ｐ型ベース層７からなるｐｎ接合ダイ
オードで行われる。
この第１３図の実施例は、アノード・ショート構造を採
用した場合のオン時のドレイン層からの正孔注入効率の
低下という問題を、第１図の実施例とは別の構成により
解決したものであるといえる。
用した場合のオン時のドレイン層からの正孔注入効率の
低下という問題を、第１図の実施例とは別の構成により
解決したものであるといえる。
第１４図は、第１２図の実施例と第１３図の実施例を組
み合わせた実施例である。動作説明は省略するがこの実
施例によっても、先の各実施例と同様の効果が得られる
。
み合わせた実施例である。動作説明は省略するがこの実
施例によっても、先の各実施例と同様の効果が得られる
。
［発明の効果］
以上述べたように本発明によれば、ｎ型ベース層とは独
立にドレイン層と同電位に保たれるｎ型カソード層を設
けることにより、アノード・ショート構造を採用した場
合の問題を解決し、素子面積の増大や耐圧低下をもたら
すことなく、オン電圧を低く保ちしかも高速のターンオ
フ特性を得ることができ、更に逆導通機能を有する導電
変調型ＭＯ３ＦＥＴを実現することができる。
立にドレイン層と同電位に保たれるｎ型カソード層を設
けることにより、アノード・ショート構造を採用した場
合の問題を解決し、素子面積の増大や耐圧低下をもたら
すことなく、オン電圧を低く保ちしかも高速のターンオ
フ特性を得ることができ、更に逆導通機能を有する導電
変調型ＭＯ３ＦＥＴを実現することができる。
また本発明によれば、ドレイン側にアノード・ショート
構造を採用すると共に、ドレイン層とウェハ領域に挟ま
れた第２導電型ベース層上にゲート絶縁膜を介して第２
ゲート電極を設け、ターンオン時この第２ゲート７ｔｉ
極下にチャネルを形成することによってドレイン層から
ウェハ領域へ直接キャリア注入をおこなわせることによ
り、やはりアノード・ショート構造を採用したことの問
題を解決して、オン電圧を低く保ちしかも高速のタンオ
フ特性を得ることができ、更に逆導通機能を有する導電
変調型ＭＯ３ＦＥＴを実現することができる。
構造を採用すると共に、ドレイン層とウェハ領域に挟ま
れた第２導電型ベース層上にゲート絶縁膜を介して第２
ゲート電極を設け、ターンオン時この第２ゲート７ｔｉ
極下にチャネルを形成することによってドレイン層から
ウェハ領域へ直接キャリア注入をおこなわせることによ
り、やはりアノード・ショート構造を採用したことの問
題を解決して、オン電圧を低く保ちしかも高速のタンオ
フ特性を得ることができ、更に逆導通機能を有する導電
変調型ＭＯ３ＦＥＴを実現することができる。
第１図は本発明の一実施例の導電変調型ＭＯＳＦＥＴの
要部構造を示す断面図。 第２図は他の実施例の導電変調型ＭＯ３ＦＥＴを示す断
面図。 第３図は他の実施例の導電変調型ＭＯＳＦＥＴの要部構
造を示す断面図。 第４図は他の実施例の導電変調型ＭＯ３ＦＥＴの要部構
造を示す断面図。 第５図は他の実施例の導電変調型ＭＯＳＦＥＴの要部構
造を示す断面図。 第６図（ａ）（ｂ）は第２図の実施例をより具体化した
実施例の平面図とそのＡ−Ａ’断面図、第７図は第６図
の実施例を変形した実施例の導電度：Ａ型ＭＯ３ＦＥＴ
を示す平面図、第８図（ａ）（ｂ）は更に他の実施例の
導電変調！！！ＭＯ８ＦＥＴを示す平面図とそのＡ−Ａ
’断面図、 第９図および第１０図は第８図の実施例を変形した実施
例の導電変調型ＭＯ３ＦＥＴを示す平面図、 第１１図は更に他の実施例の導電変調型ＭＯ８ＦＥＴを
示す断面図、 第１２図は第２ゲート電極を設けた実施例の導電変調型
ＭＯＳＦＥＴの要部構造を示す断面図、第１３図は更に
、カソード層を設けず同様の問題を解決した実施例の導
電変調型Ｍ ＯＳ Ｆ Ｅ Ｔの要部構造を示す断面図
、 第１４図は第１２図と第１３図の構成を組み合わせた実
施例の導電変調型ＭＯ５ＦＥＴの要部構造を示す断面図
、 第１５図は従来の導電変調型ＭＯ３ＦＥＴの要部構造を
示す断面図、 第１６図はその等価回路図、 第１７図は他の従来例の導電変調型ＭＯ３ＦＥＴの要部
構造を示す断面図である。 １・・・ｐ 型シリコン層、２・・・ｐ−型層、３・・
・ｎ型バッファ層（低抵抗ｎベース層）、４・・・ｎ〜
型トドリフト層高抵抗ｎベース層） ５・・・ゲート絶
縁膜、６・・・ゲート電極（第１ゲート電極）、７−・
ｐ型ベース層、８・・・ｐ型ドレイン層、９・・・ｎ型
ソース層、１０・・・ソース電極、１１・・・ドレイン
電極、１３・・・ｎ型カソード層、１４・・・ｎ＋型層
、１５・・・カソード電極、１６・・・絶縁膜、１７・
・・ｎ−型層、１８．１９・・・素子分離酸化膜、２０
・・・多結晶シリコン、２１・・・シリコン基板、２２
・・・ゲート絶縁膜、２３・・・第２ゲート電極。
要部構造を示す断面図。 第２図は他の実施例の導電変調型ＭＯ３ＦＥＴを示す断
面図。 第３図は他の実施例の導電変調型ＭＯＳＦＥＴの要部構
造を示す断面図。 第４図は他の実施例の導電変調型ＭＯ３ＦＥＴの要部構
造を示す断面図。 第５図は他の実施例の導電変調型ＭＯＳＦＥＴの要部構
造を示す断面図。 第６図（ａ）（ｂ）は第２図の実施例をより具体化した
実施例の平面図とそのＡ−Ａ’断面図、第７図は第６図
の実施例を変形した実施例の導電度：Ａ型ＭＯ３ＦＥＴ
を示す平面図、第８図（ａ）（ｂ）は更に他の実施例の
導電変調！！！ＭＯ８ＦＥＴを示す平面図とそのＡ−Ａ
’断面図、 第９図および第１０図は第８図の実施例を変形した実施
例の導電変調型ＭＯ３ＦＥＴを示す平面図、 第１１図は更に他の実施例の導電変調型ＭＯ８ＦＥＴを
示す断面図、 第１２図は第２ゲート電極を設けた実施例の導電変調型
ＭＯＳＦＥＴの要部構造を示す断面図、第１３図は更に
、カソード層を設けず同様の問題を解決した実施例の導
電変調型Ｍ ＯＳ Ｆ Ｅ Ｔの要部構造を示す断面図
、 第１４図は第１２図と第１３図の構成を組み合わせた実
施例の導電変調型ＭＯ５ＦＥＴの要部構造を示す断面図
、 第１５図は従来の導電変調型ＭＯ３ＦＥＴの要部構造を
示す断面図、 第１６図はその等価回路図、 第１７図は他の従来例の導電変調型ＭＯ３ＦＥＴの要部
構造を示す断面図である。 １・・・ｐ 型シリコン層、２・・・ｐ−型層、３・・
・ｎ型バッファ層（低抵抗ｎベース層）、４・・・ｎ〜
型トドリフト層高抵抗ｎベース層） ５・・・ゲート絶
縁膜、６・・・ゲート電極（第１ゲート電極）、７−・
ｐ型ベース層、８・・・ｐ型ドレイン層、９・・・ｎ型
ソース層、１０・・・ソース電極、１１・・・ドレイン
電極、１３・・・ｎ型カソード層、１４・・・ｎ＋型層
、１５・・・カソード電極、１６・・・絶縁膜、１７・
・・ｎ−型層、１８．１９・・・素子分離酸化膜、２０
・・・多結晶シリコン、２１・・・シリコン基板、２２
・・・ゲート絶縁膜、２３・・・第２ゲート電極。
Claims (10)
- （１）半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
たゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層にコンタクトして配設されたドレイン電
極と、 前記第２導電型ベース層に隣接して前記半導体ウェハ表
面に形成された第２導電型のカソード層と、 このカソード層表面に形成された前記ドレイン電極と同
電位に設定されるカソード電極と、を備えたことを特徴
とする導電変調型 ＭＯＳＦＥＴ。 - （２）半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
た第１ゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層にコンタクトして配設されたドレイン電
極と、 前記第２導電型ベース層に隣接して前記半導体ウェハ表
面に形成された第２導電型のカソード層と、 このカソード層表面に形成された前記ドレイン電極と同
電位に設定されるカソード電極と、前記ドレイン層とカ
ソード層に挟まれた第２導電型ベース層表面にゲート絶
縁膜を介して形成された第２ゲート電極と、 を備えたことを特徴とする導電変調型 ＭＯＳＦＥＴ。 - （３）半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
た第１ゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層と第２導電型ベース層に同時にコンタク
トして配設されたドレイン電極と、前記ドレイン層と半
導体ウェハ領域に挟まれた第２導電型ベース層表面にゲ
ート絶縁膜を介して形成された第２ゲート電極と、 を備えたことを特徴とする導電変調型 ＭＯＳＦＥＴ。 - （４）半導体ウェハと、 この半導体ウェハの表面に選択的に形成された第１導電
型ベース層と、 この第１導電型ベース層表面に選択的に形成された第２
導電型のソース層と、 前記半導体ウェハに選択的に形成された第２導電型ベー
ス層と、 この第２導電型ベース層表面に形成された第１導電型の
ドレイン層と、 前記ソース層と第２導電型ベース層に挟まれた領域の第
１導電型ベース層表面にゲート絶縁膜を介して形成され
た第１ゲート電極と、 前記ソース層と第１導電型ベース層に同時にコンタクト
して配設されたソース電極と、 前記ドレイン層と第２導電型ベース層に同時ににコンタ
クトして配設されたドレイン電極と、前記第２導電型ベ
ース層に隣接して前記半導体ウェハ表面に形成された第
２導電型のカソード層と、 このカソード層表面に形成された前記ドレイン電極と同
電位に設定されるカソード電極と、前記ドレイン層とカ
ソード層に挟まれた領域の第２導電型ベース層表面にゲ
ート絶縁膜を介して形成された第２ゲート電極と、 を備えたことを特徴とする導電変調型 ＭＯＳＦＥＴ。 - （５）前記第２導電型ベース層とカソード層間の半導体
ウェハ表面に絶縁膜が設けられ、この絶縁膜上を通って
前記ドレイン電極とカソード電極が一体形成されている
ことを特徴とする請求項１記載の導電変調型ＭＯＳＦＥ
Ｔ。 - （６）前記半導体ウェハは半導体基板上に誘電体分離さ
れて素子領域の半導体層が形成されていることを特徴と
する請求項１、２、３または４のいずれかに記載の導電
変調型ＭＯＳＦＥＴ。 - （７）ゲート領域がリングをなして形成され、そのリン
グの外側にソース層が形成され、内側にドレイン層がリ
ングをなして形成され、そのドレイン層の内側に前記カ
ソード層が形成されていることを特徴とする請求項１、
２または４のいずれかに記載の導電変調型ＭＯＳＦＥＴ
。 - （８）ゲート領域がリングをなして形成され、そのリン
グの内側にソース層、外側にドレイン層が形成され、そ
のドレイン層の外側に前記カソード層が形成されている
ことを特徴とする請求項１、２または４のいずれかに記
載の導電変調型ＭＯＳＦＥＴ。 - （９）前記第２ゲート電極表面に絶縁膜が設けられ、こ
の絶縁膜上を通って前記ドレイン電極とカソード電極が
一体形成されていることを特徴とする請求項２または８
記載の導電変調型ＭＯＳＦＥＴ。 - （１０）ゲート領域がリング状を成して形成され一その
リングの外側にソース層が形成され、内側にドレイン層
がリングをなして形成され、その内側に第２ゲート電極
が形成されていることを特徴とする請求項７記載の導電
変調型ＭＯＳＦＥＴ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89312428A EP0371785B1 (en) | 1988-11-29 | 1989-11-29 | Lateral conductivity modulated MOSFET |
| DE68926384T DE68926384T2 (de) | 1988-11-29 | 1989-11-29 | Lateraler Leitfähigkeitsmodulations-MOSFET |
| US07/622,351 US5068700A (en) | 1988-11-29 | 1990-11-29 | Lateral conductivity modulated mosfet |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-301718 | 1988-11-29 | ||
| JP30171888 | 1988-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224274A true JPH02224274A (ja) | 1990-09-06 |
| JP2724204B2 JP2724204B2 (ja) | 1998-03-09 |
Family
ID=17900322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123601A Expired - Fee Related JP2724204B2 (ja) | 1988-11-29 | 1989-05-17 | 導電変調型ｍｏｓｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2724204B2 (ja) |
| KR (1) | KR970004841B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US6620667B2 (en) * | 2000-11-04 | 2003-09-16 | Electronics And Telecommunications Research Institute | Method of making a HF LDMOS structure with a trench type sinker |
| JP2011159828A (ja) * | 2010-02-01 | 2011-08-18 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1989
- 1989-05-17 JP JP1123601A patent/JP2724204B2/ja not_active Expired - Fee Related
- 1989-11-29 KR KR1019890017432A patent/KR970004841B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| US6620667B2 (en) * | 2000-11-04 | 2003-09-16 | Electronics And Telecommunications Research Institute | Method of making a HF LDMOS structure with a trench type sinker |
| US6870222B2 (en) * | 2000-11-04 | 2005-03-22 | Electronics And Telecommunications Research Institute | Device structure of RF LDMOS with trench type sinker |
| JP2011159828A (ja) * | 2010-02-01 | 2011-08-18 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970004841B1 (ko) | 1997-04-04 |
| JP2724204B2 (ja) | 1998-03-09 |
| KR900008690A (ko) | 1990-06-03 |
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