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KR970004841B1 - 횡형 도전변조형 엠오에스에프이티 - Google Patents

횡형 도전변조형 엠오에스에프이티 Download PDF

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KR970004841B1
KR970004841B1 KR1019890017432A KR890017432A KR970004841B1 KR 970004841 B1 KR970004841 B1 KR 970004841B1 KR 1019890017432 A KR1019890017432 A KR 1019890017432A KR 890017432 A KR890017432 A KR 890017432A KR 970004841 B1 KR970004841 B1 KR 970004841B1
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KR
South Korea
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drain
conductive
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cathode
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요시히로 아마구치
기미노리 와타나베
아키오 나카가와
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아오이 쵸이치
가부시키가이샤 도시바
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Abstract

내용 없음.

Description

횡형 도전변조형 MOSFET
제1도는 종래의 도전변조형 MOSFET와 역방향으로 병렬로 접속된 다이오드에 대한 등가회로도.
제2도는 본 발명의 제1실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제3도는 본 발명의 제2실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제4도는 본 발명의 제3실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제5도는 본 발명의 제4실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제6도는 본 발명의 제5실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제7도는 본 발명의 제6실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제8도는 제7도의 평면도에 있어서 Ⅷ-Ⅷ선에 따른 단면도.
제9도는 본 발명의 제7실시예에 따른 횡형 도전변조형 MOSFET의 평면도.
제10도는 본 발명의 제8실시예에 따른 횡형 도전변조형 MOSFET의 평면도.
제11도는 제10도의 평면도에 있어서 ⅩI-ⅩI선에 따른 단면도.
제12도는 본 발명의 제9실시예에 따른 횡형 도전변조형 MOSFET의 평면도.
제13도는 본 발명의 제10실시예에 따른 횡형 도전변조형 MOSFET의 평면도.
제14도는 본 발명의 제1 내지 제10실시예를 기초로 실시가능한 1변형예의 단면도.
제15도는 본 발명의 제11실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제16도는 본 발명의 제12실시예에 따른 횡형 도전변조형 MOSFET의 단면도.
제17도는 본 발명의 제13실시예에 따른 횡형 도전변조형 MOSFET의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기관 2 : p형 에피택셜층
3 : n형 버퍼층 4 : n-형 드리프트층
5 : 게이트절연막 6 : 게이트전극
8 : P+형 드레인층 9 : N+형 소오스층
10 : 소오스전극 11 : 드레인전극
13 : n형 캐소드층 14 : n+형 층
15 : 캐소드전극 16 : 절연막
17 : n-형 층 18,19 : 산화막
20 : 폴리실리콘 100 : 컨덕터
[산업상의 이용분야]
본 발명은 드레인과 소오스 및 게이트가 반도체기판의 한쪽 표면상에 형성된 횡형 도전변조형 MOSFET에 관한 것이다.
[종래의 기술 및 그 문제점]
드리프트층(drift layer)에 축전된 전자와 정공에 기인하는 도전변조를 이용하는 횡형 도전변조형 MOSFET로서는 「M.Darwish et al.Lateral Resurfed COMFET, Electronics Letters. 7th June 1984, Vol. 20, No.12, pp519-520」에 개시된 것이 있다. 이러한 형태의 횡형 도전변조형 MOSFET에서는 턴오프 동작시의 스위칭속도를 증가시키기 위해 n형 베이스층에 축적된 캐리어들을 빠르게 제거시켜야 하는 바, 만일 전자가 n형 베이스층으로부터 드레인층으로 빠르게 움직이지 않으면 p형 드레인층과 n형 베이스층 및 p형 베이스층으로 구성되는 pnp형 트랜지스터가 동작하게 되고, 그에 따라 많은 양의 테일전류(tail current)가 도전변조형 MOSFET를 통해서 흐르게 되어 턴오프동작시의 스위칭속도가 느려지게 된다. 따라서 턴오프동작을 빠르게 하기 위한 하나의 방법으로서는 n형 베이스층에서의 캐리어의 수명을 짧게 해 주는 방법이 있는데, 이러한 방법을 이용하면 턴오프특성을 향상시킬 수는 있지만 소자의 온상태전압이 증가되어 버리는 문제가 발생하게 된다.
제1도는 종래 다이오드를 역방향으로 MOSFET와 병렬로 접속시킨 도전변조형 MOSFET를 모터구동회로중의 인버터회로로서 사용한 경우를 도시해 놓은 것으로, 이 회로에서 다이오드를 접속시킨 이유는 모터의 인덕턴스 콤퍼넌트에 저장되는 에너지를 재생시키기 위해서이다. 그런데 상기와 같이 다이오드를 접속시키게 되면 장치의 크기가 증가될 뿐만 아니라 제조비용도 증가되는 문제가 발생하게 된다.
이러한 문제를 해소시키기 위해 애노드-쇼트구조(anode-short structure)가 제안되었는 바, 이는「M.R.Simpson et al.Analysis of Lateral Insulated Gate Transistor IEDM85.pp740∼743」에 개시되어 있다. 이러한 애노드-쇼트 구조를 사용하면 n형 베이스층에 축적되는 캐리어들을 턴오프동작중에 애노드-쇼트부를 통해 효과적으로 방출시킬 수 있게 되어 고속의 스위칭 속도가 얻어지게 된다. 또 애노드-쇼트구조를 사용하면 자연스럽게 상기 제1도에 도시된 다이오드회로를 도전변조형 MOSFET에 통합시킬 수 있게 되어 외부적으로 다이오드를 접속시킬 필요가 없게 된다.
그런데 애노드-쇼트구조를 사용하면 정공을 p형 드레인층으로부터 n형 베이스층으로 효과적으로 주입시킬 수 없다. 따라서 도전변조의 잇점을 충분히 살릴 수 없으므로 MOSFET의 온상태전압이 바람직스럽지 못하게 증가되는 문제가 발생하게 된다.
즉 만족스러운 도전변조를 위해서는 드레인층의 아랫쪽에 위치하는 n형 베이스층의 횡저항(lateral resistance)을 증가시켜야 하는데, 이를 위해서는 ⓛ P+형 드레인층을 애노드-쇼트부까지 확장시켜야 하고, ② n형 베이스층의 불순물농도를 낮춰야 하며, ③ P+형 드레인층의 아랫쪽에 위치하는 n형 베이스층을 얇게해야 한다.
그런데 상기 ①의 조건을 만족시키게 되면 도전변조형 MOSFET의 소자영역이 증가되어 버리고, 상기 ② 또는 ③의 조건을 만족시키게 되면 도전변조형 MOSFET의 항복전압이 낮아져 버리는 문제가 발생하게 된다.
상술한 바와 같이 종래의 도전변조형 MOSFET에 애노드-쇼트구조를 사용하게 되면 턴오프동작시의 스위칭특성을 개선시킬 수는 있지만 온상태전압이 필연적으로 증가하게 된다. 그리고 온상태전압을 증가시키지 않으면서 애노드-쇼트구조를 사용하기 위해서는 소자영역의 증가 또는 항복전압의 감소를 피할 수 없게 되는 문제가 있었다.
[발명의 목적]
본 발명은 상술한 문제점을 감안해서 발명된 것으로, 상술한 애노드-쇼트구조를 사용함으로써 발생되는 문제점이 해결됨은 물론 온상태전압이 낮고 고속의 턴오프특성을 나타내는 횡형 도전변조형 MOSFET를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명의 제1형의 횡형 도전변조형 MOSFET는, 제2도전형 베이스층에 제1도전형 드레인층이 형성되고, 상기 제2도전형 베이스층에 인접해서 제2도전형 캐소드층이 형성되며, 이 캐소드층은 pn접합에 의해 제2도전형 베이스층과 분리되어 있으면서 드레인전극과 동전위로 설정된 캐소드전극과 접속되는 구성으로 되어 있다.
또 본 발명의 제2형의 횡형 도전변조형 MOSFET는, 제2게이트전극이 웨이퍼영역과 드레인층의 사이에 삽입된 제2도전형 베이스층의 표면부상에 게이트절연막을 매개로 형성된 구성으로 되어 있다.
(작용)
상기와 같이 구성된 제1형의 횡형 도전변조형 MOSFET에 있어서 실질적인 애노드-쇼트구조는 대전류가 MOSFET를 통해 흐르기 이전에는 형성되지 않는 바, 예컨대 제1도전형을 p형, 제2도전형을 n형이라 가정하고 n형 캐소드층을 n형 베이스층에 인접해서 형성시킨 경우를 생각해 보기로 한다.
이러한 경우에 소자가 턴온되면 n형 소오스층으로부터 n형 베이스층으로부터 주입되는 전자는 많은 양의 전자가 주입되지 않는 한 p형 드레인층으로 흡수되는데, 이때 드레인층으로부터 n형 베이스층으로 정공이 주입되어 도전변조가 발생하게 된다. 그리고 전류가 증가되어 많은 양의 전자가 주입되게 되면 p형 드레인층으로부터 n형 베이스층으로 주입된 정공을 n형 베이스층으로부터 급격히 방출되어 기판에 축적된다. 그리고 많은 양의 정공이 기판에 축적되면 n형 베이스층으로부터 기관으로 전자가 주입되는 바, 이 전자는 턴오프 동작시에 기판으로부터 드레인층과 동전위로 설정된 캐소드층으로 쉽게 방출되게 된다. 따라서 상술한 제1형의 MOSFET에 있어서는 많은 양의 전자가 주입될 때 실질적인 애노드-쇼트구조가 형성됨으로써 온상태전압이 낮아지고 턴오프특성도 개선되게 된다.
그리고 제1형의 횡형 도전변조형 MOSFET에 있어서 n형 베이스층과 n형 캐소드층은 pn접합에 의해 서로 분리되어 있기 때문에 종래 애노드-쇼트구조를 채용한 경우와 달리 소자의 크기가 증가된다던지 항복전압이 낮아지게 되는 등의 문제점이 해소된다. 더욱이 n형 캐소드층과 p형 베이스층간에 등가적으로 pn접합다이오드가 형성되고, 이 pn접합다이오드는 도전변조형 MOSFET에 역방향으로 병렬로 접속되어 있기 때문에 본 발명에 따른 제1형의 도전변조형 MOSFET는 역도통기능도 갖추게 된다.
또 상기와 같이 구성된 제2형의 횡형 도전변조형 MOSFET에 있어서는 턴오프동작시에 제2게이트전극에 바이어스를 공급하면 제2베이스층의 표면영역에 채널이 형성되는데, 이와 같이 채널이 형성되면 충분한 양의 캐리어들이 드레인층으로부터 기판영역으로 주입될 수 있게 된다. 따라서 애노드-쇼트구조임에도 불구하고 턴오프동작시에 캐리어의 주입효율은 낮아지지 않으며, 그에 따라 온상태전압도 증가되지 않는다.
즉, 본 발명의 제2형의 도전변조형 MOSFET에 의하면 낮은 온상태전압과 만족할 만한 턴오프특성이 성취된다.
(실시예)
이하 예시도면에 의거해서 본 발명의 각 실시예를 상세히 설명한다.
우선 제2도를 참조해서 본 발명의 제1실시예에 따른 도전변조형 MOSFET에 대해서 설명한다.
먼저 P+형 또는 n+형 또는 n-형 실리콘기판(1)과 실리콘기판(1)상에 에피택셜성장된 p-형 에픽택셜층(2)으로 이루어진 웨이퍼를 준비하고, 이어 상기 p-형 에피택셜층(2)의 표면영역에 p형 베이스층(7)을 선택적으로 형성한다. 그리고 이 p형 베이스층(7)의 표면영역에 n+형 소오스층(9)을 선택적으로 형성하고, 이어 상기 p-형 에피택셜층(2)의 표면영역에 상기 p형 베이스층(7)과 인접되게 n-형 고저항 베이스층(4:드리프트층)과 n형 저저항 베이스층(3; 버퍼층)을 형성한다. 이때 상기 n-형 드리프트층(4)은 p형 베이스층(7)과 n형 버퍼층(3)에 동시에 접속되게 된다. 상기 n형 버퍼층(3)의 표면영역에는 P+형 드레인층(8)이 형성된다. 상기 p형 베이스층(7)의 부분중 상기 n+형 소오스층(9)과 n-형 드리프트층(4)간에 위치하는 부분은 채널영역으로 작용하는데, 이 채널영역상에는 게이트절연막(5)이 형성되고, 이 게이트절연막(5)상에는 게이트전극(6)이 형성된다. 또 소오스전극(10)은 소오스층(9)과 베이스층(7)의 양쪽에 접속되어 있고, 드레인전극(11)은 p+형 드레인층(8)에 접속되어 있다.
n형 캐소드층(13)은 p-형 에피택셜층(2)의 표면영역에 선택적으로 형성되고, 그에 따라 n형 버퍼층(3)은 상기 n형 캐소드층(13)과 p형 베이스층(7)간에 위치하게 된다. 이때 상기 n형 캐소드층(13)은 p-형 에피택셜층(2)에 의해 n형 버퍼층(3)과 분리되게 된다. 그리고 n+형 층(14)이 n형 캐소드층(13)의 표면영역에 형성되어 있고, 캐소드전극(15)은 상기 n+형 층(14)과 오믹콘택되어 있다. 또 캐소드전극(15)과 드레인전극(11)은 서로 접속되어 동전위로 설정되어 있다.
다음으로 상기와 같이 구성된 도전변조형 MODFET의 기본적인 동작을 상세히 설명한다.
도전변조형 MOSFET를 턴온시키기 위해 소오스전극의 전위에 비해 정바이어스인 바이어스를 게이트전극(6)에 인가하면 p형 베이스층(7) 표면의 채널영역의 극성이 반전되어 전자가 소오스층(9)으로부터 n-형 드리프트층(4)으로 주입되게 된다. 이러한 전자의 흐름에 의해 전자가 n형 버퍼층(3)을 매개로 p+형 드레인층(8)으로 주입되면 n형 버퍼층(3)과 p+형 드레인층(8)에 의해 형성되는 pn접합은 순방향으로 바이어스되게 되는 바, 그에 따라 정공이 p+형 드레인층(8)으로부터 n형 버퍼층(3)을 매개로 n-형 드프리트층(4)으로 주입되며, 이렇게 정공이 주입되면 n-형 드리프트층(4)에서 도전변조가 일어나게 된다. 이때 도전변조에 기인해서 n-형 드리프트층(4)의 저항이 줄어들게 되므로 온상태전압이 낮아지게 된다.
이 도전변조형 MOSFET를 통해 많은 양의 전류가 흐르게 되면 p+형 드레인층(8)으로부터 주입된 정공들은 n형 버퍼층(3)과 n-형 드리프트층(4)으로부터 급격히 방출되어 p-형 애피택셜층(2)에 축적되게 되고, 그에 따라 n형 버퍼층(3)내의 전자들도 p-형 에피택셜층(2)으로 주입되어 이 p-형 에피택셜층(2)에서도 도전변조가 일어나게 된다.
게이트전극(6)에 소오스전극(10)의 전위에 비해 부(負)바이어스 또는 0바이어스를 인가하면 게이트전극(6)의 아래에 위치하는 채널반전층이 소실되어 소오스층(9)으로부터의 전자주입이 중단되고, 그에 따라 도전변조형 MOSFET는 턴오프되게 된다. 제1실시예에 따른 소자에 있어서는 n형 캐소드층(13)이 p-형 에피택셜층(2)의 표면영역에 위치하고 있기 때문에 p-형 에피택셜층(2)에 축적되어 있는 전자는 턴오프동작중에 n형 캐소드층(13)을 통해 도전변조형 MOSFET로부터 빠르게 방출되게 된다. 즉 제1실시예의 소자는 실질적으로 애노드-쇼트구조를 구비한 경우와 마찬가지로 동작되게 되어 턴오프동작시의 스위칭속도가 빨라지게 된다.
제1실시예에 따른 소자는 온상태에서 종래의 소자와 마찬가지로 동작하면서도 애노드-쇼트구조를 채용할 경우의 소자면적의 증대라던지 항복전압의 감소가 발생되지 않을 뿐만 아니라 낮은 온상태전압을 얻을 수 있게 된다. 또 본 발명의 제1실시예에 따른 소자가 턴오프되면 n형 캐소드층(13)이 실질적인 애노드-쇼트구조로서 작용하므로 고속의 턴오프특성이 얻어지게 된다.
또 본 발명의 제1실시예에서는 p형 베이스층(7)과 p-형 에피택셜층(2) 및 n형 캐소드층(13)으로 구성되는 다이오드가 도전변조형 MOSFET에 역방향으로 병렬로 접속되어 있기 때문에 외부에 다이오드를 접속시키지 않더라도 역도전기능을 실현할 수 있게 된다.
이어서 본 발명의 다른 실시예들에 대해 설명한다. 이하의 설명에 있어서 상기 제1실시예(제2도)에 대응되는 부분에도 동일한 참조부호를 붙이고 그에 대한 상세한 설명은 생략한다.
우선 제3도를 참조해서 본 발명의 제2실시예을 설명한다.
제3도에 있어서 절연막(16)이 p+형 드레인층(8)의 끝부분과 n+형 층(14)의 끝부분간에 형성되어 n형 버퍼층(3)과 p-형 에픽택셜층(2) 및 n형 캐드층(13)을 덮고 있고, 드레인전극(11)과 캐소드전극(15)을 일체화시킨 컨덕터(100)가 절연막(16)상에 형성되어 있다.
제4도는 본 발명의 제3실시예를 도시해 놓은 것으로, 본 실시예에서 n-형 드리프트층(4)은 p형 베이스층(7)과 접속되지 않고 실제로는 p형 베이스층(7)과 아주 조금 떨어져서 위치하고 있다.
제5도는 본 발명의 제4실시예를 도시해 놓은 것으로, 본 실시예에서는 반도체기판(1)과 이 반도체기판(1)상에 에피택셜성장된 p-형 에피택셜성장층(2) 및 이 p-형 에피택셜성장층(2)상에 에피택셜성장된 고저항 n-형 층(17)으로 이루어진 반도체웨이퍼를 사용하고 있다. 따라서 n-형 층(17)이 충분한 고저항을 유지하는 한 n형 캐소드층(13)과 n형 버퍼층(3)은 실질적으로 서로 분리되게 된다. 따라서 본 제4실시예에 있어서도 상기 제1실시예와 유사한 잇점을 얻을 수 있게 된다. 여기서 상기 n-형 층(17)은 불순물확산에 의해 형성될 수 있다.
제6도는 본 발명의 제5실시예를 도시해 놓은 것으로, 본 실시예에 있어서는 유전체에 의해 2부분으로 분리된 웨이퍼를 사용한다. 즉 제6도에 있어서 산화막(18)의 윗부분은 제1실리콘기판이고, 산화막(18)의 아랫부분은 제2실리콘기판(21)이다. 그리고 상기 제1 및 제2실리콘기판의 표면은 경면연마되어 있다. 절연막으로서 기능하는 산화막(18)은 경연연마된 제1 및 제2실리콘기판의 표면사이에 위치하는 바, 이 산화막(18)을 중간에 끼워 넣은 상태에서 제1 및 제2실리콘기판은 직접접합기술에 의해 일체화된다.
제1실리콘기판에는 소자분리영역을 형성시키기 위해 사용되는 홈이 설치되어 있는데, 이 홈의 내벽에는 산화막(19)이 형성되어 있고 이 홈내에는 폴리실리콘(20)이 매립되어 있다. 또 유전체에 의해 2부분으로 분리된 이러한 형태의 웨이퍼는 폴리실리콘기판중에 단결정실리콘을 매립하는 등의 방법으로도 형성할 수 있다.
이상의 실시예에서는 도전변조형 MOSFET의 요부 단면구조만을 도시하였지만, 이후의 실시예에 있어서는 보다 구체적인 레이아우트 및 단면구조를 도시하기로 한다.
제7도 및 제8도는 본 발명의 제6실시예를 도시해 놓은 것으로, 제6실시예에 따른 도전변조형 MOSFET는 상기 제2실시예에 따른 도전변조형 MOSFET를 실제로 사용하기 위해 변형시킨 것이다.
제6실시예에 있어서 게이트전극(6)은 타원형 링(ring)의 형태로 형성되어 있는데, 이 게이트전극(6)의 안쪽에는 p형 드레인층(8)이 타원형 링의 형태로 형성되어 있고, 이 게이트전극(6)의 바깥쪽에는 n형 소오스층(9)이 역시 타원형 링의 형태로 형성되어 있다. 그리고 n형 캐소드층(13)은 섬(island)의 형태로 형성되어 있으면서 드레인층(8)으로 둘러싸여 있다. 한편 제7도 및 제8도에 도시된 소자는 스트라이프(stripe)형태로 배열된 1개의 단위소자만을 나타낸 것이고, 실제의 소자에서는 제7도 및 제8도에 도시된 구조를 갖춘 복수의 단위소자가 배열되어 사용되게 된다.
제9도는 본 발명의 제7실시예를 도시해 놓은 것으로, 이는 제7도 및 제8도에 도시된 제6실시예를 변형해서 얻어진 것인 바, 여기서는 드레인층(8)으로 둘러싸인 영역내에 복수의 캐소드층(13a,13b,…)이 위치되어 있다.
제10도 및 제11도는 본 발명의 제8실시예를 도시해 놓은 것으로, 이는 제7도 및 제8도에 도시된 제6실시예와 드레인과 소오스간의 관계를 반대로 설정한 것이다. 특히 n형 소오스층(9)과 n형 캐소드층(13)이 타원형 링의 형태로 형성된 p형 드레인층(8)의 안쪽과 바깥쪽에 각각 위치하고 있다.
제12도는 본 발명의 제9실시예를 도시해 놓은 것으로, 본 실시예는 상기 제9도 및 제11도에 도시된 제8실시예를 변형한 것이다.
제9실시예에 있어서 단위소자는 소오스층(9)과 드레인층(8) 및 게이트층(6)으로 이루어지고 타원형 링의 형태로 형성된 단위소자는 웨이퍼의 중앙부분에 위치하고 있다. 그리고 단위소자의 바깥쪽에 위치된 직선부에만 n형 캐소드층(13)이 형성되어 있다.
제13도는 본 발명의 제10실시예를 도시해 놓은 것으로, 이는 상기 제12도에 도시된 제9실시예를 조금 더 변형시킨 것으로, 여기서는 복수의 캐소드층(13a,13b,13c,13d)이 단위소자를 둘러싸도록 배열되어 있다.
이상 설명한 제6 내지 제10실시예(제7도 내지 제13도)에서는 상술한 제1 내지 제5실시예에서 얻은 것과 마찬가지의 효과가 얻어진다.
이상 설명한 실시예들을 여러 가지로 변형해서 실시할 수 있는 바, 제14도는 이러한 변형예를 도시해 놓은 것이다. 즉, 제14도에 도시된 바와 같이 영역 B에 종래의 소자를 형성시킨 상태에서 웨이퍼의 영역 A에 본 발명에 따른 소자를 형성해도 된다. 또 반도체웨이퍼를 에피택셜성장된 웨이퍼로 한정할 필요는 없고 FZ웨이퍼나 CZ웨이퍼도 사용할 수 있다. 더욱이 상술한 각 층의 전도형을 반대로 도전형으로 설정해도 된다.
제15도는 본 발명의 제11실시예를 도시해 놓은 것으로, 이는 제1게이트전극(6)과 제2게이트전극(23)을 제외하고는 상기 제2도에 도시된 제1실시예와 마찬가지이다. 제1게이트전극(6)과 게이티 절연막(5)을 매개로 p형 베이스층(7)의 표면상에 형성되고, 제2게이트전극(23)은 게이트절연막(22)을 매개로 드레인층(8)과 캐소드층(14)간의 웨이퍼표면상에 형성되어 있다. 이러한 구조의 패턴은 제7도와 제9도에 도시된 패턴과 마찬가지로 되도록 설계할 수 있다. 또한 본 제11실시예는 제2게이트전극(23)의 표면을 절연막으로 피복하고, 제2게이트전극(23)상에 형성된 절연막위에 드레인전극(11)과 캐소드전극(15)을 일체화시켜 형성하는 변형도 가능하다.
제11실시예에 따른 도전변조형 MOSFET의 기본적인 동작은 제2도에 도시된 제1실시예와 유사하다. 제11실시예에 따른 도전변조형 MOSFET를 턴온시키기 위해 드레인전극(11)에 공급되는 전압에 비해 부의 전압인 전압을 제2게이트전극(23)에 공급하면 제2게이트전극(23)의 아랫쪽에 위치한 n형 버퍼층(3)의 표면영역에 반전층이 발생되어 채널이 형성되게 된다. 그러면 정공이 드레인층(8)으로부터 p-형 에피택셜층(2)으로 곧바로 주입되어 도전변조효과가 증대되며, 그에 따라 온상태전압을 더욱 낮출 수 있게 된다. 한편 본 실시예의 도전변조형 MOSFET를 턴오프시키려면 제2게이트전극(23)에 정(正)의 전압이나 0의 전압을 공급하면 된다.
제16도는 본 발명의 제12실시예를 도시해 놓은 것으로, 본 실시예는 앞의 실시예에 비하여 애노드-쇼트 구조를 드레인층(8)에 대해서 적용한 점이 다르다. 특히 드레인전극(11)이 일부분이 교트-회로부(24)로서 n형 버퍼층(3)과 접속되면서 형성되어 있다. 또 제12실시예에서는 캐소드층이 형성되어 있지 않고, 제2게이트전극(23)이 드레인층(8)과 p-형 에피택셜층(2)사이에 삽입된 n형 버퍼층(3)의 표면영역에 게이트절연막(22)을 매개로 형성되어 있다.
제12실시예에 따른 도전변조형 MOSFET를 턴온시키려면 제15도에 도시된 제11실시예와 같이 제2게이트전극(23)에 부의 바이어스를 인가해 주면 된다. 이러한 바이어스를 인가해 주게 되면 정공이 제2게이트전극(23)의 아랫쪽에 위치한 n형 버퍼층(3)의 표면영역에 형성된 채널영역을 통해서 드레인층(8)으로부터 p-형 에피택셜층(2)으로 주입되어 도전변조효과가 증진되게 된다. 또한 본 제12실시예에 있어서는 n형 버퍼층(3)과 n-형 드리프트층(4) 및 p-형 베이스층(7)으로 구성되는 pn접합다이오드에 의해 역도전기능도 실현할 수 있게 된다.
상술한 제12실시예의 도전변조형 MOSFET에 있어서는 애노드-쇼트구조를 사용함으로써 발생되는 예컨대 드레인으로부터의 정공주입률의 감소 등의 문제점을 제1시예와는 다른 방법으로 해결할 수 있게 된다.
제17도는 본 발명의 제13실시예를 도시해 놓은 것으로, 이 실시예는 제15도 및 제16도에 도시된 제11 및 제12실시예를 결합시킨 것이다. 이 제13실시예에서도 앞의 실시예들과 마찬가지의 효과가 얻어지므로 그 동작설명은 생략하기로 한다.
한편 특허청구의 범위의 각 구성요소에 병기한 도면에 대응하는 참조부호는 본 발명의 이해를 용이하게 하기 위한 것일 뿐, 본 발명의 기술적 범위를 도면에 나타낸 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 횡형 도전변조형 MOSFET에 있어서 소자면적의 증대라던지 항복전압의 저하를 방지할 수 있게 될 뿐만 아니라 온상태전압을 낮출 수 있고 고속의 턴오프특성을 얻을 수 있으며 동시에 역도전기능을 갖춘 도전변조형 MOSFET를 실현할 수도 있게 된다.

Claims (21)

  1. 반도체웨이퍼(1,2,17)와, 이 반도체웨이퍼(1,2,17)의 표면영역에 선택적으로 형성된 제1도전형의 베이스층(7a,7b), 이 제1도전형의 베이스층(7a,7b)의 표면영역에 선택적으로 형성된 제2도전형의 소오스층(9), 상기 반도체웨이퍼(1,2,17)에 선택적으로 형성된 제2도전형의 베이스층(3,4), 이 제2도전형의 베이스층(3,4)의 표면영역에 형성된 제1도전형의 드레인층(8), 상기 소오스층(9)과 제2도전형의 제이스층(3,4)간에 끼워진 제1도전형의 베이스층(7a,7b)의 표면영역상에 형성된 게이트절연막(5), 이 게이트절연막(5)상에 형성된 게이트전극(6), 상기 소오스층(9)과 제1도전형의 베이스층(7a,7b)에 동시에 접속된 소오스전극(10), 상기 드레인층(8)에 접속된 드레인전극(11), 상기 반도체웨이퍼(1,2,17)의 표면영역에 상기 제2도전형 베이스층(3,4)과 인접되게 형성된 제2도전형 캐소드층(13,14), 상기 드레인전극(11)과 동전위로 설정되어 있으면서 상기 캐소드층(13,14)에 접속된 캐소드전극(15)을 구비하여 구성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  2. 반도체웨이퍼(1,2)와, 이 반도체웨이퍼(1,2)의 표면영역에 선택적으로 형성된 제1도전형의 베이스층(7a,7b), 이 제1도전형의 베이스층(7a,7b)의 표면영역에 선택적으로 형성된 제2도전형의 소오스층(9), 상기 반도체웨이퍼(1,2)에 선택적으로 형성된 제2도전형의 베이스층(3,4), 이 제2도전형의 베이스(3,4)의 표면영역에 형성된 제1도전형의 드레인층(8), 상기 소오스층(9)과 제2도전형의 베이스층(3,4)간에 끼워진 제1도 전형의 베이스층(7a,7b)의 표면 영역상에 형성된 제1게이트절연막(5), 이 제1게이트절연막(5)상에 형성된 제1게이트전극(6), 상기 소오스층(9)과 제1도전형의 베이스층(7a,7b)에 동시에 접속된 소오스전극(10), 상기 드레인층(8)에 접속된 드레인전극(11), 상기 반도체웨이퍼(1,2)의 표면영역에 상기 제2도전형의 베이스층(3,4)과 인접되게 형성된 제2도전형의 캐소드층(13,14), 상기 드레인전극(11)과 동전위로 설정되어 있으면서 상기 캐소드층(13,14)에 접속된 캐소드전극(15), 상기 드레인층(8)과 캐소드층(13,14)간에 끼워진 제2도전형의 베이스층(3,4)의 표면 영역상에 형성된 제2게이트절연막(22), 이 제2게이트절연막(22)상에 형성된 제2게이트전극(23)을 구비하여 구성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  3. 반도체웨이퍼(1,2)와, 이 반도체웨이퍼(1,2)의 표면영역에 선택적으로 형성된 제1도전형의 베이스층(7a,7b), 이 제1도전형의 베이스층(7a,7b)의 표면영역에 선택적으로 형성된 제2도전형의 소오스층(9), 상기 반도체웨이퍼(1,2)에 선택적으로 형성된 제2도전형의 베이스층(3,4), 이 제2도전형의 베이스층(3,4)의 표면영역에 형성된 제1도전형의 드레인층(8), 상기 소오스층(9)과 제2도전형의 베이스층(3,4)간에 끼워진 제1도전형의 베이스층(7a,7b)의 표면영역상에 형성된 제1게이트절연막(5), 이 제1게이트절연막(5)상에 형성된 제1게이트전극(6), 상기 소오스층(9)과 제1도전형의 베이스층(7a,7b)에 동시에 접속된 소오스전극(10), 상기 드레인층(8)과 상기 제2도전형의 베이스층(3,4)에 동시에 접속된 드레인전극(11), 상기 드레인층(8)과 이 드레인층(8)에 인접한 반도체웨이퍼(1,2) 부분간에 끼워진 제2도전형의 베이스층(3,4)의 표면영역에 형성된 제2게이트절연막(22), 이 제2게이트절연막(22)상에 형성된 제2게이트전극(23)을 구비하여 구성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  4. 반도체웨이퍼(1,2)와, 이 반도체웨이퍼(1,2)의 표면영역에 선택적으로 형성된 제1도전형의 베이스층(7a,7b), 이 제1도전형의 베이스층(7a,7b)의 표면영역에 선택적으로 형성된 제2도전형의 소오스층(9), 상기 반도체웨이퍼(1,2)에 선택적으로 형성된 제2도전형의 베이스층(3,4), 이 제2도전형의 베이스층(3,4)의 표면영역에 형성된 제1도전형의 드레인층(8), 상기 소오스층(9)과 제2도전형의 베이스층(3,4)간에 끼워진 제1도전형의 베이스층(7a,7b)의 표면영역상에 형성된 제1게이트절연막(5), 이 제1게이트절연막(5)상에 형성된 제1게이트전극(6), 상기 소오스층(9)과 제1도전형의 베이스층(7a,7b)에 동시에 접속된 소오스전극(10), 상기 드레인층(8)과 상기 제2도전형의 베이스층(3,4)에 동시에 접속된 드레인전극(11), 상기 반도체웨이퍼(1,2)의 표면영역에 상기 제2도전형의 베이스층(3,4)과 인접되게 형성된 제2도전형의 캐소드층(13,14), 상기 드레인전극(11)과 동전위로 설정되어 있으면서 상기 캣소드층(13,14)에 접속된 캐소드전극(15), 상기 드레인층(8)과 상기 캐소드층(13,14)간에 끼워진 제2도전형의 베이스층(3,4)의 표면영역상에 형성된 제2게이트절연막(22), 이 제2게이트절연막(22)상에 형성된 제2게이트전극(23)을 구비하여 구성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  5. 제1항에 있어서, 절연막(16)이 상기 드레인층(8) 및 상기 캐소드층(13,14)의 표면까지 확장되어 형성되어 있고, 상기 드레인전극(11)과 상기 캐소드전극(15)이 상기 절연막(16)상에 서로 일체화되어 형성되어 있는 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  6. 제1항에 있어서, 상기 반도체웨이퍼는 반도체기판상에 형성된 유전체(19,20)에 의해 분할되고, 상기 횡형 도전변조형 MOSFET가 상기 반도체 웨이퍼를 분할함으로써 얻어진 반도체층에 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  7. 제1항에 있어서, 상기 게이트전극은 제1링의 형태로 되어 있고, 상기 소오스층은 상기 제1링의 바깥쪽에 위치하며, 상기 드레인층은 상기 제1링의 안쪽에 위치하는 제2링의 형태로 되어 있고, 상기 캐소드층은 상기 드레인층의 안쪽에 위치하는 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  8. 제1항에 있어서, 상기 게이트전극은 제1링의 형태로 되어 있고, 상기 소오스층은 상기 제1링의 안쪽에 위치하며, 상기 드레인층은 상기 제1링의 바깥쪽에 위치하고, 상기 캐소드층은 상기 드레인층의 바깥쪽에 위치하는 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  9. 제8항에 있어서, 상기 제2게이트전극의 표면상에 절연막이 형성되어 있고, 이 절연막상에 상기 드레인전극과 캐소드전극이 일체화되어 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  10. 제7항에 있어서, 상기 제2게이트전극이 상기 드레인층과 캐소드층간에 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  11. 제2항에 있어서, 상기 반도체웨이퍼는 반도체기판상에 형성된 유전체(19,20)에 의해 분할되고, 상기 횡형 도전변조형 MOSFET가 상기 반도체 웨이퍼를 분할함으로써 얻어진 반도체층에 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  12. 제2항에 있어서, 상기 케이트전극은 제1링의 형태로 되어 있고, 상기 소오스층은 상기 제1링의 바깥쪽에 위치하며, 상기 드레인층은 상기 제1링의 안쪽에 위치하는 제2링의 형태로 되어 있고, 상기 캐소드층은 상기 드레인층의 안쪽에 위치하는 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  13. 제2항에 있어서, 상기 게이트전극은 제1링의 형태로 되어 있고, 상기소오스층은 상기 제1링의 안쪽에 위치하며, 상기 드레인층은 상기 제1링의 바깥쪽에 위치하고, 상기 캐소드층은 상기 드레인층의 바깥쪽에 위치하는 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  14. 제13항에 있어서, 상기 제2게이트전극의 표면상에 절연막이 형성되어 있고, 이 절연막상에 상기 드레인전극과 캐소드전극이 일체화되어 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  15. 제12항에 있어서, 상기 제2게이트전극이 상기 드레인층과 캐소드층간에 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  16. 제3항에 있어서, 상기 반도체웨이퍼는 반도체기판상에 형성된 유전체(19,20)에 의해 분할하고, 상기 횡형 도전변조형 MOSFET가 상기 반도체 웨이퍼를 분할함으로써 얻어진 반도체층에 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  17. 제4항에 있어서, 상기 반도체웨이퍼는 반도체기판상에 형성된 유전체(19,20)에 의해 분할되고, 상기 횡형 도전변조형 MOSFET가 상기 반도체 웨이퍼를 분할함으로써 얻어진 반도체층에 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  18. 제4항에 있어서, 상기 게이트전극은 제1링의 형태로 되어 있고, 상기 소오스층은 상기 제1링의 바깥쪽에 위치하며, 상기 드레인층은 상기 제1링의 안쪽에 위치하는 제2링의 형태로 되어 있고, 상기 캐소드층은 상기 드레인층의 안쪽에 위치하는 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  19. 제4항에 있어서, 상기 게이트전극은 제1링의 형태로 되어 있고, 상기 소오스층은 상기 제1링의 안쪽에 위치하며, 상기 드레인층은 상기 제1링의 바깥쪽에 위치하고, 상기 캐소드층은 상기 드레인층의 바깥쪽에 위치하는 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  20. 제19항에 있어서, 상기 제2게이트전극의 표면상에 절연막이 형성되어 있고, 이 절연막상에 상기 드레인전극과 캐소드전극이 일체화되어 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
  21. 제18항에 있어서, 상기 제2게이트전극이 상기 드레인층과 캐소드층간에 형성된 것을 특징으로 하는 횡형 도전변조형 MOSFET.
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