TW202327108A - 半導體裝置 - Google Patents

Abstract

本發明提供一種不增加製造製程而抑制通道電流，能夠精度良好地形成通道電流抑制結構之半導體裝置。本發明之半導體裝置1係包括：基板10、形成於基板10上之磊晶層20、以及設置於磊晶層20之一個面20a側之絕緣膜35的半導體裝置1，於磊晶層20之一個面20a側，經由絕緣膜35而設置有：設置既定元件之活性部40以及設置於活性部40之外側的終端部70側之通道電流抑制部50，並且通道電流抑制部50設置有抑制從活性部40流向終端部70之通道電流之溝槽51。

Description

半導體裝置

本發明係關於半導體裝置。

在蕭特基障壁二極體（Schottky barrier diode，SBD）等半導體裝置中，從主電流所流通之活性區域之溝槽朝向終端部而形成由鈍化之電荷所引起之通道，而流通有通道電流。因此，習知上有著蕭特基障壁二極體之逆電流增大之情況，為防止引起該逆電流之增大的通道電流，而於終端部側設置有高濃度之n+層等通道截斷環。如上所述之技術例如可參照專利文獻1所記載之技術。 [現有技術文獻] [專利文獻]

[專利文獻1]日本特開2009-130002號公報

[發明所欲解決之問題]

上述背景技術中，雖實現通道電流之防止，但另一方面，為了設置通道截斷環，也增加了製造製程，成為成本上升之要因。因此，期望開發出不會增加製造製程而能夠抑制通道電流之技術。又，於設置通道截斷環之情形時，由於植入步驟（離子注入步驟）、擴散步驟等製程之影響，亦存在結構不均之可能性，有時無法精度良好地形成通道電流抑制結構。

本發明係鑒於如上所述之情況而形成，目的在於提供半導體裝置，其不增加製造製程而抑制通道電流，能夠精度良好地形成通道電流抑制結構。 [解決問題之手段]

為解決上述課題，本發明之半導體裝置係包括基板、形成於基板上之磊晶層、以及設置於磊晶之一個面側之絕緣膜的半導體裝置，其特徵在於：於磊晶層之一個面側，經由絕緣膜而設置有：設置既定元件之活性部以及設置於活性部之外側的終端部側之通道電流抑制部，並且通道電流抑制部設置有抑制從活性部流向終端部之通道電流的溝槽。

根據本發明，於磊晶層之一個面側，經由絕緣膜而設置有：設置既定元件之活性部以及設置於活性部之外側的終端部側之通道電流抑制部，通道電流抑制部藉由設置了抑制從活性部流向終端部之通道電流的溝槽，例如將通道電流抑制部之溝槽與活性部之溝槽同時設置，並且能夠利用通道電流抑制部之溝槽，使從活性部朝向終端部之通道電流之流通中斷等，而能夠不增加製造製程地於通道電流抑制部設置溝槽來抑制流向終端部之通道電流。又，能夠精度良好地形成通道電流抑制結構。

通道電流抑制部能夠藉由進一步設置抑制通道電流之電極，而與溝槽之效果相互協作，進一步抑制流向終端部之通道電流。

抑制通道電流之電極藉由設為EQR電極（等電位環電極），能夠將電位保持為等電位，能夠抑制流向終端部之通道電流。

EQR電極藉由包括不經由絕緣膜而直接設置於磊晶層上之部分，能夠將EQR電極與磊晶層電性連接。

於活性部設置溝槽，且設置於通道電流抑制部之溝槽之深度尺寸及/或寬度尺寸藉由設定為與設置於活性部之溝槽之深度尺寸及/或寬度尺寸相等之尺寸或更大之尺寸，能夠將通道電流確實地引導至設置於通道電流抑制部之溝槽中。

設置於通道電流抑制部之溝槽係以使磊晶層之一個面側之終端部側缺損為階差狀之方式來設置，階差狀之溝槽係以將外側之側方開放之方式來構成，藉此，電阻變大，能夠進一步地抑制流向終端部之通道電流。 階差狀之溝槽藉由在底部進一步設置溝槽，則階差狀之形狀與底部之溝槽相互協作，能夠進一步地抑制流向終端部之通道電流。

設置於通道電流抑制部之溝槽能夠沿著通道電流所流通之方向而設置複數個。 設置於通道電流抑制部之溝槽之檯面寬度藉由設定為比溝槽寬度更大之寬度尺寸，能夠利用通道電流抑制部之溝槽來確實地中斷通道電流之流通。

藉由將元件設為二極體，能夠抑制由於上述通道電流而產生之二極體之逆電流所導致之性能下降。 藉由將二極體設為蕭特基障壁二極體，則於逆電流大之蕭特基障壁二極體中，逆電流所導致之性能下降之抑制效果進一步地增大。 [發明效果]

根據本發明，不增加製造製程而抑制通道電流，能夠精度良好地形成通道電流抑制結構。

[第1實施方式] 參照圖1至圖3，對本發明之第1實施方式之半導體裝置1進行詳細說明。圖1是表示本發明之第1實施方式之半導體裝置1之構成的俯視圖，圖2是表示上述半導體裝置之構成的圖1之AA前視（正面）剖面圖，圖3是表示上述半導體裝置之溝槽之結構的放大前視剖面圖。此外，以下之說明中，從半導體裝置1之基板10來看，將磊晶層20側設為上方，將陰極電極等30側設為下方，將半導體裝置1之中央部60側設為內側，將終端部70側設為外側，其他方向亦包含在內，於圖中明示出各方向。

若參照圖1至圖3來對本發明之第1實施方式之半導體裝置1之概要進行說明，則半導體裝置1之俯視圖為矩形狀，包括：基板10、磊晶層20、汲極電極或陰極電極30（例如MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體）中為汲極電極，二極體中為陰極電極，以下稱為陰極電極等30）、絕緣膜35、活性部40、以及通道電流抑制部50。

基板10可利用板狀且既定之導電物質來形成。基板10為單晶之基板，於基板10之成為上表面側之一個面10a側形成有磊晶層20。於基板10之成為下表面側之其他面10b側設置有陰極電極等30。陰極電極等30可由金屬等導電物質來形成。藉由於陰極電極等30與活性部40之間產生既定之電位差，而於活性部40流通電流，可使活性部40發揮功能。

磊晶層20可使基板10之一個面10a側之整面進行磊晶成長而形成。於磊晶層20之成為上表面側之一個面20a側既定設置有絕緣膜35。於磊晶層20之一個面20a側，經由絕緣膜35而設置有活性部40及通道電流抑制部50。即，活性部40及通道電流抑制部50經由絕緣膜35而既定地與磊晶層20絕緣。

活性部40設置於主電流所流通之中央部60側（內側）之區域。於活性部40設置有溝槽41。溝槽41包括：設置於中央部60側（內側）之內側溝槽41a以及設置於終端部70側（外側）之外側溝槽41b。

溝槽41a、41b係以使磊晶層20之一個面20a側之既定部位埋沒之方式來設置。溝槽41a、41b之剖面為U字狀且具有既定之深度尺寸（溝槽深度尺寸）d1及寬度（溝槽寬度）尺寸w1，成為以圍繞磊晶層20之一個面20a側之方式來設置之溝槽形狀。於溝槽41a、41b之所埋沒之內表面41a1、41b1上設置有絕緣膜35。即，溝槽41a、41b對於磊晶層20絕緣。於溝槽41a、41b之由內表面41a1、41b1所包圍之空間中，經由絕緣膜35而填充導電物質41a2、41b2直至上端部。溝槽41a、41b之上端部之開口41a3、41b3係由導電物質41a2、41b2堵塞。導電物質41a2、41b2例如可設為多晶矽、雜質摻雜矽、金屬（metal）等各種導電物質。

於活性部40上設置有二極體42。二極體42可設為蕭特基障壁二極體（SBD：Schottky Barrier Diode）42。蕭特基障壁二極體42包括：蕭特基電極42a及場板電極42b。蕭特基電極42a係流通主電流而發揮蕭特基障壁二極體42之主要功能之電極部分。場板電極42b係發揮緩和電場強度之功能之電極部分。蕭特基電極42a與場板電極42b係以階差狀地連續之方式來設置。

蕭特基電極42a包括第1電極部分42a1及第2電極部分42a2。第1電極部分42a1係以將內側溝槽41a之開口41a3堵塞之方式來設置。第1電極部分42a1不經由絕緣膜35而與填充於內側溝槽41a中之導電物質41a2直接接合。

第2電極部分42a2係從第1電極部分42a1向中央部60側（內側）及終端部70側（外側）短條狀地延伸存在之電極部分。第2電極部分42a2與磊晶層20之一個面20a直接接合。即，於磊晶層20之一個面20a中之溝槽41a之開口41a3之周邊部20a1（活性部終端20a1），未設置絕緣膜35，第2電極部分42a2成為不經由絕緣膜35而直接設置於磊晶層20上之部分。

場板電極42b包括：第1電極部分42b1及第2電極部分42b2。 第1電極部分42b1係與蕭特基電極42a之第2電極部分42a2連續之電極部分。

第1電極部分42b1係以將外側溝槽41b之開口41b3堵塞之方式來設置。第1電極部分42b1不經由絕緣膜35而與填充於外側溝槽41b中之導電物質41b2直接接合。

第2電極部分42b2係從第1電極部分42b1向終端部70側（外側）延伸存在之電極部分。第2電極部分42b2經由絕緣膜35而設置於磊晶層20上。

通道電流抑制部50設置於終端部70側（外側）之區域。即，通道電流抑制部50係以於活性部40之外側包圍活性部40之方式來設置。於通道電流抑制部50，以與活性部40相同之方式設置有溝槽51。溝槽51能夠抑制從活性部40流向終端部70側（外側）之通道電流。

溝槽51係以使磊晶層20之一個面20a側之既定部位埋沒之方式來設置。溝槽51之剖面為U字狀且具有既定之深度尺寸（溝槽深度尺寸）d2及寬度（溝槽寬度）尺寸w2，成為以環繞磊晶層20之一個面20a側之方式來設置之溝槽形狀。溝槽51之深度尺寸d2設定為與設置於活性部40之溝槽41a、41b之深度尺寸d1相等之尺寸或更大之尺寸。又，溝槽51之寬度（溝槽寬度）尺寸w2設定為與設置於活性部40之溝槽41a、41b之寬度（溝槽寬度）尺寸w1相等之尺寸或更大之尺寸。於溝槽51之埋沒之內表面51a上設置有絕緣膜35。即，溝槽51對於磊晶層20絕緣。於溝槽51之由內表面51a包圍之空間中，經由絕緣膜35而填充導電物質51b直至上端部。溝槽51之上端部之開口51c係由導電物質51b所堵塞。導電物質51b例如可設為多晶矽、雜質摻雜矽、金屬（metal）等各種導電物質。

於通道電流抑制部50，進一步設置有抑制通道電流之電極52。抑制通道電流之電極52可設為EQR（EQui-potential Ring：等電位環）電極52。EQR電極52係以環狀地圍繞磊晶層20之一個面20a側的方式來設置。EQR電極52可將既定之EQR區域設為同電位。於EQR電極52之環狀之內側區域設置有活性部40。

EQR電極52可由導電物質所形成。EQR電極52包括：第1電極部分52a、第2電極部分52b及第3電極部分52c。第1電極部分52a、第2電極部分52b及第3電極部分52c係以階差狀地連續之方式來設置。

第1電極部分52a係以將溝槽51之開口51c堵塞的方式來設置。第1電極部分52a不經由絕緣膜35而與填充於溝槽51中之導電物質51b直接接合。

第2電極部分52b係從第1電極部分52a向終端部70側（外側）短條狀延伸存在之電極部分。 第2電極部分52b與磊晶層20之一個面20a直接接合。即，於磊晶層20之一個面20a中之溝槽51之開口51c之終端部70側之周邊部20a2，未設置絕緣膜35，第2電極部分52b成為不經由絕緣膜35而直接設置於磊晶層20上之部分。EQR電極52經由直接設置於磊晶層20上之第2電極部分52b而與磊晶層20電性連接。

第3電極部分52c係以從第1電極部分42b1朝向中央部60側（內側）延伸存在之方式來延伸。第3電極部分52c經由絕緣膜35而設置於磊晶層20上。

以上述方式構成之半導體裝置1中，當於活性部40之二極體42、更詳細而言為蕭特基障壁二極體42中流通主電流而發揮功能時，從蕭特基障壁二極體42朝向終端部70側（外側）而形成由鈍化等電荷所引起之通道，流通通道電流，但能夠藉由於通道電流抑制部50設置溝槽51，而利用通道電流抑制部50之溝槽51，使從活性部40朝向終端部70側（外側）之通道電流之流通中斷，能夠抑制流向終端部70側（外側）之通道電流。又，溝槽51同樣亦設置於活性部40，能夠將活性部40之溝槽41a、41b與通道電流抑制部50之溝槽51同時設置等，不增加製造製程而抑制通道電流，能夠精度良好地形成通道電流抑制結構。

又，通道電流抑制部50藉由進一步設置抑制通道電流之電極52，能夠與溝槽51之效果相互協作而進一步抑制流向終端部70側（外側）之通道電流。

即，抑制通道電流之電極52藉由設為EQR電極52，可將陰極電極等30與通道電流抑制部50保持為等電位，能夠抑制流向終端部70側（外側）之通道電流。

進一步地，EQR電極52藉由包括不經由絕緣膜35而直接設置於磊晶層20上之第2電極部分52b，能夠將EQR電極52與磊晶層20電性連接。藉此，可將磊晶層20之成為下表面側之其他面20b側與EQR電極52設為等電位，能夠抑制從活性部40流向終端部70側（外側）之通道電流。

進一步地，藉由將設置於通道電流抑制部50之溝槽51之深度尺寸d2設定為與設置於活性部40之溝槽41之深度尺寸d1相等之尺寸或更大之尺寸，以及藉由將設置於通道電流抑制部50之溝槽51之寬度尺寸w2設定為與設置於活性部40之溝槽41之寬度尺寸w1相等之尺寸或更大之尺寸，能夠利用設置於通道電流抑制部50之溝槽51而進一步中斷通道電流之流通。

又，進一步地藉由將設置於活性部40上之元件設為二極體42，能夠抑制藉由上述通道電流而產生之二極體42之逆電流所導致之性能下降。

二極體42藉由設為蕭特基障壁二極體42，則於逆電流大之蕭特基障壁二極體42中，逆電流所導致之性能下降之抑制效果進一步增大。

[第2實施方式] 其次，參照圖4至圖8來對本發明之第2實施方式之半導體裝置2進行詳細說明。圖4係表示本發明之第2實施方式之半導體裝置2之構成的俯視圖，圖5係表示上述半導體裝置2之構成的BB前視剖面圖，圖6係表示上述半導體裝置2之另一構成的前視剖面圖，圖7係表示上述半導體裝置2之進一步另一構成的前視剖面圖，圖8係表示上述半導體裝置2之又一進一步其他構成的前視剖面圖。此外，關於以下之說明以及圖4至圖8中標註有與上述實施方式相同之符號的構成及未說明之構成，設為與上述實施方式相同之構成，有時省略其說明。又，以下之說明中，從半導體裝置2之基板10來看，將磊晶層20側設為上方，將陰極電極等30側設為下方，將半導體裝置2之中央部60側設為內側，且將終端部70側設為外側，其他方向亦包含在內，於圖中明示出各方向。

本發明之第2實施方式之半導體裝置2表示將通道電流抑制部50之溝槽510形成為階差狀之構成。

即，半導體裝置2如圖4及圖5所示，將設置於通道電流抑制部50上之溝槽510，以使磊晶層20之一個面20a側之終端部70側缺損為階差狀之方式來設置，階差狀之溝槽510係以將外側之側方開放之方式來構成。溝槽510係以圍繞磊晶層20之一個面20a側之方式來設置。於階差狀之溝槽510之內表面510a上，絕緣膜35以沿著階差形狀而屈曲之方式來設置，溝槽510既定地對磊晶層20絕緣。於溝槽510之內表面510a側，經由絕緣膜35而填充有導電物質41a2、41b2。導電物質41a2、41b2係以前視時彎曲為圓弧狀之方式填充於溝槽510之內表面510a側。

於半導體裝置2之通道電流抑制部50上，以與上述第1實施方式相同之方式設置有抑制通道電流之電極520即EQR（EQui-potential Ring：等電位環）電極520。EQR電極520係以圍繞磊晶層20之一個面20a側之方式來設置。EQR電極520可由導電物質所形成。EQR電極520包括：第1電極部分520a、第2電極部分520b及第3電極部分520c。第1電極部分520a、第2電極部分520b及第3電極部分520c係以連續之方式來設置。

第1電極部分520a係以從階差狀之溝槽510之底部510'至上端部510"，向外側突出之方式來設置。第1電極部分520a成為前視時彎曲為圓弧狀之形狀。第1電極部分520a不經由絕緣膜35而與填充於溝槽510中之導電物質51b直接接合。第1電極部分520a形成為以與導電物質41a2、41b2之填充形狀對應之方式彎曲為圓弧狀之形狀。

第2電極部分520b沿著階差狀之溝槽510之底部510'而設置。第2電極部分520b係從第1電極部分520a向終端部70側（外側）短條狀地延伸存在之電極部分。

第2電極部分520b與磊晶層20之一個面20a直接接合。即，於階差狀之溝槽510之底部510'之終端部70側（外側），未設置絕緣膜35，第2電極部分52b成為不經由絕緣膜35而直接設置於磊晶層20上之部分。EQR電極520經由直接設置於磊晶層20上之第2電極部分520b而與磊晶層20電性連接。

第3電極部分520c係以從第1電極部分520a起，沿著磊晶層20之一個面20a而向中央部60側（內側）延伸存在之方式來延伸。第3電極部分520c經由絕緣膜35而設置於磊晶層20上。

以上述方式構成之第2實施方式之半導體裝置2中，設置於通道電流抑制部50之溝槽510係以使磊晶層20之一個面20a側之終端部70側缺損為階差狀之方式來設置，階差狀之溝槽510藉由以將外側之側方開放之方式來構成，而增大電阻，能夠進一步抑制流向終端部70之通道電流。

此處，階差狀之溝槽510如圖6所示，亦可以與第1實施方式相同之方式於底部510'上進一步設置溝槽51。EQR電極520之第2電極部分520b係以將溝槽51之開口51c堵塞之方式來設置，成為不經由絕緣膜35而與填充於溝槽51中之導電物質51b直接接合之構成。

藉由如上所述於階差狀之溝槽510之底部510'上進一步設置溝槽51，階差狀之形狀與底部510'之溝槽51相互協作，能夠進一步抑制流向終端部70之通道電流。

此外，於將溝槽510設置為階差狀之情形時，如圖7及圖8所示，亦可使EQR電極520沿著溝槽510之階差形狀而屈曲，不經由導電物質51b而直接設置於絕緣膜35上。藉由階差狀之溝槽510，而電阻增大，即便不設置導電物質51b，亦可抑制通道電流。

[變形例、應用例] 本發明並不限定於上述實施方式，當然可於專利申請之範圍內進行各種變形實施、應用實施。

例如，上述實施方式中，EQR電極52、520包括不經由絕緣膜35而直接設置於磊晶層20上之第2電極部分52b、520b，如圖9至圖11所示，即便於第2電極部分52b、520b與磊晶層20之間亦介隔存在絕緣層35而使第2電極部分52b、520b對磊晶層20絕緣，亦能夠對通道電流之抑制發揮所需之效果。

但，EQR電極52、520以包括不經由絕緣膜35而直接設置於磊晶層20上之第2電極部分52b、520b，更可將EQR電極52、520與磊晶層20電性連接，能夠提高通道電流之抑制效果，因此成為更佳之實施方式。此外，上述第1實施方式中，如圖12所示，即便使絕緣膜35從溝槽51之開口51c之端部向終端部70側短條狀地延伸存在，而於第2電極部分52b與磊晶層20之間介隔存在一部分之絕緣層35，亦能夠對通道電流之抑制發揮所需之效果。

進一步地，上述實施方式時，EQR電極52、520之第1電極部分52a、520a雖不經由絕緣膜35而與填充於溝槽51、510中之導電物質51b直接接合，但如圖13及圖14所示，即便使絕緣膜35介隔存在而使EQR電極52、520之第1電極部分52a、520a對導電物質51b絕緣，亦能夠對通道電流之抑制發揮所需之效果。

但，EQR電極52、520之第1電極部分52a、520a不經由絕緣膜35而與填充於溝槽51、510中之導電物質51b直接接合者，能夠將通道電流確實地引導至溝槽51、510中，因此成為更佳之實施方式。

進一步地，如圖15至圖18所示，設置於通道電流抑制部50之溝槽51亦可沿著通道電流所流通之方向而設置複數個。根據該情形，若將溝槽51之檯面寬度（鄰接之溝槽51間之間隔）w2'設定為大於溝槽寬度w2之寬度尺寸，則成為再更佳之實施方式。即，藉由將溝槽51、510之檯面寬度w2'設定為大於溝槽寬度w2之寬度尺寸，能夠利用通道電流抑制部50之溝槽而確實地中斷通道電流之流通。數式1所示的檯面寬度w2'相對於溝槽51、510之溝槽寬度w2之比值A例如可設為1.0～3.0。此外，檯面寬度w2'即便設為小於溝槽寬度w2之寬度尺寸，亦發揮所需之效果。 [數式1] A＝w2'/w2

又，上述實施方式中，溝槽51、510將剖面設為U字狀，但如圖19至圖21所示，即便藉由設為三角形狀，或設為其他形狀等與活性部40之溝槽41不同之剖面形狀，亦能夠對通道電流之抑制發揮所需之效果，因此成為更佳之實施方式。

此外，如圖22及圖23所示，即便僅將通道電流抑制部50設為溝槽51、510且省略EQR電極52、520，亦能夠對通道電流之抑制發揮所需之效果。但，於通道電流抑制部50上設置有EQR電極52、520者與溝槽51、510之效果相互協作，能夠進一步抑制流向終端部70之通道電流。

進一步地，上述實施方式中，雖將設置於活性部40上之元件設為二極體42、更詳細而言為蕭特基障壁二極體42，但即便設為開關二極體或快速恢復二極體等其他二極體，或設為二極體以外之其他電子元件，亦能夠對通道電流之抑制發揮所需之效果。 但，蕭特基障壁二極體42的由逆電流所導致之性能下降幅度大，實施本發明之意義特別大。

又進一步地，上述實施方式中，溝槽雖設為以環繞磊晶層20之一個面20a側之方式設置之溝槽形狀，但如圖24所示，溝槽61配置於橫方向的一方向的直線上，或如圖25所示地，溝槽61配置於縱方向的一方向的直線上等等，並不限定為環繞之構成。

1、2:半導體裝置 10:基板 10a:一個面 10b:其他面 20:磊晶層 20a:一個面 20a1:周邊部（活性部終端） 20a2:周邊部 20b:其他面 30:陰極電極等 35:絕緣膜 40:活性部 41:溝槽 41a:內側溝槽 41a1:內表面 41a2:導電物質 41a3:開口 41b:外側溝槽 41b1:內表面 41b2:導電物質 41b3:開口 42:蕭特基障壁二極體（二極體） 42a:蕭特基電極 42a1:第1電極部分 42a2:第2電極部分 42b:場板電極 42b1:第1電極部分 42b2:第2電極部分 50:通道電流抑制部 51、510:溝槽 510':底部 510":上端部 51a、510a:內表面 51b:導電物質 51c:開口 52、520:EQR電極（抑制通道電流之電極） 52a、520a:第1電極部分 52b、520b:第2電極部分 52c、520c:第3電極部分 60:中央部 61:溝槽 70:終端部 A:比值 d1:深度尺寸 d2:深度尺寸 w1:寬度（溝槽寬度）尺寸 w2:寬度（溝槽寬度）尺寸 w2':檯面寬度

[圖1]係表示本發明之第1實施方式之半導體裝置之構成的俯視圖。 [圖2]係表示上述半導體裝置之構成的圖1之AA前視剖面圖。 [圖3]係表示上述半導體裝置之溝槽之結構的放大前視剖面圖，（a）為表示第1溝槽之結構的放大前視剖面圖，（b）為表示第2溝槽之結構的放大前視剖面圖。 [圖4]係表示本發明之第2實施方式之半導體裝置之構成的俯視圖。 [圖5]係表示上述半導體裝置之構成的圖4之BB前視剖面圖。 [圖6]係表示上述半導體裝置之另一構成的前視剖面圖。 [圖7]係表示上述半導體裝置之又一構成的前視剖面圖。 [圖8]係表示上述半導體裝置之再又一其他之構成的前視剖面圖。 [圖9]係表示半導體裝置之變形例的前視剖面圖。 [圖10]係表示半導體裝置之另一變形例的前視剖面圖。 [圖11]係表示半導體裝置之又一變形例的前視剖面圖。 [圖12]係表示半導體裝置之又更一其他之變形例的前視剖面圖。 [圖13]係表示半導體裝置之更又一其他變形例的前視剖面圖。 [圖14]係表示半導體裝置之其他變形例的前視剖面圖。 [圖15]係表示半導體裝置之再一其他變形例的前視剖面圖。 [圖16]係表示再一其他變形例之半導體裝置之第2溝槽之結構的放大前視剖面圖。 [圖17]係表示半導體裝置之又再一其他之變形例的前視剖面圖。 [圖18]係表示半導體裝置之再又一其他變形例的前視剖面圖。 [圖19]係表示半導體裝置之應用例的前視剖面圖。 [圖20]係表示半導體裝置之另一應用例的前視剖面圖。 [圖21]係表示半導體裝置之又一應用例的前視剖面圖。 [圖22]係表示半導體裝置之又再一其他之應用例的前視剖面圖。 [圖23]係表示半導體裝置之再又一其他應用例的前視剖面圖。 [圖24]係表示半導體裝置之另一應用例的俯視圖。 [圖25]係表示半導體裝置之又一應用例的俯視圖。

1:半導體裝置

10:基板

20:磊晶層

30:陰極電極等

41:溝槽

41a:內側溝槽

41b:外側溝槽

42:蕭特基障壁二極體

51:溝槽

52:EQR電極(抑制通道電流之電極)

60:中央部

70:終端部

Claims (11)

1. 一種半導體裝置，包括：基板、形成於上述基板上之磊晶層、以及設置於上述磊晶層之一個面側之絕緣膜，其特徵在於： 於上述磊晶層之上述一個面側，經由上述絕緣膜而設置有：設置既定元件之活性部，以及設置於上述活性部之外側的終端部側之通道電流抑制部；並且 上述通道電流抑制部設置有抑制從上述活性部流向上述終端部之通道電流之溝槽。
2. 如請求項1之半導體裝置，其中 上述通道電流抑制部進一步設置有抑制上述通道電流之電極。
3. 如請求項2之半導體裝置，其中 抑制上述通道電流之電極設為等電位環電極。
4. 如請求項3之半導體裝置，其中 上述等電位環電極包括不經由上述絕緣膜而直接設置於上述磊晶層上之部分。
5. 如請求項1之半導體裝置，其中 於上述活性部設置溝槽，且設置於上述通道電流抑制部之溝槽之深度尺寸及/或寬度尺寸設定為與設置於上述活性部之溝槽之深度尺寸及/或寬度尺寸相等之尺寸或更大之尺寸。
6. 如請求項1之半導體裝置，其中 設置於上述通道電流抑制部之溝槽係以使上述磊晶層之上述一個面側之終端部側缺損為階差狀之方式來設置，且上述階差狀之溝槽係以將外側之側方開放之方式來構成。
7. 如請求項6之半導體裝置，其中 上述階差狀之溝槽，於底部進一步設置有溝槽。
8. 如請求項1之半導體裝置，其中 設置於上述通道電流抑制部之溝槽沿著上述通道電流所流通之方向而設置有複數個。
9. 如請求項8之半導體裝置，其中 設置於上述通道電流抑制部之溝槽之檯面寬度設定為比溝槽寬度更大之寬度尺寸。
10. 如請求項1之半導體裝置，其中 上述元件設為二極體。
11. 如請求項10之半導體裝置，其中 上述二極體設為蕭特基障壁二極體。