JP2006073740A

JP2006073740A - 半導体装置及びその製造方法

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Publication number: JP2006073740A
Application number: JP2004254467A
Authority: JP
Inventors: Masanobu Tsuchiya; 政信土谷; Tetsuro Matsuda; 哲朗松田; Hideki Okumura; 秀樹奥村; Atsuko Yamashita; 敦子山下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-09-01
Filing date: 2004-09-01
Publication date: 2006-03-16
Also published as: US20060043480A1

Abstract

【課題】高耐圧化が可能な半導体装置を提供する。
【解決手段】電力用の半導体装置１は、MOSFETセルが形成されたセル形成部３と、これを囲む終端部５と、を備える。終端部５にはガードリング７が形成されている。外側に位置するガードリング７にしたがって、浅く、幅が小さく、隣り合うガードリングの間隔が大きく、されている。
【選択図】図２

Description

本発明は、例えばパワーMOSFET(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置及びその製造方法に関する。

パワーMOSFETに代表される電力用の半導体装置は、半導体基板上に配置されたエピタキシャル成長層（半導体領域）中に形成された多数のセルのゲートを共通接続した構造を有する半導体チップである。パワーMOSFETは、オン抵抗が低くかつ高速スイッチングが可能なので、周波数の高い大電流を効率的に制御することができる。よって、パワーMOSFETは、小型の電力変換素子として、例えばパーソナルコンピュータの電源の部品に広く利用されている。

パワーMOSFETにおいて、ソース領域とドレイン領域とを繋ぐ半導体領域を、一般にドリフト領域と呼んでいる。パワーMOSFETのオン時に、ドリフト領域は電流経路となる。オフ時に、ドリフト領域とベース領域とで形成されるｐｎ接合から延びる空乏層により、パワーMOSFETの耐圧を保持する。

パワーMOSFETは、セル形成部及びこの周りに位置する終端部を備える。セル形成部には多数のセルが規則的に配置されているため、空乏層が均一に広がる。したがって、セル形成部では、空乏層の曲率が緩やかとなるので、電界集中する箇所が発生しない。これに対して、終端部では上記規則性が崩れているので、何ら手段を講じなければ、空乏層が均一に広がらず、曲率が急峻な箇所が発生する。その箇所には電界が集中するので、パワーMOSFETの耐圧が低下する。そこで、セル形成部を囲むように終端部にガードリングと呼ばれる不純物領域を形成して空乏層の曲率を緩やかにすることにより、耐圧改善を図っている（特許文献１，２）。しかしながら、従来のガードリングの構造においては、終端部で空乏層を十分に広げることは困難であり、更なる耐圧の向上が求められていた。

特開２０００−１８３３５０（図１１）特開平８−１６７７１４（図１）

本発明の目的は、高耐圧化が可能な半導体装置及びその製造方法を提供することである。

本発明の一態様に係る半導体装置は、終端部とこの終端部で囲まれたセル形成部とを含む半導体層と、前記セル形成部を囲むように各ガードリングが前記終端部に形成されると共に外側に位置するガードリングにしたがって浅くかつ幅が小さくされている複数のガードリングと、を備えることを特徴とする。

本発明の他の態様に係る半導体装置は、終端部とこの終端部で囲まれたセル形成部とを含む半導体層と、前記セル形成部を囲むように各ガードリングが前記終端部に形成されると共に外側に位置するガードリングにしたがって浅くかつ隣り合うガードリングの間隔が大きくされている複数のガードリングと、を備えることを特徴とする。

本発明の一態様に係る半導体装置の製造方法は、終端部とこの終端部で囲まれたセル形成部とを含む半導体層の全面にマスクに加工される被加工膜を形成する工程と、前記被加工膜の前記セル形成部と対応する部分を囲むと共に外側に位置する開口にしたがって幅が小さくされている複数の開口を、前記被加工膜の前記終端部と対応する部分に形成する工程と、前記複数の開口が形成された前記被加工膜をマスクにして前記半導体層を選択的にエッチングすることにより、外側に位置するトレンチにしたがって浅くかつ幅が小さくされている複数のトレンチを前記終端部に形成する工程と、前記複数のトレンチにエピタキシャル成長層を埋め込むことにより、複数のガードリングを前記終端部に形成する工程と、を備えたことを特徴とする。

本発明によれば、高耐圧化が可能な半導体装置及びその製造方法を実現することができる。

本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
（半導体装置の構造）
（半導体装置の動作）
（第１実施形態の主な効果）
（半導体装置の製造方法）
［第２実施形態］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。

［第１実施形態］
第１実施形態に係る半導体装置の主な特徴は、外側に位置するガードリングにしたがって（１）浅く、（２）幅が小さく、（３）隣り合うガードリングの間隔が大きく、されている複数のガードリングを終端部に形成した点である。

（半導体装置の構造）
図１は、第１実施形態に係る電力用の半導体装置１のセル形成部３の部分断面図であり、図２は半導体装置１の終端部５の部分断面図である。図３は半導体装置１の平面図である。まず、半導体装置１の平面構造について図３を用いて簡単に説明する。電力用の半導体装置１は、終端部５とこの終端部５で囲まれたセル形成部３とを含む半導体チップである。セル形成部３には、図示しない多数のMOSFETセルが形成されている。これらのセルは並列接続されている。終端部５には、三本のガードリング７がセル形成部３を囲むように形成されている。

次に、セル形成部３の構造の詳細を図１で説明する。半導体装置１は、ｎ^＋型の半導体基板（例えばシリコン基板）９と、その表面１１上に配置されたｎ型の複数の第１半導体領域１３及びｐ型の複数の第２半導体領域１５と、を備える。ｎ型は第１導電型の一例であり、ｐ型は第２導電型の一例である。

ｎ^＋型の半導体基板９はドレイン領域として機能する。複数の第１半導体領域１３は、半導体基板９の表面１１上に配置されたｎ型の単結晶シリコン層に、複数のトレンチ１７を設けることにより形成される。複数の第２半導体領域１５は、エピタキシャル成長法により、複数のトレンチ１７のそれぞれに埋め込まれたｐ型の単結晶シリコン層（つまりエピタキシャル成長層）である。このようにセル形成部３は、半導体基板９の表面１１上に配置されたｎ型の複数の第１半導体領域１３及びｐ型の複数の第２半導体領域１５を含む。領域１３は、ドリフト領域として機能する。

領域１３,１５は柱状を有しており、これらによりスーパージャンクション構造が構成されている。詳しくは、ｎ型の第１半導体領域１３とｐ型の第２半導体領域１５は、半導体装置１のオフ時にこれらの領域１３,１５の完全空乏化が可能なように、半導体基板９の表面１１と平行な方向に交互に繰り返し配置されている。「半導体基板９の表面１１と平行な方向」は、「横方向」と言い換えることができる。また、「交互に繰返し」は「周期的」と言い換えることができる。このような、スーパージャンクション構造によれば、パワーMOSFETの低オン抵抗化と高耐圧化を同時に達成することができる。

領域１３,１５のうち、半導体基板９側と反対側の部分に、ｐ型のベース領域（ボディ領域という場合もある。）１９が所定のピッチで形成されている。ベース領域１９は、第２半導体領域１５の上に位置し、この領域１５よりも幅が広い。各ベース領域１９にｎ^＋型のソース領域２１が形成されている。詳しくは、ベース領域１９の中央部と端部との間において、ソース領域２１がベース領域１９の表面から内部に延びている。ベース領域１９の中央部には、ベース領域１９のコンタクト部となるｐ^＋型のコンタクト領域２３が形成されている。

ベース領域１９の端部の上には、ゲート絶縁膜２５を介して、例えばポリシリコンからなるゲート電極２７が形成されている。ベース領域１９の端部はチャネル領域２９として機能する。ゲート電極２７と第１半導体領域１３との間にはゲート絶縁膜２５より厚い絶縁膜３１が形成されている。ゲート電極２７を覆うように層間絶縁膜３３が形成されている。

層間絶縁膜３３には、ソース領域２１のコンタクト領域２３側の部分とコンタクト領域２３を露出するスルーホールが形成され、そこに互いに共通接続されたソース電極３５が形成されている。なお、半導体基板９の裏面の全面に、例えば銅やアルミニウムからなるドレイン電極３７が取り付けられている。

一つの第２半導体領域１５と、その両側の第１半導体領域１３の半分ずつと、これらの領域に対応する位置にあるベース領域１９、ソース領域２１、ゲート電極２７等とにより、一つのMOSFETセル３９が構成される。セル形成部３では多数のMOSFETセル３９が規則的に配置されている。

次に、図２で終端部５の構造を詳細に説明する。半導体基板９の表面１１上にはｎ型の単結晶シリコン層４１が配置されている。第１半導体領域１３は、セル形成部３に配置されていた上記単結晶シリコン層にトレンチ１７を設けることにより形成される。

終端部５の単結晶シリコン層４１には、浮遊電位の三本のガードリング７が配置されている。ガードリング７-１が一番内側に位置し、その外側にガードリング７-２が位置し、その外側にガードリング７-３が位置している。ガードリング７は、トレンチ４３に、ｐ型のエピタキシャル成長層を埋め込むことにより形成される。このため、ガードリング７は平坦な側面を有する。

ガードリング７は、内側から外側に向かうにしたがって、徐々に、（１）浅く、（２）幅が狭く、（３）隣り合うガードリングの間隔は広く、なっている。詳しく説明すると、ガードリング７は半導体基板９の表面１１に到達していない。ガードリング７の深さは、ガードリング７-１の深さＤ１＞ガードリング７-２の深さＤ２＞ガードリング７-３の深さＤ３、の関係が成立する。よって、外側に位置するガードリング７にしたがって浅くされている。

ガードリング７の幅は、ガードリング７-１の幅Ｗ１＞ガードリング７-２の幅Ｗ２＞ガードリング７-３の幅Ｗ３、の関係が成立する。よって、外側に位置するガードリング７にしたがって幅が小さくされている。さらに、隣り合うガードリングの間隔は、ガードリング７-１とガードリング７-２の間隔Ｓ１＜ガードリング７-２とガードリング７-３の間隔Ｓ２、の関係が成立する。このため、外側に位置するガードリングにしたがって隣り合うガードリングの間隔が大きくされている。

ガードリング７-３の外側の単結晶シリコン層４１には、N+型のチャネルストッパ領域４５が形成されている。領域４５とガードリング７-３の間隔は、間隔Ｓ２よりも大きい。領域４５はガードリング７-３よりも浅い。

単結晶シリコン層４１上には三本のガードリング７を覆うように絶縁膜３１が形成され、その上に層間絶縁膜４７が形成されている。チャネルストッパ領域４５を露出するスルーホールが絶縁膜３１及び層間絶縁膜４７に形成され、このスルーホールにチャネルストッパ電極４９が埋め込まれている。

（半導体装置の動作）
半導体装置１の動作について図１を用いて説明する。この動作において、各MOSFETセル３９のソース領域２１及びベース領域１９は接地されている。また、ドレイン領域である半導体基板９には、ドレイン電極３７を介して所定の正電圧が印加されている。なお、チャネルストッパ電極４９に対しても、ドレイン電極３７と同じ正電圧が印加される。

半導体装置１をオン動作させる場合、所定の正電圧を各MOSFETセル３９のゲート電極２７に印加する。これにより、チャネル領域２９には、ｎ型の反転層が形成される。ソース領域２１からの電子は、この反転層を通り、ドリフト領域であるｎ型の第１半導体領域１３に注入され、ドレイン領域である半導体基板９に達する。よって、電流が半導体基板９からソース領域２１に流れることになる。

一方、半導体装置１をオフ動作させる場合、各MOSFETセル３９のゲート電極２７の電位がソース領域２１の電位以下になるように、ゲート電極２７に印加する電圧を制御する。これにより、チャネル領域２９のｎ型の反転層が消失し、ソース領域２１からｎ型の第１半導体領域１３への電子の注入が停止する。よって、ドレイン領域である半導体基板９からソース領域２１に電流が流れない。そして、オフ時、第１半導体領域１３と第２半導体領域１５により形成されるｐｎ接合５１から横方向に延びる空乏層により、領域１３,１５が完全空乏化され、半導体装置１の耐圧が保持される。

（第１実施形態の主な効果）
第１実施形態の主な効果を比較形態と比較して説明する。図４及び図５は、半導体装置のオフ時における終端部の部分断面図である。これらは、６００Ｖ用の半導体装置であり、第１半導体領域１３の深さは６０μｍとする。図４は比較形態に係る終端部５３を示し、図５は第１実施形態に係る終端部５を示しており、共に図２と対応する。終端部５３が終端部５と異なるのは、ガードリング７の幅と隣り合うガードリング７の間隔である。すなわち、終端部５３において、各ガードリング７の幅Ｗ４は同じであり、かつ隣り合うガードリング７の間隔Ｓ３も同じにされている。

図４に示すように、空乏層５５が終端部５３において延びている。しかし、終端部５３では空乏層５５の延びが不十分で、空乏層５５がチャネルストッパ領域４５まで到達せず、ガードリング７-２とガードリング７-３との間で終端(５５ａ)するか、ガードリング７−３を越えてすぐに終端(５５ｂ)してしまう。このため、空乏層５５に曲率の大きな箇所（例えば箇所５５ａあるいは５５ｂ）が発生する。この箇所５５ａ，５５ｂには、電界が集中するため、電力用の半導体装置の耐圧が低下する原因となる。

比較形態では、外側に位置するガードリング７にしたがってガードリング７を浅くしても、空乏層５５の延びが不十分である。これは、ガードリングの幅Ｗと間隔Ｓのいずれについても、設計が不適切であるためである。例えば、ガードリング７-２とガードリング７-３との間で終端(５５ａ)してしまう場合、半導体装置のオフ時において、終端部５３ではガードリング７の位置に応じて空乏層５５の延びが決定されるが、最外周のガードリング７−３の幅Ｗが広いため、空乏層５５がこのガードリング７−３を越えることができない。また、ガードリング７−３を越えてすぐに終端(５５ｂ)してしまう場合、ガードリング間隔を等間隔としたため、ガードリング７による電位の分散が不十分となり、空乏層５５が最外周のガードリング７−３の外側で十分に延びることができない。

そこで、図５に示す第１実施形態の終端部５のような構造にするのである。この構造は、比較形態と同様に、外側に位置するガードリング７にしたがってガードリング７を浅くしている。これにさらに、外側に位置するガードリング７にしたがって、（１）ガードリング７の幅を小さくする、（２）隣り合うガードリング７の間隔を大きくする、のうち少なくとも一方の構造を加えるものである。このような第１実施形態によれば、空乏層５５は全てのガードリング７を飛び越し、チャネルストッパ領域４５まで到達させることが可能となる。よって、空乏層５５の曲率を緩やかにすることができるので、空乏層５５に電界が集中せず、この結果、半導体装置の耐圧を向上させることができる。

なお、本実施形態において、ガードリング７の数は三本に制限されず、二本でもよいし、四本以上でもよい。

（半導体装置の製造方法）
第１実施形態に係る半導体装置１の製造方法について、図１、図２、図６〜図１７を用いて説明する。図６〜図１７は、図１及び図２に示す半導体装置１の製造方法を工程順に示す断面図である。本明細書において、セル形成部とは、セルが形成されている領域及びセルが形成される領域のいずれをも意味する。

図６及び図７に示すように、例えば比抵抗が３Ωｃｍのｎ^＋型の半導体基板９を準備する。半導体基板９の表面１１の全面に、エピタキシャル成長法により、例えば比抵抗４Ωｃｍ、厚さ６０μｍであるｎ型の単結晶シリコン層４１を形成する。半導体層である単結晶シリコン層４１は、終端部５とこれにより囲まれたセル形成部３とを含む。次に、例えばCVD(Chemical Vapor Deposition)により、厚さ2μｍのシリコン酸化膜５７（被加工膜の一例）を単結晶シリコン層４１の全面に形成する。

フォトリソグラフィとエッチングにより、シリコン酸化膜５７をパターニングすることにより、シリコン酸化膜５７に所定の開口を形成する。具体的には、セル形成部３に対応する部分には、図１の第２半導体領域１５の幅と同じ幅を有する複数の開口５９を形成する。これに対して、終端部５に対応する部分には、外側に位置する開口にしたがって、幅が小さくされており、かつ隣り合う開口の間隔が大きくされている複数の開口６１を形成する。これらの開口６１は、図３に示すガードリング７のパターンと同じパターンを有しており、シリコン酸化膜５７のセル形成部３に対応する部分を囲んでいる。

一番内側の開口６１-１の幅ｗ１、その外側の開口６１-２の幅ｗ２、さらにその外側の開口６１-３の幅ｗ３は、それぞれ、図２のガードリング７の幅Ｗ１，Ｗ２，Ｗ３と等しい。また、隣り合う開口６１-１，６１-２の間隔ｓ１、隣り合う開口６１-２，６１-３の間隔ｓ２は、それぞれ、隣り合うガードリング７の間隔Ｓ１，Ｓ２と等しい。

次に、図８及び図９に示すように、開口５９，６１が形成されたシリコン酸化膜（被加工膜の一例）５７をマスクにして、異方性エッチングにより単結晶シリコン層４１を選択的にエッチングする。これにより、図１及び図２に示す構造のトレンチ１７，４３が形成される。詳しく説明すると、セル形成部３において、半導体基板９にまで到達する深さ６０μｍの複数のトレンチ１７を、半導体基板９の表面１１と平行な方向に所定の間隔で形成する。このように、単結晶シリコン層４１に複数のトレンチ１７を設けることにより、複数の第１半導体領域１３が形成される。上記エッチングの時間は、トレンチ１７が半導体基板９に到達するのを基準にされている。

一方、上記エッチングにより、終端部５において、外側に位置するトレンチにしたがって浅いトレンチ４３が形成される。これは、マスクの開口の幅が小さくなるにしたがってトレンチが浅くなるマイクロローディング効果によるものである。図１８は、マイクロローディング効果が表れているシリコン層６３の部分断面を模式的に表した図である。マスクの開口の幅と対応するトレンチ６５の幅が小さくなるにつれてトレンチ６５の深さが小さくなっている。

また、シリコン酸化膜５７をマスクにしてトレンチ４３は形成されるので、外側に位置するトレンチ４３にしたがって幅が小さく、かつ隣り合うトレンチ４３の間隔が大きくなっている。

次に、図１０及び図１１に示すように、シランガスと塩素系のガスとの混合ガスを用いて、ｐ型の不純物濃度が例えば１×１０^１５ｃｍ^−３であるシリコン単結晶層をトレンチ１７，４３内にエピタキシャル成長させる。これにより、トレンチ１７，４３がシリコン単結晶層からなるエピタキシャル成長層６７で埋め込まれる。トレンチ１７に埋め込まれたエピタキシャル成長層６７が第２半導体領域１５となり、トレンチ４３に埋め込まれたエピタキシャル成長層６７がガードリング７となる。したがって、半導体基板９の表面１１と平行な方向に第１半導体領域１３と交互に配置された複数の第２半導体領域１５をセル形成部３に形成すると共に複数のガードリング７を終端部５に形成する、ということができる。

なお、開口形成工程、トレンチ形成工程及びエピタキシャル成長工程を、セル形成部３と終端部５で同時に実施しているが、いずれかを先にすることもできる。例えば、図７に示す開口６１を形成せずに、セル形成部３に先にトレンチ１７を形成し、トレンチ１７にエピタキシャル成長層６７を埋め込む。その後、酸化により開口５９を塞いだ後、終端部５のシリコン酸化膜５７に開口６１を形成し、終端部５にトレンチ４３を形成し、トレンチ４３にエピタキシャル成長層６７を埋め込む。このようにすれば、第２半導体領域１５の不純物濃度、ガードリング７の不純物濃度をそれぞれ最適にすることができる。

次に、シリコン酸化膜５７を、例えばNH₄Fのウエット処理により除去する。そして、図１２及び図１３に示すように、露出した表面（第１半導体領域１３、第２半導体領域１５、ガードリング７及び単結晶シリコン層４１の表面）を鏡面研磨する。

その後、図１４及び図１５に示すように、セル形成部３及び終端部５に所定のパターニングがされた絶縁膜３１（例えばシリコン酸化膜）を形成する。このパターニングにより、セル形成部３において、絶縁膜３１が第１半導体領域１３上に選択的に形成され、終端部５の全面に絶縁膜３１が形成されている。

次に、絶縁膜３１が形成されていない領域上に熱酸化により、厚さ例えば１００ｎｍのゲート絶縁膜２５を形成する。そして、セル形成部３及び終端部５の全面にＣＶＤによりポリシリコン膜を形成する。このポリシリコン膜に所定のパターニングをすることにより、ゲート電極２７を形成する。

図１６及び図１７に示すように、ゲート電極２７及び絶縁膜３１をマスクにして、セル形成部３にイオン注入し、そして、熱拡散することにより、セル形成部３にｐ^＋型のベース領域１９を形成する。イオン注入の条件は、例えば、イオン種がホウ素、加速電圧が６０ｋｅＶ、ドーズ量が５×１０^１３ｃｍ^−２である。熱拡散の条件は、例えば、拡散温度が１１００℃、拡散時間が６０分、拡散雰囲気が窒素である。

ソース領域２１が形成される領域上とチャネルストッパ領域４５が形成される領域上に開口を有するレジスト（図示せず）をセル形成部３及び終端部５に形成し、このレジストをマスクにゲート絶縁膜２５及び絶縁膜３１を除去し、レジスト及びゲート電極２７をマスクにして、セル形成部３及び終端部５にイオン注入し、そして、熱拡散する。これにより、ベース領域１９にｎ^＋型のソース領域２１と終端部５にチャネルストッパ領域４５を形成する。イオン注入の条件は、例えば、イオン種がヒ素、加速電圧が４０ｋｅＶ、ドーズ量が１×１０^１５ｃｍ^−２である。熱拡散の条件は、例えば、拡散温度が１０００℃、拡散時間が２０分、拡散雰囲気が酸素である。

ソース領域２１形成後、コンタクト領域２３が形成される領域に開口を有するレジストを形成する。このレジストをマスクにして、ベース領域１９にイオン注入し、そして熱拡散することにより、ｐ^＋型のコンタクト領域２３を形成する。

図１及び図２に示すように、セル形成部３及び終端部５の全面に、常圧CVDにより、厚さ例えば０．２μｍのシリコン酸化膜、厚さ例えば０．５μｍのＢＰＳＧ膜を順に形成する。これらの膜は、セル形成部３で層間絶縁膜３３となり、終端部５で層間絶縁膜４７となる。次に、公知の方法を用いて、ソース領域２１と接続されるソース電極３５、ゲート電極２７と接続されるゲート引出配線（図示せず）及びチャネルストッパ領域４５と接続されるチャネルストッパ電極４９を形成する。これらの電極の材料は例えばアルミニウムである。最後に、半導体基板９の裏面に例えばアルミニウムからなるドレイン電極３７を形成する。以上により、半導体装置１が完成する。

［第２実施形態］
図１９は、第２実施形態に係る電力用の半導体装置７１の終端部５の部分断面図である。図２に示す第１実施形態では、単結晶シリコン層４１に複数のトレンチ１７，４３を形成し、この層の導電型と異なる導電型のエピタキシャル成長層を複数のトレンチ１７，４３に埋め込んでいる。これにより、セル形成部３にスーパージャンクション構造を形成すると共に終端部５にガードリング７を形成している。

これに対して、図１９に示す第２実施形態では、ｎ型の単結晶シリコン層をエピタキシャル成長法により形成し、この層にｐ型の不純物を選択的に注入し、この不純物を活性化する、という工程を必要回数（第２実施形態では５回）繰り返している。この繰り返しによって、セル形成部３にスーパージャンクション構造を形成すると共に終端部５にガードリング７を形成している。

第２半導体領域１５は、1st Epitaxial（第１番目エピタキシャル成長層）からｐ型不純物領域７３の形成が開始される。ガードリング７-１，７-２，７-３は、それぞれ、2nd Epitaxial, 3rd Epitaxial, 4th Epitaxial からｐ型不純物領域７３の形成が開始される。このため、外側に位置するガードリング７にしたがって浅くされている。

ガードリング７の幅Ｗ１，Ｗ２，Ｗ３、ガードリング７の深さＤ１，Ｄ２，Ｄ３及び隣り合うガードリングの間隔Ｓ１，Ｓ２は、第１実施形態のそれらと同じである。よって、第２実施形態も「第１実施形態の主な効果」の欄で説明した効果が生じる。

なお、第１実施形態によれば、第２実施形態に比べて次に説明する有利な効果が生じる。第２実施形態では、ｐ型の不純物の注入とこの不純物の活性化とを繰り返してガードリング７を形成するので、次の（１）、（２）の現象が発生する。

（１）下部に位置するｐ型不純物領域７３ほど横方向に延びる量が多くなる現象が発生する。したがって、ガードリング７-１は、横方向に延びる量が大きいｐ型不純物領域７３を有することになる。ガードリング７は内側に位置するにしたがって、隣り合うガードリング７の間隔が小さくされている（間隔Ｓ１＜間隔Ｓ２）。したがって、上記現象により、ガードリング７-１とガードリング７-２とが接触することがある。この接触を防止するために、内側に位置するガードリング７-１を最適寸法にすることができない場合がある。

（２）ｐ型不純物領域７３の不純物濃度は、Epitaxialどうしの界面７５で一番高くなり、界面７５から縦方向に遠ざかるにつれて低くなる現象が発生する。このような濃淡は、空乏層の延びを妨げる原因になることがある。これを図２０で説明する。図２０は図１９と対応し、空乏層５５が延びている状態を示している。空乏層５５の電位が例えば６００Ｖ、ガードリング７-１の先端７７の電位が１５０Ｖ、ガードリング７-２の先端７７の電位が３００Ｖ、ガードリング７-３の先端７７の電位が４５０Ｖとする。このような状態において、空乏層５５が十分に延びて、空乏層５５の曲率が緩やかになっているとする。ガードリング７の先端７７の電位が空乏層５５の延びを決定する。上記ｐ型不純物領域７３の濃淡は、先端７７の電位変動の原因となり、この結果、空乏層５５が十分に延びないことがある。

これに対して図２に示す第１実施形態では、トレンチ４３にｐ型のエピタキシャル成長層を埋め込むことにより、ガードリング７を形成しているので、上記（１）や（２）の現象が発生することはない。したがって、内側に位置するガードリング７-１を最適寸法にできると共に空乏層５５を十分に延ばすことができる。

なお、第１及び第２実施形態は、スーパージャンクション構造を有する電力用の半導体装置であるが、上記構造を有さないコンベンショナルな電力用の半導体装置についても本発明の実施形態にすることができる。コンベンショナルな電力用の半導体装置は、トレンチ１７にｐ型の第２半導体領域１５が形成された構造を有しておらず、ｎ型の単結晶シリコン層にｐ型のベース領域１９が形成された構造を有する。

また、第１及び第２実施形態のセル形成部３にはパワー半導体素子として、MOSFETセル３９が形成されている。しかしながら、本発明の実施形態はこれに限定されず、他のパワー半導体素子（例えば、バイポーラトランジスタ、IGBT(Insulated Gate Bipolar Transistor)、SBT(Schottky Barrier Diode)）をセル形成部３に形成してもよい。

第１及び第２実施形態はゲート絶縁膜がシリコン酸化膜を含むMOS型であるが、本発明の実施形態はこれに限定されず、ゲート絶縁膜がシリコン酸化膜以外の絶縁膜（例えば高誘電体膜）からなるMIS(Metal Insulator Semiconductor)型にも適用される。

第１及び第２実施形態に係る半導体装置は、シリコン半導体を用いた半導体装置であるが、他の半導体（例えば、シリコンカーバイト、窒化ガリウム）を用いた半導体装置も本発明の実施形態にすることができる。

第１実施形態に係る電力用の半導体装置のセル形成部の部分断面図である。同実施形態に係る半導体装置の終端部の部分断面図である。同実施形態に係る半導体装置の平面図である。半導体装置のオフ時における比較形態の終端部の部分断面図である。半導体装置のオフ時における第１実施形態の終端部の部分断面図である。第１実施形態に係る半導体装置の製造方法の第１工程図（セル形成部）である。同第１工程図（終端部）である。同第２工程図（セル形成部）である。同第２工程図（終端部）である。同第３工程図（セル形成部）である。同第３工程図（終端部）である。同第４工程図（セル形成部）である。同第４工程図（終端部）である。同第５工程図（セル形成部）である。同第５工程図（終端部）である。同第６工程図（セル形成部）である。同第６工程図（終端部）である。マイクロローディング効果が表れているシリコン層の部分断面を模式的に表した図である。第２実施形態に係る電力用の半導体装置の終端部の部分断面図である。図１９の終端部で空乏層が延びている状態を示す図である。

符号の説明

１・・・電力用の半導体装置、３・・・セル形成部、５・・・終端部、７・・・ガードリング、４１・・・単結晶シリコン層、４３・・・トレンチ、５７・・・シリコン酸化膜（被加工膜の一例）、６１・・・開口

Claims

終端部とこの終端部で囲まれたセル形成部とを含む半導体層と、
前記セル形成部を囲むように各ガードリングが前記終端部に形成されると共に外側に位置するガードリングにしたがって浅くかつ幅が小さくされている複数のガードリングと、を備える
ことを特徴とする半導体装置。
外側に位置するガードリングにしたがって隣り合うガードリングの間隔が大きくされている、
ことを特徴とする請求項１に記載の半導体装置。
終端部とこの終端部で囲まれたセル形成部とを含む半導体層と、
前記セル形成部を囲むように各ガードリングが前記終端部に形成されると共に外側に位置するガードリングにしたがって浅くかつ隣り合うガードリングの間隔が大きくされている複数のガードリングと、を備える
ことを特徴とする半導体装置。
前記複数のガードリングは、前記終端部に設けられた複数のトレンチにエピタキシャル成長層が埋め込まれた構造を有する、
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
終端部とこの終端部で囲まれたセル形成部とを含む半導体層の全面にマスクに加工される被加工膜を形成する工程と、
前記被加工膜の前記セル形成部と対応する部分を囲むと共に外側に位置する開口にしたがって幅が小さくされている複数の開口を、前記被加工膜の前記終端部と対応する部分に形成する工程と、
前記複数の開口が形成された前記被加工膜をマスクにして前記半導体層を選択的にエッチングすることにより、外側に位置するトレンチにしたがって浅くかつ幅が小さくされている複数のトレンチを前記終端部に形成する工程と、
前記複数のトレンチにエピタキシャル成長層を埋め込むことにより、複数のガードリングを前記終端部に形成する工程と、を備えた
ことを特徴とする半導体装置の製造方法。