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JP2018110164A - 半導体装置 - Google Patents

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Abstract

【課題】低オン抵抗化を図るとともに、耐圧およびオン特性を維持することができる半導体装置を提供すること。【解決手段】第１ｐ+型領域３は、隣り合うＭＯＳゲートを埋め込んだトレンチ間に設けられ、ｐ型ベース領域６に接する。第２ｐ+型領域は、深さ方向にＭＯＳゲートを埋め込んだトレンチの底面および底面コーナー部に対向する。ｎ型ＣＳ領域５は、第１ｐ+型領域３と第２ｐ+型領域の間に設けられた電流拡散層である。ｎ型ＣＳ領域５は活性領域１０のみに設けられており、その端部は活性領域１０とエッジ終端領域２０との境界に位置する。また、ｎ型ＣＳ領域５は、最外第１ｐ+型領域３’と面一又は内側に延在する。最外ｐ++型コンタクト領域８’は、活性領域１０とエッジ終端領域２０との段差２３からエッジ終端領域２０に延在し、ｎ型ＣＳ領域５よりも外側に延在している。【選択図】図２

Description

この発明は、半導体装置に関する。
従来、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）のＭＯＳゲート構造として、半導体基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造と、半導体基体に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造とが公知である。トレンチゲート構造は、トレンチ側壁に沿って基体おもて面に対して略垂直にチャネルが形成されるため、基体おもて面に平行にチャネルが形成されるプレーナゲート構造よりも単位体積当たりのセル密度を増やすことができる。このため、単位体積当たりの電流密度を増やすことができ、コスト面から有利である。
一方で、トレンチゲート構造では、基体おもて面に対して略垂直にチャネルを形成するために、トレンチの内壁全面に沿ってゲート絶縁膜が設けられ、トレンチ底面で基体裏面のドレイン電極に近くなる。このため、トレンチの底面でゲート絶縁膜に高電界が印加されやすい。この問題を解消するために、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いた半導体装置では、トレンチ底面を覆うｐ型領域を配置し、トレンチ底面の電界強度を緩和した構造が提案されている。また、トレンチ間（メサ部）に、ｐ型ベース領域に接するｐ型領域を配置し、当該ｐ型領域とｎ型ドリフト層とでトレンチ底面よりドレイン側に深い位置にｐｎ接合を形成した構造が提案されている。
また、縦型ＭＯＳＦＥＴでは、ドリフト層の内部の基体おもて面側に、ドリフト層と同導電型で、かつドリフト層よりも不純物濃度の高いキャリアスプレッド（キャリア拡散（ＣＳ：Ｃａｒｒｉｅｒ Ｓｐｒｅａｄ））領域を設けた構造が公知である。ＣＳ領域を設けることで、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗が低減され、低オン抵抗化が図られている。また、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）においては、少数キャリアの障壁となり、ＣＳ領域が少数キャリアを蓄積するキャリアストレージ（キャリア蓄積（ＣＳ：Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ））領域として機能する。このため、コレクタ−エミッタ間の電流密度が増大され、伝導度変調効果が高くなる。
従来の半導体装置のエッジ終端領域の構造について、ＭＯＳＦＥＴを例に説明する。図１４は、従来の半導体装置のエッジ終端領域の構造を示す断面図である。図１４に示す従来の半導体装置は、半導体基体（半導体チップ）１３０のおもて面側（ｐ+型ベース領域１０６側）にＭＯＳゲート（不図示）を備える。半導体基体１３０は、ｎ+型半導体基板１０１上にｎ-型ドリフト領域１０２およびｐ+型ベース領域１０６となる各半導体層１３１，１３２を順にエピタキシャル成長させてなる。半導体基体１３０のおもて面には、活性領域１１０とエッジ終端領域１２０との間に段差１２３が形成されている。活性領域１１０は、オン状態のときに電流が流れる領域である。エッジ終端領域１２０は、活性領域１１０の周囲を囲む。
ｎ型ＣＳ領域１０５は、ｎ-型ドリフト領域１０２の、ｐ+型ベース領域１０６側の表面層に設けられている。また、ｎ型ＣＳ領域１０５は、活性領域１１０からエッジ終端領域１２０にわたってチップ端部に至るように設けられ、エッジ終端領域１２０において基体おもて面に露出している。ｎ型ＣＳ領域１０５の基体おもて面に露出する部分には、ｐ+型ベース領域１０６の外側に隣接して、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造が設けられている。ＪＴＥ構造は、ｐ+型ベース領域１０６よりも不純物濃度の低いｐ型領域（第１，２ＪＴＥ領域１２１，１２２）からなる。符号１０８，１１３，１１６は、それぞれｐ++型コンタクト領域、層間絶縁膜およびコレクタ電極である。
ＣＳ領域を備えた半導体装置として、ドリフト領域とベース領域との間に、トレンチ底面よりも基体おもて面から浅い深さで、エピタキシャル成長層からなるＣＳ領域を備えた装置が提案されている（例えば、下記特許文献１（第００１８〜００１９段落、第５図）、下記特許文献２（第００１６〜００１７段落、第１，２図）および下記特許文献３（第１４頁３２行目〜第１５頁１４行目、第２０図）参照。）。
特開２００８−１６７４７号公報 特許第５４４４６０８号公報 特許第５０５４２５５号公報
しかしながら、上述した従来構造では、ｎ型ＣＳ領域１０５を設けたことでＪＴＥ構造の不純物濃度のプロセスマージンが狭くなり、エッジ終端領域１２０の耐圧が低下したり、ドレイン−ソース間に電流が流れる時のオン抵抗の特性が悪化するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、低オン抵抗化を図るとともに、耐圧およびオン抵抗の特性を維持することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域よりも外側に耐圧構造を備えた半導体装置において、次の特徴を有する。シリコンよりもバンドギャップが広い半導体からなる半導体基板が設けられている。前記半導体基板のおもて面に、シリコンよりもバンドギャップが広い半導体からなる第１導電型の第１半導体層が設けられている。前記活性領域において、前記第１半導体層の、前記半導体基板側に対して反対側の表面に、シリコンよりもバンドギャップが広い半導体からなる第２導電型の第２半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体層に接して、前記第２半導体層よりも不純物濃度の高い第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体層の内部に、前記第２半導体層および前記第１半導体領域と離して、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域が選択的に設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第１半導体領域および前記第２半導体領域に接して、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体層の内部に、第１導電型の第４半導体領域が選択的に設けられている。前記第２半導体層の内部に、前記第２半導体層よりも不純物濃度の高い第２導電型の第５半導体領域が選択的に設けられている。前記第４半導体領域および前記第２半導体層を貫通して前記第３半導体領域に達するトレンチが設けられている。前記トレンチは、深さ方向に前記第２半導体領域に対向する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第２半導体層および前記第４半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。前記第３半導体領域は、前記活性領域に設けられている。前記第５半導体領域は、前記第３半導体領域と面一又は当該第３半導体領域よりも内側に延在する。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第１半導体領域よりも外側で終端していることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記活性領域のみに設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記耐圧構造に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記活性領域よりも外側において、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第３半導体領域に接して設けられた、前記第３半導体領域よりも不純物濃度の低い第１導電型の第６半導体領域をさらに備える。前記第６半導体領域の内部に前記耐圧構造が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域の不純物濃度は、前記第１半導体層の不純物濃度以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、前記第１半導体層と前記第２半導体層との間に設けられたエピタキシャル成長層である。前記第６半導体領域は、前記エピタキシャル成長層の、前記活性領域よりも外側の部分に設けられ、深さ方向に前記エピタキシャル成長層を貫通することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記耐圧構造は、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記活性領域の周囲を囲む同心円状に設けられた第２導電型の複数の第７半導体領域で構成される。複数の前記第７半導体領域は、前記活性領域から離れるほど不純物濃度が低く、かつ前記第２半導体層よりも不純物濃度が低い。
また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする。
本発明にかかる半導体装置によれば、ＪＴＥ構造のプロセスマージンを広くすることができる。このため、低オン抵抗化を図るとともに、耐圧およびオン抵抗の特性を維持することができるという効果を奏する。
実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。 実施の形態１にかかる半導体装置のエッジ終端領域の構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置のエッジ終端領域の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施例にかかる半導体装置の耐圧特性を示す特性図である。 従来の半導体装置のエッジ終端領域の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
本発明にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の活性領域の構造を示す断面図である。図１には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。図２は、実施の形態１にかかる半導体装置のエッジ終端領域の構造を示す断面図である。
図１，２に示す実施の形態１にかかる半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）３０に、活性領域１０およびエッジ終端領域２０を備える。活性領域１０は、オン状態のときに電流が基体の厚さ方向に流れる領域である。エッジ終端領域２０は、活性領域１０とチップ端部との間に設けられ、活性領域１０の周囲を囲む。エッジ終端領域２０は、ｎ-型ドリフト領域２の基体おもて面（炭化珪素基体３０のおもて面）側の電界を緩和し耐圧を保持する領域である。
炭化珪素基体３０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１上にｎ-型ドリフト領域２およびｐ型ベース領域６となる各炭化珪素層（第１，２半導体層）３１，３２を順にエピタキシャル成長させてなる。活性領域１０において、炭化珪素基体３０のおもて面（ｐ型ベース領域６側の面）側には、第１，２ｐ+型領域３，４、ｐ型ベース領域６、ｎ+型ソース領域（第４半導体領域）７、ｐ++型コンタクト領域（第５半導体領域）８、トレンチ９、ゲート絶縁膜１１およびゲート電極１２で構成されるＭＯＳゲートが設けられている。
具体的には、第１，２ｐ+型領域（第１，２半導体領域）３，４は、ｎ-型炭化珪素層３１の基体おもて面側にはそれぞれ選択的に設けられている。第１ｐ+型領域３は、隣り合うトレンチ９間（メサ部）に設けられ、ｐ型ベース領域６に接する。第１ｐ+型領域３は、その一部をトレンチ９側に延在させて部分的に第２ｐ+型領域４と接していてもよい。最も外側（チップ端部側）に配置された単位セルの第１ｐ+型領域３（以下、最外第１ｐ+型領域３’とする）は、基体おもて面に平行な方向（以下、横方向とする）に活性領域１０とエッジ終端領域２０との境界まで設けられている。
第２ｐ+型領域４は、第１ｐ+型領域３およびｐ型ベース領域６と離して設けられ、かつ深さ方向にトレンチ９の底面および底面コーナー部に対向する。すなわち、第２ｐ+型領域４の幅は、トレンチ９の幅以上である。第２ｐ+型領域４は、ゲート絶縁膜１１のトレンチ９の底面および底面コーナー部の部分を覆うように設けられていてもよい。トレンチ９の底面コーナー部とは、トレンチ９の底面と側壁との境界である。図１には、ゲート絶縁膜１１のトレンチ９の底面および底面コーナー部の部分を第２ｐ+型領域４で覆った状態を示す。
また、ｎ-型炭化珪素層３１の基体おもて面側の表面層には、ｐ型ベース領域６に接するようにｎ型領域（以下、ｎ型ＣＳ領域とする）５が選択的に設けられている。ｎ型ＣＳ領域（第３半導体領域）５は、キャリアの広がり抵抗を低減させる電流拡散層（ＣＳＬ）である。ｎ型ＣＳ領域５は、第１，２ｐ+型領域３，４の間に、第１，２ｐ+型領域３，４に接して設けられている。かつ、ｎ型ＣＳ領域５は、トレンチ９の側壁においてゲート絶縁膜１１を介してゲート電極１２と対向する。
また、ｎ型ＣＳ領域５は、第１，２ｐ+型領域３，４よりもドレイン側に深い位置に達し、第１，２ｐ+型領域３，４のドレイン側を覆っていてもよい。すなわち、ｎ型ＣＳ領域５は、第１，２ｐ+型領域３，４を内包するように設けられていてもよい。これにより、トレンチ９の底面よりもドレイン側に深い位置に、第１，２ｐ+型領域３，４とｎ型ＣＳ領域５との間のｐｎ接合が形成され、このｐｎ接合によりトレンチ９底面においてゲート絶縁膜１１に高電界が印加されることを防止することができる。
また、ｎ型ＣＳ領域５は、例えば活性領域１０の全域にわたって設けられている。ｎ型ＣＳ領域５の端部は、活性領域１０とエッジ終端領域２０との境界に位置する。すなわち、ｎ型ＣＳ領域５は、活性領域１０にのみ設けられ、ｐ+型領域３の端部と面一かｐ+型領域３の端部を越えないように設けられている。また、ｎ型ＣＳ領域５は、後述する第１ＪＴＥ領域２１の、活性領域１０内に延在する部分のドレイン側の面の一部を覆う。ｎ-型炭化珪素層３１の、第１，２ｐ+型領域３，４およびｎ型ＣＳ領域５以外の部分がｎ-型ドリフト領域２である。
ｎ+型ソース領域７およびｐ++型コンタクト領域８は、ｐ型炭化珪素層３２の基体おもて面側の表面層に互いに接するようにそれぞれ選択的に設けられている。最も外側に配置された単位セルのｐ++型コンタクト領域８（以下、最外ｐ++型コンタクト領域８’とする）は、後述する活性領域１０とエッジ終端領域２０との段差２３に沿って設けられ、当該段差２３において最外第１ｐ+型領域３’に接する。
また、最外ｐ++型コンタクト領域８’は、活性領域１０とエッジ終端領域２０との段差２３からエッジ終端領域２０に延在し、エッジ終端領域２０の基体おもて面において第１ＪＴＥ領域２１に接する。すなわち、最外ｐ++型コンタクト領域８’は、ｎ型ＣＳ領域５よりも外側に延在している。ｐ型炭化珪素層３２の、ｎ+型ソース領域７およびｐ++型コンタクト領域８以外の部分がｐ型ベース領域６である。
トレンチ９は、基体おもて面からｎ+型ソース領域７およびｐ型ベース領域６を貫通してｎ型ＣＳ領域５に達する。トレンチ９の内部には、トレンチ９の側壁に沿ってゲート絶縁膜１１が設けられ、ゲート絶縁膜１１の内側にゲート電極１２が設けられている。ゲート電極１２のソース側端部は、基体おもて面から外側に突出していてもいなくてもよい。層間絶縁膜１３は、活性領域１０とエッジ終端領域２０にわたって基体おもて面全面に設けられ、ゲート電極１２を覆う。
ソース電極（第１電極）１４は、層間絶縁膜１３に開口されたコンタクトホールを介してｎ+型ソース領域７およびｐ++型コンタクト領域８に接するとともに、層間絶縁膜１３によってゲート電極１２と電気的に絶縁されている。ソース電極１４上には、ソースパッド１５が設けられている。炭化珪素基体３０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１６が設けられている。ドレイン電極１６上には、ドレインパッド１７が設けられている。
エッジ終端領域２０の全域にわたってｐ型炭化珪素層３２が除去され、炭化珪素基体３０のおもて面にエッジ終端領域２０を活性領域１０よりも低くした（ドレイン側に凹ませた）段差２３が形成されている。すなわち、エッジ終端領域２０において、炭化珪素基体３０のおもて面には、ｎ-型炭化珪素層３１が露出されている。活性領域１０とエッジ終端領域２０との基体おもて面（上段と下段）間の連結部（段差２３のステア）２３ａは、基体おもて面に対して斜度を有していてもよい。
エッジ終端領域２０において、活性領域１０との段差２３により基体おもて面に露出するｎ-型炭化珪素層３１にはＪＴＥ構造などの耐圧構造が設けられている。上述したように、エッジ終端領域２０にはｎ型ＣＳ領域５が設けられていないため、エッジ終端領域２０において基体おもて面に露出するｎ-型炭化珪素層３１はｎ-型ドリフト領域２を構成する。このｎ-型ドリフト領域２にＪＴＥ構造が設けられている。ＪＴＥ構造は、ｐ型ベース領域６よりも不純物濃度の低いｐ型領域で構成され、エッジ終端領域２０における電界を緩和する機能を有する。
ＪＴＥ構造は、活性領域１０の周囲を囲む同心円状に、外側に配置されるほど不純物濃度の低い複数のｐ型領域（ここでは２つ。以下、第１，２ＪＴＥ領域２１，２２とする）が隣接してなる。第１ＪＴＥ領域（ｐ型領域）２１は、エッジ終端領域２０の最も内側（活性領域１０側）に設けられ、最外ｐ++型コンタクト領域８’に接する。また、第１ＪＴＥ領域２１は、エッジ終端領域２０から活性領域１０に延在し、最外第１ｐ+型領域３’に接する。第２ＪＴＥ領域（ｐ-型領域）２２は、第１ＪＴＥ領域２１よりも外側に設けられ、第１ＪＴＥ領域２１に接する。
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図３〜８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図４〜６の（ａ）および７，８には活性領域１０を示し、図４〜６の（ｂ）にはエッジ終端領域２０を示す。まず、図３に示すように、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、例えば、おもて面を（０００１）面、いわゆるＳｉ面とした窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。
次に、ｎ+型炭化珪素基板１のおもて面に、上述したｎ-型炭化珪素層３１となる例えば窒素などのｎ型不純物をドープしたｎ-型炭化珪素層３１ａをエピタキシャル成長させる。ｎ-型炭化珪素層３１ａの厚さは、例えば３０μｍ程度であってもよい。次に、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）等の堆積法により、ｎ-型炭化珪素層３１ａの表面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、活性領域１０の形成領域に対応する部分の酸化膜を除去する。
次に、酸化膜の残部をマスク（酸化膜マスク）として例えば窒素などのｎ型不純物をイオン注入し、図４に示すように、ｎ-型炭化珪素層３１ａの表面層に、例えば０．６μｍ程度の厚さでｎ型領域（以下、ｎ型部分領域とする）５ａを形成する。ｎ型部分領域５ａの不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。ｎ型部分領域５ａは活性領域１０全体に形成され、その端部は活性領域１０とエッジ終端領域２０との境界に位置する（図４（ｂ））。このｎ型部分領域５ａは、ｎ型ＣＳ領域５の一部である。ｎ-型炭化珪素層３１ａの、ｎ型部分領域５ａよりもドレイン側（ｎ+型炭化珪素基板１側）の部分がｎ-型ドリフト領域２となる。そして、ｎ型部分領域５ａの形成に用いた酸化膜マスクを除去する。
次に、例えば堆積法により、再度、ｎ-型炭化珪素層３１ａの表面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、第１，２ｐ+型領域３，４の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）として例えばアルミニウム（Ａｌ）などのｐ型不純物をイオン注入し、ｎ-型炭化珪素層３１ａの表面層（すなわちｎ型部分領域５ａの内部）に、例えば０．５μｍ程度の厚さでｐ+型領域（以下、ｐ+型部分領域とする）３ａおよび第２ｐ+型領域４をそれぞれ選択的に形成する。ｐ+型部分領域３ａおよび第２ｐ+型領域４の不純物濃度は、例えば５．０×１０18／ｃｍ3程度であってもよい。このｐ+型部分領域３ａは、第１ｐ+型領域３の一部である。
ｐ+型部分領域３ａと第２ｐ+型領域４とは、横方向に交互に繰り返し配置される（図４（ａ））。ｐ+型部分領域３ａと第２ｐ+型領域４との間隔は、例えば１．５μｍ程度であってもよい。最も外側のｐ+型部分領域３ａ（以下、最外ｐ+型部分領域３ａ’とする）の端部は、横方向に活性領域１０とエッジ終端領域２０との境界に達する。（図４（ｂ））。そして、ｐ+型部分領域３ａおよび第２ｐ+型領域４の形成に用いた酸化膜マスクを除去する。ｎ型部分領域５ａと、ｐ+型部分領域３ａおよび第２ｐ+型領域４と、の形成順序を入れ替えてもよい。ｐ+型部分領域３ａと第２ｐ+型領域４とを異なる酸化膜マスクを用いて異なるイオン注入工程で形成してもよい。
次に、図５に示すように、ｎ-型炭化珪素層３１ａ上に、上述したｎ-型炭化珪素層３１となる例えば窒素などのｎ型不純物をドープしたｎ-型炭化珪素層３１ｂをエピタキシャル成長させる。ｎ-型炭化珪素層３１ｂの不純物濃度および厚さは、例えば、それぞれ３．０×１０15／ｃｍ3程度および０．５μｍ程度であってもよい。次に、例えば堆積法により、ｎ-型炭化珪素層３１ｂの表面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、第１ｐ+型領域３の形成領域に対応する部分の酸化膜を除去する。
次に、酸化膜の残部をマスク（酸化膜マスク）として例えばアルミニウムなどのｐ型不純物をイオン注入し、ｎ-型炭化珪素層３１ｂの、ｐ+型部分領域３ａに対向する部分に、ｐ+型部分領域３ａに達する深さでｐ+型部分領域３ｂを選択的に形成する（図５（ａ））。ｐ+型部分領域３ｂの幅および不純物濃度は、例えばｐ+型部分領域３ａと略同じであってもよい。最も外側のｐ+型部分領域３ｂ（最外ｐ+型部分領域３ｂ’）の端部の横方向位置は、最外ｐ+型部分領域３ａ’と同じである（図５（ｂ））。このｐ+型部分領域３ｂは、第１ｐ+型領域３の一部である。ｐ+型部分領域３ａ，３ｂが深さ方向（縦方向）に連結されることで、第１ｐ+型領域３が形成される。そして、ｐ+型部分領域３ｂの形成に用いた酸化膜マスクを除去する。
次に、例えば堆積法により、再度、ｎ-型炭化珪素層３１ｂの表面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、活性領域１０の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）として例えば窒素などのｎ型不純物をイオン注入し、ｎ-型炭化珪素層３１ｂに、ｎ型部分領域５ａに達する深さでｎ型部分領域５ｂを形成する。ｎ型部分領域５ｂの不純物濃度は、ｎ型部分領域５ａと略同じであってもよい。
ｎ型部分領域５ｂは、ｎ型部分領域５ａと同様に活性領域１０全体に形成され、その端部は活性領域１０とエッジ終端領域２０との境界に位置する（図５（ｂ））。ｎ型部分領域５ａ，５ｂが深さ方向に連結されることで、ｎ型ＣＳ領域５が形成される。そして、ｎ型部分領域５ｂの形成に用いた酸化膜マスクを除去する。ｐ+型部分領域３ｂとｎ型部分領域５ｂとの形成順序を入れ替えてもよい。
次に、図６に示すように、ｎ-型炭化珪素層３１上に、例えばアルミニウムなどのｐ型不純物をドープしたｐ型炭化珪素層３２をエピタキシャル成長させる。ｐ型炭化珪素層３２の不純物濃度および厚さは、例えば、それぞれ４．０×１０17／ｃｍ3程度および１．３μｍ程度であってもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層３１およびｐ型炭化珪素層３２を順に堆積した炭化珪素基体（半導体ウエハ）３０が形成される。
次に、例えば堆積法により、ｐ型炭化珪素層３２の表面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域２０の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてエッチングを行い、エッジ終端領域２０の全域にわたってｐ型炭化珪素層３２を除去する。このとき、ｐ型炭化珪素層３２とともにｎ-型炭化珪素層３１の表面層が若干除去されてもよい。
これによって、炭化珪素基体３０のおもて面にエッジ終端領域２０を活性領域１０よりも低くした段差２３が形成され、エッジ終端領域２０において基体おもて面にｎ-型炭化珪素層３１が露出される。エッジ終端領域２０の全域にわたってｐ型炭化珪素層３２を除去する際に、活性領域１０の外周部分までｐ型炭化珪素層３２が除去されてもよい。段差２３のステア２３ａは、基体おもて面に対して略垂直であってもよいし、斜度を有していてもよい。
次に、例えば堆積法により、基体おもて面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）として例えばリン（Ｐ）などのｎ型不純物をイオン注入し、ｐ型炭化珪素層３２の表面層にｎ+型ソース領域７を選択的に形成する。ｎ+型ソース領域７の不純物濃度は、第１ｐ+型領域３の不純物濃度よりも高くてもよい。そして、ｎ+型ソース領域７の形成に用いた酸化膜マスクを除去する。
次に、例えば堆積法により、再度、基体おもて面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、ｐ++型コンタクト領域８の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）として例えばアルミニウムなどのｐ型不純物をイオン注入し、ｐ型炭化珪素層３２の表面層にｐ++型コンタクト領域８を選択的に形成する。ｐ++型コンタクト領域８の不純物濃度は、第２ｐ+型領域４の不純物濃度よりも高くてもよい。
最外ｐ++型コンタクト領域８’は、段差２３のステア２３ａにおいて、ｐ型炭化珪素層３２の側面、最外第１ｐ+型領域３’およびｎ型ＣＳ領域５に接し、エッジ終端領域２０のｎ-型炭化珪素層３１に延在する。最外ｐ++型コンタクト領域８’の端部は、横方向に活性領域１０とエッジ終端領域２０との境界よりも外側に延在し、エッジ終端領域２０に位置する（図６（ｂ））。そして、ｐ++型コンタクト領域８の形成に用いた酸化膜マスクを除去する。ｐ型炭化珪素層３２の、ｎ+型ソース領域７およびｐ++型コンタクト領域８以外の部分がｐ型ベース領域６になる。
次に、酸化膜マスクの形成、ｐ型不純物のイオン注入および酸化膜マスクの除去を一組とする工程を異なる条件で繰り返し行い、ＪＴＥ構造（第１，２ＪＴＥ領域２１，２２）を形成する。ｎ+型ソース領域７、ｐ++型コンタクト領域８およびＪＴＥ構造の形成順序を入れ替えてもよい。次に、イオン注入により形成した全ての領域を活性化するための熱処理（活性化アニール）を例えば１７００℃程度の温度で２分間程度行う。イオン注入を行うごとに活性化アニールを行ってもよい。
次に、図７に示すように、例えば堆積法により、再度、基体おもて面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、トレンチ９の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてエッチングを行い、ｎ+型ソース領域７およびｐ型ベース領域６を貫通してｎ型ＣＳ領域５に達するトレンチ９を形成する。トレンチ９は、ｎ型ＣＳ領域５の内部の第２ｐ+型領域４に達していてもよい。
次に、図８に示すように、炭化珪素基体３０のおもて面（ｐ型炭化珪素層３２の表面）およびトレンチ９の内壁に沿ってゲート絶縁膜１１を形成する。ゲート絶縁膜１１は、例えば、酸素（Ｏ2）雰囲気において１０００℃程度の温度の熱処理による熱酸化により形成してもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）等の化学反応によって堆積してもよい。
次に、トレンチ９に埋め込むように、ゲート絶縁膜１１上に例えばリンドープのポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積してパターニングすることで、トレンチ９の内部にゲート電極１２となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。
次に、ゲート電極１２を覆うように、炭化珪素基体３０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜１３を形成する。層間絶縁膜１３は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）であってもよい。次に、層間絶縁膜１３およびゲート絶縁膜１１をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させる。次に、熱処理（リフロー）により層間絶縁膜１３を平坦化する。
次に、コンタクトホールの内壁から層間絶縁膜１３上にわたって、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接する導電性膜を形成する。そして、この導電性膜をパターニングしてコンタクトホール内にのみソース電極１４として残す。次に、炭化珪素基体３０の裏面（ｎ+型炭化珪素基板１の裏面）に、ドレイン電極１６として例えばニッケル（Ｎｉ）膜を形成する。次に、例えば９７０℃程度の温度の熱処理によりニッケル膜をシリサイド化して、炭化珪素基体３０とドレイン電極１６とのオーミックコンタクトを形成する。
次に、例えばスパッタリングにより、コンタクトホールを埋め込むように層間絶縁膜１３上に、例えば５μｍ程度の厚さのアルミニウム膜を堆積する。そして、このアルミニウム膜をパターニングして活性領域１０にソースパッド１５として残す。次に、ドレイン電極１６上に、例えば、チタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に積層してドレインパッド１７を形成する。その後、半導体ウェハを切断してチップ状に個片化することで、図１，２に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、ｎ型ＣＳ領域を活性領域のみに配置し、最外ｐ++型コンタクト領域をエッジ終端領域に延在させることで、ＪＴＥ構造を構成するｐ型領域の不純物濃度のプロセスマージンを広くすることができる。これにより、ｎ型ＣＳ領域を設けて低オン抵抗化を図ったとしても、ＪＴＥ構造を構成するｐ型領域を変更することでエッジ終端領域の所定耐圧を確保することができる。また、ｎ-型ドリフト領域２よりも高不純物濃度のｎ型ＣＳ領域５により電流が流れる時のオン抵抗を下げることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置のエッジ終端領域の構造を示す断面図である。実施の形態２にかかる半導体装置の活性領域１０の構成は、実施の形態１と同様である（図１参照）。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、完成後のｎ型ＣＳ領域５と同じ不純物濃度でエピタキシャル成長させたｎ型炭化珪素層でｎ型ＣＳ領域５が構成されている。
２つ目の相違点は、エッジ終端領域２０全域にわたってｎ-型領域（第６半導体領域）２４が設けられている。ｎ-型領域２４は、エッジ終端領域２０において基体おもて面に露出する。ＪＴＥ構造（第１，２ＪＴＥ領域２１，２２）は、ｎ-型領域２４の内部に設けられている。ｎ-型領域２４とｎ-型ドリフト領域２との界面の深さは、ｎ型ＣＳ領域５とｎ-型ドリフト領域２との界面の深さとほぼ等しいか、若干ドレイン側に位置する。ｎ-型領域２４の不純物濃度は、ｎ型ＣＳ領域５の不純物濃度よりも低く、好ましくはｎ-型ドリフト領域２の不純物濃度以下であることがよい。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１０〜１２は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。図１０〜１２にはエッジ終端領域２０を示す。まず、実施の形態１と同様にｎ+型炭化珪素基板１を用意する。次に、図１０に示すように、ｎ+型炭化珪素基板１のおもて面に、ｎ-型ドリフト領域２であるｎ-型炭化珪素層３１ｃと、ｎ型部分領域５ａとなるｎ型炭化珪素層３１ｄと、を順にエピタキシャル成長させる。
次に、活性領域１０におけるｎ型炭化珪素層３１ｄの内部に、実施の形態１と同様にｐ+型部分領域３ａおよび第２ｐ+型領域４をそれぞれ選択的に形成する。この時点での活性領域１０の断面構造は、図４（ａ）の符号３１ａを、ｎ-型炭化珪素層３１ｃおよびｎ型炭化珪素層３１ｄの積層構造とした断面図と同様である。この時点において、エッジ終端領域２０において基体おもて面にはｎ型炭化珪素層３１ｅが露出されている。このため、エッジ終端領域２０における基体おもて面側のｎ型不純物濃度はｎ型ＣＳ領域５と等しい。そこで、エッジ終端領域２０におけるｎ型炭化珪素層３１ｄをｐ型不純物のイオン注入により打ちかえしてｎ型不純物濃度を低下させる。
具体的には、例えば堆積法により、基体おもて面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域２０の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてｐ型不純物をイオン注入し、エッジ終端領域２０におけるｎ型炭化珪素層３１ｄ全体を打ち返して、ｎ型炭化珪素層３１ｄよりも不純物濃度の低いｎ-型領域（以下、ｎ-型部分領域とする）２４ａを形成する。このｎ-型部分領域２４ａは、ｎ-型領域２４の一部である。ｐ+型部分領域３ａ、第２ｐ+型領域４およびｎ-型部分領域２４ａの形成順序を入れ替えてもよい。そして、ｎ-型部分領域２４ａの形成に用いた酸化膜マスクを除去する。
次に、図１２に示すように、ｎ型炭化珪素層３１ｄの表面に、ｎ型部分領域５ｂとなるｎ型炭化珪素層３１ｅをエピタキシャル成長させる。これらｎ-型炭化珪素層３１ｃおよびｎ型炭化珪素層３１ｄ，３１ｅで図９の炭化珪素層３１が構成される。次に、活性領域１０におけるｎ型炭化珪素層３１ｅの内部に、実施の形態１と同様にｐ+型部分領域３ｂを選択的に形成する。この時点での活性領域１０の断面構造は、図５（ａ）の符号３１ｂを３１ｅに代えた断面図と同様である。
また、例えば堆積法により、基体おもて面に酸化膜（不図示）を形成する。次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域２０の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてｐ型不純物をイオン注入し、エッジ終端領域２０におけるｎ型炭化珪素層３１ｅ全体を打ち返して、ｎ型炭化珪素層３１ｅよりも不純物濃度の低いｎ-型部分領域２４ｂを形成する。このｎ-型部分領域２４ｂは、ｎ-型領域２４の一部である。ｎ-型部分領域２４ａ，２４ｂが深さ方向に連結されることで、ｎ-型領域２４が形成される。ｐ+型部分領域３ｂおよびｎ-型部分領域２４ｂの形成順序を入れ替えてもよい。
その後、実施の形態１と同様に、ｐ型炭化珪素層３２の堆積から、ＪＴＥ構造の形成までの工程を順に行う。ＪＴＥ構造は、ｎ-型領域２４の内部に形成すればよい。これによって、図１，９に示すＭＯＳＦＥＴが完成する。
また、実施の形態２にかかる半導体装置の製造方法に限らず、エッジ終端領域２０における基板おもて面のｎ型不純物濃度を低下させることができればよく、その方法は種々変更可能である。例えば、ｎ-型部分領域２４ａ，２４ｂを個別に形成せずに、ｎ型炭化珪素層３１ｅをエピタキシャル成長させた後に、１回のｐ型不純物のイオン注入による打ち返しによりｎ-型領域２４を形成してもよい。また、炭化珪素基体３０のおもて面に段差２３を形成した後に、１回のｐ型不純物のイオン注入による打ち返しによりｎ-型領域２４を形成してもよい。この場合、ｎ-型領域２４、ｎ+型ソース領域７、ｐ++型コンタクト領域８およびＪＴＥ構造の形成順序を入れ替えてもよい。
また、ｎ型炭化珪素層３１ｄのみにｎ-型領域２４を形成し、活性領域１０とエッジ終端領域２０との段差２３を形成する際に、エッジ終端領域２０においてｐ型炭化珪素層３２とともにｎ型炭化珪素層３１ｅを除去してｎ-型領域２４を露出させてもよい。また、ｎ-型領域２４を形成せずに、活性領域１０とエッジ終端領域２０との段差２３を形成する際に、エッジ終端領域２０においてｐ型炭化珪素層３２とともにｎ型炭化珪素層３１ｅ，３１ｄを除去し、ｎ-型炭化珪素層３１ｃを露出させてもよい。
以上、説明したように、実施の形態２によれば、ｎ型ＣＳ領域をエピタキシャル成長層で構成した場合においても、エッジ終端領域において当該エピタキシャル成長層のｎ型不純物濃度を低下させることで、実施の形態１と同様の効果を得ることができる。
（実施例）
エッジ終端領域２０の耐圧について検証した。図１３は、実施例にかかる半導体装置の耐圧特性を示す特性図である。図１３の横軸は第１ＪＴＥ領域の不純物濃度（ＪＴＥ１濃度）であり、縦軸はエッジ終端領域の耐圧である。上述した実施の形態１を適用したＭＯＳＦＥＴにおいて（以下、実施例とする）、第１ＪＴＥ領域２１の不純物濃度を種々変更して得られたエッジ終端領域２０の耐圧特性を図１３に示す。実施例においては、ｎ型ＣＳ領域５が活性領域１０のみに設けられ、最外ｐ++型コンタクト領域８’がエッジ終端領域２０に延在している。
また、図１３には、従来例（図１４参照）のエッジ終端領域１２０の耐圧特性も示す。従来例では、ｎ型ＣＳ領域１０５がチップ端部まで延在し、最外ｐ++型コンタクト領域１０８’が活性領域１１０で終端している。従来例のｎ型ＣＳ領域１０５および最外ｐ++型コンタクト領域１０８’以外の構成および条件は実施例と同様である。図１３に示すように、従来例では、３５００Ｖ以上の耐圧を確保するために、第１ＪＴＥ領域１２１の不純物濃度を４×１０17／ｃｍ3付近の狭い範囲に設定する必要があり、ＪＴＥ構造の設計の自由度が低いことがわかる。
一方、図１３に示す結果より、実施例においては、３５００Ｖ以上の耐圧を確保するにあたって、２．０×１０17／ｃｍ3以上５．５×１０17／ｃｍ3以下程度の範囲内で第１ＪＴＥ領域２１の不純物濃度を設定することができ、従来例に比べて第１ＪＴＥ領域２１のプロセスマージンが広いことが確認された。したがって、本発明は、ｎ型ＣＳ領域５を配置して低オン抵抗化を図った場合においても、ＪＴＥ構造の設計の自由度が高く、エッジ終端領域２０の耐圧を維持することができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴなどのＭＯＳ型半導体装置に適用可能である。また、本発明を炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果を奏する。本発明は、シリコンを用いた半導体装置にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、エッジ終端領域にＪＴＥ構造を備えた半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ-型ドリフト領域
３，３’ 第１ｐ+型領域
３ａ，３ａ'，３ｂ，３ｂ' ｐ+型部分領域
４ 第２ｐ+型領域
５ ｎ型ＣＳ領域
５ａ，５ｂ ｎ型部分領域
６ ｐ型ベース領域
７ ｎ+型ソース領域
８，８' ｐ++型コンタクト領域
９ トレンチ
１０ 活性領域
１１ ゲート絶縁膜
１２ ゲート電極
１３ 層間絶縁膜
１４ ソース電極
１５ ソースパッド
１６ ドレイン電極
１７ ドレインパッド
２０ エッジ終端領域
２１，２２ ＪＴＥ領域
２３ 活性領域とエッジ終端領域との段差
２３ａ 活性領域とエッジ終端領域との段差のステア
２４ ｎ-型領域
３０ 炭化珪素基体
３１，３１ａ〜３１ｅ，３２ エピタキシャル成長による炭化珪素層

Claims (9)

  1. 電流が流れる活性領域よりも外側に耐圧構造を備えた半導体装置において、
    シリコンよりもバンドギャップが広い半導体からなる半導体基板と、
    前記半導体基板のおもて面に設けられた、シリコンよりもバンドギャップが広い半導体からなる第１導電型の第１半導体層と、
    前記活性領域において、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、シリコンよりもバンドギャップが広い半導体からなる第２導電型の第２半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体層に接して選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第１半導体領域と、
    前記第１半導体層の内部に、前記第２半導体層および前記第１半導体領域と離して選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第２半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第１半導体領域および前記第２半導体領域に接して選択的に設けられた、前記第１半導体層よりも不純物濃度の高い第１導電型の第３半導体領域と、
    前記第２半導体層の内部に選択的に設けられた第１導電型の第４半導体領域と、
    前記第２半導体層の内部に選択的に設けられた、前記第２半導体層よりも不純物濃度の高い第２導電型の第５半導体領域と、
    前記第４半導体領域および前記第２半導体層を貫通して前記第３半導体領域に達し、深さ方向に前記第２半導体領域に対向するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層および前記第４半導体領域に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第３半導体領域は、前記活性領域に設けられ、
    前記第５半導体領域は、前記第３半導体領域と面一又は当該第３半導体領域よりも内側に延在することを特徴とする半導体装置。
  2. 前記第３半導体領域は、前記第１半導体領域よりも外側で終端していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３半導体領域は、前記活性領域のみに設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第３半導体領域は、前記耐圧構造に接することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記活性領域よりも外側において、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第３半導体領域に接して設けられた、前記第３半導体領域よりも不純物濃度の低い第１導電型の第６半導体領域をさらに備え、
    前記第６半導体領域の内部に前記耐圧構造が設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第６半導体領域の不純物濃度は、前記第１半導体層の不純物濃度以下であることを特徴とする請求項５に記載の半導体装置。
  7. 前記第３半導体領域は、前記第１半導体層と前記第２半導体層との間に設けられたエピタキシャル成長層であり、
    前記第６半導体領域は、前記エピタキシャル成長層の、前記活性領域よりも外側の部分に設けられ、深さ方向に前記エピタキシャル成長層を貫通することを特徴とする請求項５または６に記載の半導体装置。
  8. 前記耐圧構造は、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記活性領域の周囲を囲む同心円状に設けられた、前記活性領域から離れるほど不純物濃度が低く、かつ前記第２半導体層よりも不純物濃度の低い第２導電型の複数の第７半導体領域で構成されることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. シリコンよりもバンドギャップが広い半導体は、炭化珪素であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002597A (ja) * 2019-06-21 2021-01-07 富士電機株式会社 半導体装置
JP2023179690A (ja) * 2018-08-07 2023-12-19 ローム株式会社 ＳｉＣ半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6857488B2 (ja) * 2016-11-29 2021-04-14 株式会社日立製作所 半導体装置の製造方法
JP7029710B2 (ja) * 2017-06-16 2022-03-04 富士電機株式会社 半導体装置
JP6827433B2 (ja) * 2018-03-02 2021-02-10 株式会社東芝 半導体装置
US10910501B2 (en) * 2018-09-05 2021-02-02 Monolith Semiconductor, Inc. Stucture and method for SIC based protection device
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
KR102183362B1 (ko) * 2018-11-29 2020-11-26 부산대학교 산학협력단 높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치
JP7085975B2 (ja) * 2018-12-17 2022-06-17 三菱電機株式会社 半導体装置
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
JP7171527B2 (ja) * 2019-09-13 2022-11-15 株式会社 日立パワーデバイス 半導体装置および電力変換装置
DE102019216138A1 (de) * 2019-10-21 2021-04-22 Robert Bosch Gmbh Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE112021001932T5 (de) * 2020-07-31 2023-02-23 Rohm Co., Ltd. SIC-Halbleiterbauelement
CN116314279B (zh) * 2023-05-22 2023-08-04 南京第三代半导体技术创新中心有限公司 一种电力电子芯片终端保护结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007221024A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置
JP2008124346A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2016092331A (ja) * 2014-11-10 2016-05-23 富士電機株式会社 半導体装置
JP2016092257A (ja) * 2014-11-06 2016-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2016104264A1 (ja) * 2014-12-25 2016-06-30 富士電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998035390A1 (en) 1997-02-07 1998-08-13 Cooper James Albert Jr Structure for increasing the maximum voltage of silicon carbide power transistors
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
JP2008016747A (ja) 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
JP5444608B2 (ja) 2007-11-07 2014-03-19 富士電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007221024A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置
JP2008124346A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2016092257A (ja) * 2014-11-06 2016-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2016092331A (ja) * 2014-11-10 2016-05-23 富士電機株式会社 半導体装置
WO2016104264A1 (ja) * 2014-12-25 2016-06-30 富士電機株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023179690A (ja) * 2018-08-07 2023-12-19 ローム株式会社 ＳｉＣ半導体装置
JP2021002597A (ja) * 2019-06-21 2021-01-07 富士電機株式会社 半導体装置
JP7379880B2 (ja) 2019-06-21 2023-11-15 富士電機株式会社 半導体装置

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