[go: up one dir, main page]

JP2008124346A - 電力用半導体素子 - Google Patents

電力用半導体素子 Download PDF

Info

Publication number
JP2008124346A
JP2008124346A JP2006308406A JP2006308406A JP2008124346A JP 2008124346 A JP2008124346 A JP 2008124346A JP 2006308406 A JP2006308406 A JP 2006308406A JP 2006308406 A JP2006308406 A JP 2006308406A JP 2008124346 A JP2008124346 A JP 2008124346A
Authority
JP
Japan
Prior art keywords
layer
pillar
buried
semiconductor layer
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006308406A
Other languages
English (en)
Inventor
Wataru Saito
渉 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006308406A priority Critical patent/JP2008124346A/ja
Priority to US11/939,050 priority patent/US7642597B2/en
Publication of JP2008124346A publication Critical patent/JP2008124346A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/667—Vertical DMOS [VDMOS] FETs having substrates comprising insulating layers, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】オン抵抗が低く、信頼性が高い電力用半導体素子を提供する。
【解決手段】パワーＭＯＳＦＥＴ１０１において、半導体基板２０内に、ｎピラー層３及びｐピラー層４が周期的に配列されたスーパージャンクション構造を形成する。また、半導体基板２０にトレンチ溝２１を形成し、その内部に埋込フィールドプレート電極１１を埋設する。更に、ｐピラー層４のシート不純物濃度を深さ方向において変化させて、下方に行くほど低くする。これにより、埋込フィールドプレート電極１１の下端部における電界集中を緩和し、高耐量と高信頼性を保持しながら、よりオン抵抗が低い電力用半導体素子を作製する。
【選択図】図１

Description

本発明は、電力用半導体素子に関し、特に、スーパージャンクション構造を有する電力用半導体素子に関する。
縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）などの電力用半導体素子のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度には、ベース層とドリフト層との間のｐｎ接合の耐圧に応じた限界があり、この限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが、低消費電力素子の性能向上には重要である。このトレードオフには素子材料により決まる限界があり、この限界を超えることが、既存のパワー素子を超える低オン抵抗素子の実現への道である。
この限界を超えたＭＯＳＦＥＴの一例として、ドリフト層にｐピラー層とｎピラー層とを交互に埋め込んだスーパージャンクション構造と呼ばれる構造を有するＭＯＳＦＥＴが知られている。スーパージャンクション構造においては、ｐピラー層に含まれるチャージ量（不純物量）とｎピラー層に含まれるチャージ量とを等しくすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現することができる。
このように、ドリフト層にスーパージャンクション構造が形成されたＭＯＳＦＥＴにおいては、ｐピラー層とｎピラー層の繰り返し周期を小さくすることにより、印加電圧が低くてもピラー層を完全に空乏化させることができ、高耐圧を実現することができる。このため、ピラー層の繰返し周期を小さくするほど、ピラー層の不純物濃度を高くすることが可能となり、オン抵抗を低くすることができる。しかし、スーパージャンクション構造の繰り返し周期を小さくしようとすると、プロセスの困難度が増してしまう。
そこで、ｎピラー層内にトレンチ溝を形成し、トレンチ溝内に絶縁膜と電極を埋め込んだ構造が提案されている（例えば、特許文献１参照。）。ｎピラー層内に電極を埋め込むことで、スーパージャンクション構造がより低い電圧で空乏化し易くなる。これにより、ピラー濃度を更に増加させることが可能となって、より低いオン抵抗を実現できる。
しかし、高電圧が印加されると、トレンチ溝内に埋め込まれた電極により、トレンチ溝の底部で電界集中が起こる。トレンチ溝の底部において電界強度が増大し、アバランシェ降伏が起こると、降伏により発生したホールがトレンチ溝内の絶縁膜に飛び込むため、絶縁膜の絶縁性が劣化してしまう。このように、局所的な電界集中は、素子の長期信頼性を劣化させる。
特開２００１−１１１０５０号公報
本発明の目的は、オン抵抗が低く、信頼性が高い電力用半導体素子を提供することである。
本発明の一態様によれば、半導体基板と、前記半導体基板の上面に形成された複数のトレンチ溝と、前記トレンチ溝の内面上に形成された埋込絶縁膜と、前記トレンチ溝内に埋め込まれた埋込フィールドプレート電極と、ゲート絶縁膜と、前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、前記半導体基板の下面側に設けられた第１の主電極と、前記半導体基板の上面側に設けられた第２の主電極と、を備え、前記半導体基板は、下面が前記第１の主電極に接続された第１導電型の第１半導体層と、前記第１半導体層上に形成され、前記半導体基板の上面に平行な方向に沿って交互に配列された第１導電型の第２半導体層及び第２導電型の第３半導体層と、前記第２半導体層及び前記第３半導体層の上方に形成され、前記第２の主電極に接続された第２導電型の第４半導体層と、前記第４半導体層の上面に選択的に形成され、前記第２の主電極に接続された第１導電型の第５半導体層と、を有し、前記埋込絶縁膜は前記ゲート絶縁膜よりも厚く、前記第２半導体層及び前記第３半導体層のうち少なくとも一方のシート不純物濃度が前記半導体基板の深さ方向において変化している部分を持ち、前記シート不純物濃度が変化している部分中の上側部分では、前記第３半導体層のシート不純物濃度は前記第２半導体層のシート不純物濃度よりも高く、前記部分中の下側部分では、前記第３半導体層のシート不純物濃度は前記第２半導体層のシート不純物濃度よりも低いことを特徴とする電力用半導体素子が提供される。
本発明によれば、オン抵抗が低く、信頼性が高い電力用半導体素子を得ることができる。
以下、本発明の実施形態について図面を参照しながら説明する。以下の各実施形態においては、電力用半導体素子の一例として、パワーＭＯＳＦＥＴについて説明する。なお、以下の各実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。
なお、図１は、パワーＭＯＳＦＥＴのセル部のみを示している。後述する図２乃至図１７においても、同様である。また、ピラー層の「シート不純物濃度」とは、ピラー層の深さ方向の任意の位置における不純物濃度とピラー幅との積によって与えられる値である。
図１に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０１においては、半導体基板２０、例えばｎ型シリコン基板が設けられている。そして、この半導体基板２０の下層部分には、第１半導体層としてｎ＋ドレイン層２が形成されている。また、半導体基板２０の下面側には、第１の主電極としてのドレイン電極１が設けられている。これにより、ｎ＋ドレイン層２の下面はドレイン電極１に接続されている。
また、半導体基板２０におけるｎ＋ドレイン層２上の部分には、複数本のストライプ状のｎピラー層３（第２半導体層）及びｐピラー層４（第３半導体層）が形成されている。ｎピラー層３及びｐピラー層４は、半導体基板２０の上面に平行な方向に沿って交互に周期的に配列されており、スーパージャンクション構造を形成している。以下、ｎピラー層３及びｐピラー層４からなり、スーパージャンクション構造をなす部分を、「ドリフト層」という。ドリフト層上には、第４半導体層としてのｐベース層５が形成されている。
更に、半導体基板２０の上面には、複数のトレンチ溝２１が相互に平行に形成されている。各トレンチ溝２１は、ｎピラー層３及びｐピラー層４が延びる方向に沿ってストライプ状に延びており、ｐベース層５を突き抜けて、各ｎピラー層３内に進入し、ｎピラー層３の下部まで到達している。但し、トレンチ溝２１は、ｎ＋ドレイン層２には到達しておらず、トレンチ溝２１の底面とｎ＋ドレイン層２との間には、ｎピラー層３が介在している。そして、トレンチ溝２１によって区画された各ｐベース層５の上面には、第５半導体層としてのｎソース層６がトレンチ溝２１に接するようにストライプ状に形成されている。すなわち、ｎソース層６はｐベース層５の上面の一部に選択的に形成されている。
トレンチ溝２１の上部を除く部分の内面上には、埋込絶縁膜１０が形成されており、埋込絶縁膜１０上には、例えばポリシリコンからなる埋込フィールドプレート電極１１が設けられている。これにより、埋込フィールドプレート電極１１は、トレンチ溝２１内に埋め込まれており、埋込絶縁膜１０により、半導体基板２０から絶縁されている。また、トレンチ溝２１の上部の内面上には、ゲート絶縁膜７が形成されており、ゲート絶縁膜７上には、制御電極として、例えばポリシリコンからなるゲート電極８が設けられている。
ゲート電極８と埋込フィールドプレート電極１１とは一体的に形成されており、埋込フィールドプレート１１上にゲート電極８が配置されている。これにより、埋込フィールドプレート電極１１はゲート電極８に接続されている。また、ゲート電極８及び埋込フィールドプレート電極１１は、ｎピラー層３と平行にストライプ状に延びている。ゲート電極８の上部はトレンチ溝２１からはみ出しており、従って、半導体基板２０の上面から突出しており、ゲート絶縁膜７は、このゲート電極８の上部も覆っている。これにより、ゲート電極８は、ゲート絶縁膜７により、半導体基板２０から絶縁されている。更に、埋込絶縁膜１０及びゲート絶縁膜７はどちらも例えばシリコン酸化膜であり、埋込絶縁膜１０はゲート絶縁膜７よりも厚く、例えば、埋込絶縁膜１０の厚さは１〜２μｍ程度であり、ゲート絶縁膜７の厚さは０．１μｍ程度である。
一方、半導体基板２０の上面側には、ゲート絶縁膜７を覆うように、第２の主電極としてのソース電極９が設けられている。ソース電極９の下面は半導体基板２０の上面に接しており、これにより、ソース電極９はｐベース層５及びｎソース層６に接続されている。
そして、ドリフト層におけるトレンチ溝２１間の部分において、ｐピラー層４のシート不純物濃度（以下、「ｐピラー濃度」ともいう）は、深さ方向で連続的に変化しており、ｐピラー層４の上端部において最も高く、下方に行くほど低くなっている。なお、「深さ方向」とは、半導体基板２０の厚さ方向を意味し、本実施形態においては、ソース電極９からドレイン電極１に向かう方向であり、ｎピラー層３とｐピラー層４とが配列されている方向（以下、単に「配列方向」ともいう）に対して直交する方向である。一方、ｎピラー層３のシート不純物濃度（以下、「ｎピラー濃度」ともいう）は、深さ方向で一定である。この結果、ドリフト層のトレンチ溝２１間の部分における上側部分、すなわち、ソース電極９側の部分では、ｐピラー層４のシート不純物濃度（ｐピラー濃度）がｎピラー層３のシート不純物濃度（ｎピラー濃度）よりも高く、下側部分、すなわち、ドリフト電極１側の部分では、ｎピラー濃度がｐピラー濃度よりも高い。これに対して、ドリフト層におけるトレンチ溝２１よりも下方の部分では、ｐピラー濃度及びｎピラー濃度はそれぞれ深さ方向において一定であり、ｎピラー濃度はｐピラー濃度よりも高い。
次に、本実施形態の作用効果について説明する。
パワーＭＯＳＦＥＴ１０１においては、ソース電極９とドレイン電極１との間に、ソース電極９を負極としドレイン電極１を正極とする電圧を印加した状態で、ゲート電極８にソース電極９の電位と同じ電位を印加すると、ｐベース層５におけるｎソース層６とｎピラー層３との間の領域が空乏化し、パワーＭＯＳＦＥＴ１０１がオフ状態となる。このとき、ｎピラー層３とｐピラー層４との間のｐｎ接合面からｎピラー層３内及びｐピラー層４内に空乏層が広がり、この空乏層及び埋込絶縁膜１０により、耐圧を保持することができる。一方、ゲート電極８に正の電位を印加すると、ｐベース層５におけるｎソース層６とｎピラー層３との間の領域に蓄積チャネルが形成され、ｎソース層６とｎピラー層３との間が導通する。これにより、パワーＭＯＳＦＥＴ１０１がオン状態となる。
そして、パワーＭＯＳＦＥＴ１０１においては、オフ状態のときに、ゲート電極８の電位が埋込フィールドプレート電極１１を介してｎピラー層３の奥深くまで伝達されるため、ドリフト内に空乏層が広がりやすい。また、ドリフト層に形成される空乏層の他に、埋込絶縁膜１０によっても電圧を支えることができる。このように、パワーＭＯＳＦＥＴ１０１は耐圧に関して有利な構造を有している。従って、耐圧を一定とすれば、その分、ドリフト層の不純物濃度を高くして、オン抵抗を低減することができる。そして、オン状態のときには、ゲート電極８の電位は埋込フィールドプレート電極１１に伝達されるため、ｎピラー層３におけるトレンチ溝２１の側方の領域、すなわち、ｎピラー層３における埋込絶縁膜１０との界面付近にも蓄積チャネルが形成される。蓄積チャネルが形成されれば、ｎピラー層３の不純物濃度を高くした場合と同様な効果が得られるため、オン抵抗を更に低減することができる。
しかしながら、仮に、ｎピラー層３及びｐピラー層４のシート不純物濃度が深さ方向で一定だとすると、ドリフト層が完全空乏化したときに、ｐベース層５の底部又はトレンチ溝２１の底部に電界が集中してしまう。すなわち、ｎピラー濃度がｐピラー濃度よりも高いと、ｐベース層５の底部に電界が集中し、ｐピラー濃度がｎピラー濃度よりも高いと、トレンチ溝２１の底部に電界が集中する。ｐベース層５の底部に電界が集中すると、アバランシェ降伏時に負性抵抗が発生し易くなり、電流集中が起きて、素子が破壊される。つまり、アバランシェ耐量が確保できない。一方、トレンチ溝２１の底部に電界が集中すると、アバランシェ降伏時に発生したホールが埋込絶縁膜１０内に飛び込むため、埋込絶縁膜１０が劣化する。このため、いずれにしても、素子の信頼性は低い。
これに対して、本実施形態においては、各ピラー層の不純物プロファイルが上述の如く傾斜しているため、電界強度のピーク位置は、ｐベース層５の底部とトレンチ溝２１の底部との中間になる。これにより、ドリフト層の上下端における電界強度を、ドリフト層の深さ方向中央部における電界強度よりも低くして、ｐベース層５の底部及びトレンチ溝２１の底部における電界強度を低減することができる。このように、本実施形態によれば、深さ方向における電界ピークの位置をトレンチ溝の中央付近にすることができるため、アバランシェ降伏時の負性抵抗発生を抑制して、高アバランシェ耐量を実現できる。また、トレンチ溝底部の電界を下げることで、アバランシェ降伏によるホールの発生を抑制することができる。これにより、高信頼性を実現することができる。このように、本実施形態によれば、オン抵抗が低く、信頼性が高いパワーＭＯＳＦＥＴを得ることができる。
なお、本実施形態において、スーパージャンクション構造及びフィールドプレート電極の形成方法は特に限定されない。上述のような不純物濃度プロファイルを有したスーパージャンクション構造は、例えば、イオン注入と埋め込み結晶成長とを繰り返す方法、高加速のイオン注入による方法、及びトレンチ溝内にシリコンを埋め込み成長させる方法のいずれかの方法によって、形成することが可能である。また、埋込フィールドプレート電極１１は、例えば、トレンチ溝２１を形成した後、熱酸化法により埋込絶縁膜１０を形成し、埋込フィールドプレート電極１１で埋め込み、その後、埋込絶縁膜１０をエッチバックしてから、ゲート絶縁膜７とゲート絶縁膜８を形成する方法で実現可能である。又は、トレンチ溝を形成し、このトレンチ溝の側壁にＳｉ窒化膜を堆積させてから、再度、トレンチエッチングを行い、その後、選択酸化することで、厚い埋込絶縁膜を形成し、トレンチ溝内を多結晶シリコンで埋め込むことで、埋込フィールドプレート電極１１とゲート電極８とを一体的に形成することができる。このように、様々なプロセスを用いて本実施形態に係るパワーＭＯＳＦＥＴを形成することが可能である。
次に、本第１の実施形態の第１の変形例について説明する。
図２は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。
図２に示すように、本変形例においては、ｐピラー層４のシート不純物濃度は階段状に変化している。これによっても、前述の第１の実施形態と同様な効果が得られる。なお、図２においては、不純物濃度が２段階に変化している例を示したが、３段階以上に変化させてもよい。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
なお、前述の第１の実施形態及び本変形例においては、ｎピラー濃度を一定として、ｐピラー濃度を上部が高く下部が低くなるようなプロファイルとする例を示したが、本発明はこれに限定されず、ｎピラー濃度を下方にいくほど高くなるようにしても同様な効果が得られ、ｐピラー濃度及びｎピラー濃度の双方を変化させても、同様な効果が得られる。また、ｎピラー層及びｐピラー層の不純物濃度は深さ方向に対して一定とし、ｐピラー層の幅を、上部が太く下部が細くなるように変化させてもよい。これにより、ｐピラー層の幅と不純物濃度との積で与えられるシート不純物濃度（ｐピラー濃度）のプロファイルを、上部が高く下部が低くなるようにすることができる。このように、ドリフト層は、ｎピラー層３及びｐピラー層４のうち少なくとも一方のシート不純物濃度が半導体基板２０の深さ方向において変化している部分を持ち、このシート不純物濃度が変化している部分中の上側部分ではｐピラー濃度がｎピラー濃度よりも高く、この部分中の下側部分ではｐピラー濃度がｎピラー濃度よりも低くなっていればよい。ドリフト層の電界分布は、シート不純物濃度によって決まるため、各ピラー層の幅が深さ方向で変化しても、シート不純物濃度が上述の関係にあれば、高アバランシェ耐量及び高信頼性を得ることができる。
次に、第１の実施形態の第２の変形例について説明する。
図３は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図３に示すように、本変形例においては、埋込フィールドプレート電極１１がゲート電極８ではなく、ソース電極９に接続されている。これにより、パワーＭＯＳＦＥＴがオン状態のときに、埋込絶縁膜１０とｎピラー層３との界面に蓄積チャネルが形成されなくなるものの、ゲート・ドレイン間の容量が小さくなるため、ゲート電極８のスイッチング時間が短縮され、高速な動作が可能となる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第１の実施形態の第３の変形例について説明する。
図４は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図４に示すように、本変形例においては、埋込フィールドプレート電極１１の上端部がトレンチ溝２１からはみ出して、半導体基板２０の上面から突出しており、埋込絶縁膜１０により覆われている。また、ゲート電極８は、埋込フィールドプレート電極１１の上部の両側に設けられている。そして、埋込フィールドプレート電極１１は、ゲート電極８又はソース電極９に接続されている。このような構成は、トレンチ溝２１内に埋込絶縁膜１０及び埋込フィールドプレート電極１１を埋め込んだ後、埋込絶縁膜１０を途中までエッチングして除去し、この除去した部分にゲート絶縁膜７及びゲート電極８を形成することにより、実現することができる。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第１の実施形態の第４の変形例について説明する。
図５は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図５に示すように、本変形例においては、トレンチ溝２１が、ｎピラー層３ではなく、ｐピラー層４内に進入するように形成されている。また、トレンチ溝２１内には、埋込絶縁膜１０及び埋込フィールドプレート電極１１のみが埋め込まれている。
一方、半導体基板２０の上面におけるトレンチ溝２１間の領域には、トレンチ溝２２が形成されている。トレンチ溝２２は、トレンチ溝２１と平行にストライプ状に延びており、ｐベース層５を突き抜けてｎピラー層３内に進出している。また、トレンチ溝２２の内面上にはゲート絶縁膜７が形成されており、その上にゲート電極８が形成されている。これにより、ゲート電極７における上部以外の部分は、トレンチ溝２２内に埋め込まれている。トレンチ溝２２の底面はトレンチ溝２１の底面よりも浅い位置にあり、ゲート電極８の上端は埋込フィールドプレート電極１１の上端と略等しい位置にある。また、ｎソース層６は、ｐベース層５の上面におけるトレンチ溝２２に接する領域に形成されている。本変形例における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
（第２の実施形態）
図６は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。
なお、図６において、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図６に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０２においては、トレンチ溝２１は、ｎピラー層３とｐピラー層４との境界部分に進入するように形成されている。これにより、ドリフト層におけるトレンチ溝２１間の部分のそれぞれには、ｎピラー層３又はｐピラー層４のいずれか一方のみが存在する。また、前述の第１の実施形態と比較してトレンチ溝２１の深さが浅く、ドリフト層の途中までしか形成されていない。更に、ｐピラー層４はｎ＋ドレイン層２には接しておらず、ｐピラー層４とｎ＋ドレイン層２との間には、ｐピラー層３が介在している。
更にまた、ｐピラー層４のシート不純物濃度（ｐピラー濃度）の深さ方向のプロファイルは、埋込フィールドプレート電極１１間の部分４ａにおいては一様であり、埋込フィールドプレート電極１１の下端に相当する位置において急激に変化しており、部分４ａのすぐ下の部分のｐピラー濃度は、部分４ａのｐピラー濃度よりも高くなっている。そして、ｐピラー層４における埋込フィールドプレート電極１１よりも下方の部分４ｂにおいては、深い位置ほどｐピラー濃度が減少しており、部分４ｂにおける上側部分では、ｐピラー濃度はｎピラー濃度よりも高く、部分４ｂにおける下側部分では、ｐピラー濃度はｎピラー濃度よりも低くなっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
本実施形態においては、ｐピラー層４における埋込フィールドプレート電極１１間の部分４ａのｐピラー濃度は、深さ方向で一定であるため、部分４ａの電界強度は、部分４ａの上端部で最も高く、位置が深くなるほど弱くなり、部分４ａの下端部、すなわち、部分４ｂとの境界で最も低くなる。なお、ドリフト層におけるトレンチ溝２１間には、ｎピラー層３又はｐピラー層４のいずれか一方のみが形成されているため、ｎピラー濃度とｐピラー濃度との間に差があっても、この差はｎピラー層３における埋込フィールドプレート電極１１間の部分の電界分布には影響を与えない。
一方、ｐピラー層４における埋込フィールドプレート電極１１よりも下方の部分４ｂにおいては、上側部分ではｐピラー濃度がｎピラー濃度よりも高く、下側部分ではｎピラー濃度がｐピラー濃度よりも高くなっているため、部分４ｂの電界強度は、部分４ｂの深さ方向中央部で高く、上下端では中央部よりも低くなっている。これにより、電界のピークがトレンチ溝２１よりも深い位置にシフトし、埋込フィールドプレート電極１１の下端部における電界集中が緩和されるため、この部分におけるアバランシェ降伏の発生を防止することができる。この結果、本実施形態に係るパワーＭＯＳＦＥＴ１０２においては、高い信頼性を得ることができる。
また、本実施形態においては、前述の第１の実施形態と比較して、トレンチ溝２１を浅く形成しているため、その分、埋込フィールドプレート電極１１の下端部における電界の集中の程度が低い。これにより、埋込絶縁膜１０を薄く形成することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、本第２の実施形態の変形例について説明する。
図７は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図７に示すように、本変形例は、前述の第１の実施形態の第４の変形例と第２の実施形態とを組み合わせた例である。すなわち、本変形例においては、トレンチ溝２１間の領域のうちｎピラー層３に相当する領域に、トレンチ溝２１よりも浅いトレンチ溝２２が形成されており、トレンチ溝２１内には埋込絶縁膜１０及び埋込フィールドプレート電極１１のみが設けられており、トレンチ溝２２内にはゲート絶縁膜７及びゲート電極８が設けられている。これにより、ゲート電極８と埋込フィールドプレート電極１１とは別々に形成されている。本変形例における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
（第３の実施形態）
図８は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。
なお、図８において、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図８に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０３においては、埋込フィールドプレート電極１１の下部において、その幅が深さ方向で変化しており、下方に向かうほど細くなっている。一方、トレンチ溝２１の幅は深さ方向で一定である。このため、埋込絶縁膜１０の厚さが深さ方向において変化しており、トレンチ溝２１の上部においては一定であり、ゲート絶縁膜７と同程度に薄いが、下部においては、下方に向かうほど厚くなっている。また、ｎピラー濃度及びｐピラー濃度は、それぞれ深さ方向において一定である。
次に、本実施形態の作用効果について説明する。
本実施形態においては、埋込絶縁膜１０の厚さが深さ方向で変化している。埋込絶縁膜１０の厚さを変化させることにより、電界強度のピーク位置を変化させることが可能である。すなわち、埋込絶縁膜１０が薄いと、電界強度のピークが下方、すなわち、トレンチ溝２１の底部側にシフトする。一方、埋込絶縁膜１０が厚いと、電界強度のピークは上方、すなわち、ｐベース層５側にシフトする。本実施形態においては、ｐベース層５付近では埋込絶縁膜１０をゲート絶縁膜７と同様に薄くし、埋込フィールドプレート電極１１の下端部に向かう途中から埋込絶縁膜１０を厚くしていくことで、トレンチ溝２１の深さ方向中央部付近で電界強度がピークとなるような電界分布を実現することができる。このような電界分布とすることで、前述の第１の実施形態と同様に、低いオン抵抗を実現しつつ、高アバランシェ耐量と高信頼性とを実現することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
図９は、本発明の第４の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。
なお、図９において、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図９に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０４においては、前述の第１の実施形態に係るパワーＭＯＳＦＥＴ１０１（図１参照）と比較して、トレンチ溝２１が浅く、埋込絶縁膜１０が薄い。また、ｐピラー層４における埋込フィールドプレート電極１１よりも下方の部分４ｂにおいても、埋込フィールドプレート電極１１間の部分４ａと同様なｐピラー濃度のプロファイルが形成されている。すなわち、部分４ｂのｐピラー濃度は部分４ｂの上端部から下方に向かうにつれて単調減少しており、部分４ｂの上側部分においてはｐピラー濃度はｎピラー濃度よりも高く、部分４ｂの下側部分においてはｐピラー濃度はｎピラー濃度よりも低い。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
前述の第１の実施形態においては、トレンチ溝２１の底部の電界を抑制するために、ドリフト層における埋込フィールドプレート電極１１よりも下方の部分の電界を小さくしている。このため、この部分の保持電圧は小さく、素子全体で高耐圧を得るためには、トレンチ溝２１を深く形成し、埋込絶縁膜１０を厚く形成する必要がある。
これに対して、本実施形態においては、図９に示すように、ｐピラー層４のシート不純物濃度（ｐピラー濃度）を、埋込フィールドプレート電極１１よりも下方の部分４ｂにおいても、埋込フィールドプレート電極１１間の部分４ａと同様に分布させている。これにより、部分４ｂの深さ方向中央部において電界強度のピークが形成され、部分４ｂ全体における電界強度が高くなっている。すなわち、ドリフト層の電界分布は、部分４ａ及び部分４ｂのそれぞれの領域でピークを持つような分布となる。
そして、保持電圧は電界強度の積分値に応じて決まるため、部分４ｂに電界強度のピークを形成することにより、部分４ｂにおける保持電圧を大きくすることができる。この結果、トレンチ溝２１を浅くし、埋込絶縁膜１０を薄くしても、高耐圧を得ることが可能となる。また、部分４ｂの深さ方向中央部に電界強度のピークを位置させることにより、部分４ｂの深さ方向中央部の電界強度を高くしても、トレンチ溝２１の底部及びｎ＋ドレイン層２の近傍の電界強度は低いまま維持することができるため、これらの部分においては、アバランシェ降伏が発生しにくい。この結果、高信頼性と高アバランシェ耐量とを両立させることができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
（第５の実施形態）
図１０は、本発明の第５の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層のシート不純物濃度を深さ方向の位置に対応させて例示する模式的グラフ図である。
なお、図１０において、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図１０に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０５においては、前述の第４の実施形態に係るパワーＭＯＳＦＥＴ１０４と比較して、ｐピラー層４における埋込フィールドプレート電極１１よりも下方の部分４ｂにおけるｐピラー濃度が、埋込フィールドプレート電極１１間の部分４ａにおけるｐピラー濃度よりも低く、且つ、深さ方向で一様になっている。また、ｎピラー層３における埋込フィールドプレート電極１１よりも下方の部分のｎピラー濃度も、埋込フィールドプレート電極１１間の部分のｎピラー濃度よりも低く、且つ一様になっている。従って、ｎピラー層３及びｐピラー層４の不純物濃度は、ドリフト層におけるトレンチ溝２１間の部分では相対的に高く、トレンチ溝２１よりも下方の部分では相対的に低い。そして、埋込フィールドプレート電極１１よりも下方の部分において、ｐピラー濃度ｎピラー濃度とは、相互に等しくなっている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
本実施形態に係るパワーＭＯＳＦＥＴ１０５においては、ソース電極９とドレイン電極１との間に高電圧が印加された場合、ドリフト層の上部、すなわち、埋込フィールドプレート電極１１間の部分においては、ｎピラー層３とｐピラー層４との間のｐｎ接合面だけでなく、埋込絶縁膜１０とｎピラー層３との界面からも空乏層が伸びる。一方、ドリフト層の下部、すなわち、埋込フィールドプレート電極１１よりも下方の部分においては、ｎピラー層３とｐピラー層４との間のｐｎ接合面のみから空乏層が伸びる。これにより、ドリフト層の上部においては、ピラー層の配列ピッチを狭くした場合と同様な効果を得ることができ、不純物濃度を高くしても、高耐圧を保持することができる。これにより、所定の耐圧を保持したまま、オン抵抗を低減することが可能となる。本実施形態における上記以外の作用効果は、前述の第４の実施形態と同様である。
次に、本第５の実施形態の第１の変形例について説明する。
図１１は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層のシート不純物濃度を深さ方向の位置に対応させて例示する模式的グラフ図である。
図１１に示すように、本変形例においては、ｐピラー濃度が、深さ方向全長にわたって連続的且つ単調的に変化しており、下方にいくほど低くなっている。一方、ｎピラー濃度のプロファイルは、前述の第５の実施形態と同様に、上部で高く下部で低い２段の階段状となっており、各段においてそれぞれ深さ方向で一様になっている。
これにより、ドリフト層の下部においても、相対的に上側の部分ではｐピラー濃度がｎピラー濃度よりも高く、相対的に下側の部分ではｎピラー濃度がｐピラー濃度よりも高くなるため、ドリフト層の下部内の深さ方向中央部に電界強度のピークを形成することができ、保持電圧を高めることができる。この結果、ドリフト層全体として高耐圧を得ることができる。本変形例における上記以外の構成及び作用効果は、前述の第５の実施形態と同様である。
次に、本第５の実施形態の第２の変形例について説明する。
図１２は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層のシート不純物濃度を深さ方向の位置に対応させて例示する模式的グラフ図である。
図１２に示すように、本変形例においては、ｐピラー層４の部分４ａと部分４ｂとの境界部分でｐピラー濃度が大きく変化しており、部分４ｂにおけるｐピラー濃度の平均値は部分４ａにおける平均値よりも低く、部分４ｂにおけるｐピラー濃度の傾きは、部分４ａにおける傾きよりも小さくなっている。一方、ｎピラー濃度のプロファイルは、前述の第５の実施形態及びその第１の変形例と同様に、２段の階段状である。本変形例における上記以外の構成は、前述の第５の実施形態と同様である。
第５の実施形態に係るパワーＭＯＳＦＥＴ１０５のように、ドリフト層の上部のみに埋込フィールドプレート電極１１が埋設されている構造では、ドリフト層の下部は上部よりも空乏化しにくい。そこで、本変形例においては、ｐピラー層４の部分４ｂにおけるｐピラー濃度の傾きを、部分４ａにおける傾きよりも小さくすることにより、ドリフト層の下部におけるｐピラー濃度とｎピラー濃度との差を小さくし、空乏化しやすくしている。これにより、ドリフト層の下部における保持電圧をより一層増加させることができる。本変形例における上記以外の作用効果は、前述の第５の実施形態と同様である。
（第６の実施形態）
図１３は、本発明の第６の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
なお、図１３において、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図１３に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０６においては、トレンチ溝２１の底部に埋込ｐ層１２が形成されている。埋込ｐ層１２にはｐ型不純物が注入されており、その濃度はｐピラー層４の不純物濃度よりも高い。また、埋込ｐ層１２は、図示しない部分で、ｐピラー層４に接続されている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
本実施形態においては、埋込ｐ層１２がシールドとして作用し、トレンチ溝２１の底部に印加される電界を確実に低下させることができる。これにより、埋込絶縁膜１０の劣化を予防することができる。また、パワーＭＯＳＦＥＴ１０６がオフ状態となったときには、ドリフト層にも高電圧が印加されるため、埋込ｐ層１２も空乏化する。そして、パワーＭＯＳＦＥＴ１０６がオン状態となったときには、埋込ｐ層１２内にホールが注入され、空乏層が消滅する。すなわち、パワーＭＯＳＦＥＴ１０６のスイッチングに伴って、埋込ｐ層１２に対してホールが充放電される。本実施形態においては、埋込ｐ層１２がｐピラー層４に接続されているため、このホールの充放電を速やかに行うことができる。これにより、パワーＭＯＳＦＥＴ１０６の駆動周波数を高くしても、オン状態になったときに埋込ｐ層１２内に空乏層が残留し、オン抵抗を増加させることを防止できる。本実施形態における上記以外の作用効果は、前述の第４の実施形態と同様である。
なお、埋込ｐ層１２の不純物濃度は、オフ状態のときに完全空乏化するような濃度とすることが望ましい。これにより、埋込ｐ層１２及び埋込絶縁膜１０の双方に電圧が印加されることになり、埋込絶縁膜１０に印加される電圧を低減することができる。この結果、埋込絶縁膜１０の劣化をより効果的に防止することができる。
（第７の実施形態）
図１４は、本発明の第７の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図１４に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０７においては、埋込絶縁膜１０のうち、トレンチ溝２１の底面上に配置された部分が、トレンチ溝２１の側面上に配置された部分よりも厚くなっている。これにより、トレンチ溝２１の底部における電界集中をより効果的に抑制することができる。本実施形態における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。
なお、前述の第６の実施形態及び第７の実施形態において、ｎピラー濃度及びｐピラー濃度のプロファイルを、前述の第５の実施形態（図１０参照）、その第１の変形例（図１１参照）又は第２の変形例（図１２参照）のようにしてもよい。これにより、より一層の低オン抵抗化及び高耐圧化を図ることができる。また、第６の実施形態と第７の実施形態とは組み合わせて実施してもよい。これにより、ドリフト層のシート不純物濃度のプロファイルを最適化することによりトレンチ溝２１の底部の電界を緩和する効果に、トレンチ溝２１の底部に埋込ｐ層１２を形成することにより電界を緩和する効果、及びトレンチ溝２１の底部において埋込絶縁膜１０を厚膜化することにより電界を緩和する効果が重畳され、トレンチ溝２１の底部における大幅な電界の緩和が期待できる。
（第８の実施形態）
図１５は、本発明の第８の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。
なお、図１５において、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図１５に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１０８においては、上方から見て、ｎピラー層３及びｐピラー層４が延びる方向が、トレンチ溝２１、ゲート電極８及び埋込フィールドプレート電極１１が延びる方向に対して直交している。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
本実施形態においては、ｎピラー層３が延びる方向が、トレンチ溝２１が延びる方向に対して直交しているため、プロセスのばらつきなどによりトレンチ溝２１の幅がばらついても、ｎピラー層３の幅がばらつくことがなく、従って、ｎピラー層３の幅のばらつきに起因してシート不純物濃度がばらつくことがなく、シート不純物濃度のばらつきに起因して電界分布が変化することがなく、よって、パワーＭＯＳＦＥＴ１０８の耐圧がばらつくことがない。すなわち、本実施形態によれば、トレンチ溝２１の幅がばらついても、スーパージャンクション構造を構成するｐｎ接合面の面積が変化するだけであり、耐圧は一定である。本実施形態における上記以外の作用効果は、前述の第４の実施形態と同様である。
次に、本第８の実施形態の第１の変形例について説明する。
図１６は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。
前述の第８の実施形態に係るパワーＭＯＳＦＥＴ１０８においては、ｎピラー層３及びｐピラー層４が延びる方向が、トレンチ溝２１、ゲート電極８及び埋込フィールドプレート電極１１が延びる方向に対して直交しているため、埋込フィールドプレート電極１１の配列ピッチと、スーパージャンクション構造の形成ピッチとを、相互に独立して設定することができる。そこで、本変形例においては、図１６に示すように、埋込フィールドプレート電極１１の配列ピッチａを、スーパージャンクション構造の形成ピッチｂよりも小さくしている。すなわち、ａ＜ｂとしている。
スーパージャンクション構造の形成ピッチｂを縮めることは、スーパージャンクション構造を形成するプロセスを複雑にするため、困難である。これに対して、埋込フィールドプレート電極１１の配列ピッチａを縮めることは、エッチングパターンを変更するだけで、容易に実現できる。そして、埋込フィールドプレート電極１１の配列ピッチａを縮めることで、ドリフト層の上部が空乏化し易くなるため、ピラー濃度を高くし、オン抵抗を低減することが可能となる。このため、本変形例においては、ａ＜ｂとすることにより、パワーＭＯＳＦＥＴのオン抵抗を低減することができる。本変形例における上記以外の構成及び作用効果は、前述の第８の実施形態と同様である。
次に、本第８の実施形態の第２の変形例について説明する。
図１７は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。
図１７に示すように、本変形例においては、トレンチ溝２１の底部に埋込ｐ層１２が形成されている。これにより、トレンチ溝２１の底部に形成された埋込絶縁膜１０に加わる電圧を低減することができる。また、本変形例においては、埋込ｐ層１２とｐピラー層４とは直交することで接続されており、スイッチング時のホールの充放電が高速に行われる。なお、埋込ｐ層１２でも電圧が保持できるように、高電圧印加時には埋込ｐ層１２が完全空乏化することが望ましい。本変形例における上記以外の構成及び作用効果は、前述の第８の実施形態と同様である。
（第９の実施形態）
図１８は、本発明の第９の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層の不純物濃度を配列方向の位置に対応させて例示する模式的グラフ図である。
なお、図１８においては、ＭＯＳゲートが形成されたメインセル領域だけでなく、終端領域まで示している。また、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図１８に示すように、本実施形態は、前述の第１の実施形態に加えて、終端領域の構成を工夫した例である。本実施形態に係るパワーＭＯＳＦＥＴ１０９においては、メインセル領域だけでなく終端領域にもｎピラー層３及びｐピラー層４からなるスーパージャンクション構造が形成されているが、埋込フィールドプレート電極１１は、メインセル領域のみに設けられており、終端領域には設けられていない。また、ｎピラー層３及びｐピラー層４の不純物濃度は、メインセル領域では相対的に高く、終端領域では相対的に低くなっている。更に、終端領域においては、半導体基板２０上にフィールド絶縁膜１３が形成されており、フィールド絶縁膜１３上には、メインセル領域側から、ソース電極９と一体的に形成されたフィールドプレート電極１４が乗り上げている。フィールド絶縁膜１３とフィールドプレート電極１４との界面は階段状になっており、メインセル領域から離れるほど高い位置にある。更にまた、半導体基板２０の端面、すなわち、ダイシングラインには、端面全域にわたってフィールドストップ層１５が形成されている。本実施形態における上記以外の構成、すなわち、メインセル領域の構成は、前述の第１の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
パワーＭＯＳＦＥＴにおいては、メインセル領域だけでなく、終端領域にも高電圧が印加される。このため、終端領域においても高電圧を保持するために、終端領域にも空乏層を伸ばす必要がある。そこで、本実施形態においては、終端領域まで空乏層を伸ばすために、以下の対策を施している。
メインセル領域においては、埋込フィールドプレート電極１１を形成することで、空乏層を伸ばして、高電圧を保持している。これに対して、終端領域においては、埋込フィールドプレート電極１１を設けると、必然的に埋込絶縁膜１０を設けることになるが、これにより、電子及びホールの動きが埋込絶縁膜１０によって阻まれてしまい、空乏層が伸びにくくなる。そこで、本実施形態においては、終端領域にはトレンチ溝２１を形成せず、埋込絶縁膜１０及び埋込フィールドプレート電極１１を設けていない。
そして、このように、終端領域には埋込フィールドプレート電極１１を設けないことにより、終端領域では、メインセル領域と比べると空乏層が伸びにくくなっている。そこで、本実施形態においては、終端領域におけるｎピラー層及びｐピラー層の不純物濃度を、メインセル領域よりも低くすることにより、空乏層を伸びやすくして、高耐圧を保持している。
また、終端領域における半導体基板２０上にフィールド絶縁膜１３を設け、このフィールド絶縁膜１３上にフィールドプレート電極１４を設けることにより、終端領域に速やかに空乏層が伸びるようにしている。一方、フィールドストップ層１５を形成することにより、空乏層がダイシングラインに到達することを防止している。これらの構成により、空乏層を、ダイシングラインに接触させることなく、終端領域内に確実に伸ばし、終端領域における耐圧を確保している。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
なお、本実施形態においては、半導体基板２０上に、フィールドストップ層１５に接続されたフィールドストップ電極（図示せず）を設けてもよい。また、本実施形態においては、フィールドプレート電極１４がソース電極９に接続されている例を示したが、フィールドプレート電極１４はゲート電極８に接続されていても実施可能である。
次に、本第９の実施形態の変形例について説明する。
図１９は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図１９に示すように、本変形例においては、終端領域にフィールドプレート電極１４（図１８参照）を設ける替わりに、リサーフ層１６を形成している。リサーフ層１６は、例えばｐ型の不純物が注入された領域であり、半導体基板２０の上面に形成され、ｐベース層５に接触している。このようなリサーフ構造によっても、終端領域の耐圧を確保することができる。本変形例における上記以外の構成及び作用効果は、前述の第９の実施形態と同様である。
（第１０の実施形態）
図２０は、本発明の第１０の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
なお、図２０においては、ＭＯＳゲートが形成されたメインセル領域だけでなく、終端領域まで示している。また、図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図２０に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１１０においては、終端領域にはスーパージャンクション構造は形成されておらず、替わりに、ｎ−層１７が形成されている。ｎ−層１７の不純物濃度は、例えば、ｎピラー層３の不純物濃度の（１／１０）以下である。また、ドリフト層における最も外側に位置するｐピラー層４、すなわち、ｎ−層１７に接するｐピラー層４のシート不純物濃度は、他のｐピラー層４のシート不純物濃度の半分である。更に、終端領域において、半導体基板２０の上面には、１本又は複数本のガードリング層１８が形成されており、半導体基板２０上には、フィールド絶縁膜１３が設けられている。更にまた、半導体基板２０の端面、すなわち、ダイシングラインには、端面全域にわたってフィールドストップ層１５が形成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
パワーＭＯＳＦＥＴ１１０においては、ドリフト層がメインセル領域のみに形成されており、ドリフト層における最も外側のｐピラー層４のシート不純物濃度が、他のｐピラー層４の半分となっており、終端領域に、ドリフト層よりも不純物濃度が低いｎ−層１７が形成されている。このため、埋込フィールドプレート電極１１側から伸びた空乏層は、終端領域まで到達しやすく、終端領域の耐圧が高い。
また、終端領域における半導体基板２０の上面にガードリング層１８を形成することにより、終端領域に速やかに空乏層を伸ばすことができる。一方、フィールドストップ層１５を形成することにより、空乏層がダイシングラインに到達することを防止している。これらの構成により、空乏層を、ダイシングラインに接触させることなく、終端領域内に確実に伸ばし、終端領域における耐圧を確保している。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
次に、本第１０の実施形態の第１の変形例について説明する。
図２１は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図２１に示すように、本変形例においては、最も外側に位置する埋込フィールドプレート電極１１と同じ位置に、ドリフト層の外縁が位置している。すなわち、ｎピラー層３とｎ−層１７との境界部分に最も外側のトレンチ溝２１が形成されており、このトレンチ溝２１内に埋込フィールドプレート電極１１が設けられている。これにより、最も外側の埋込フィールドプレート電極１１からｎ−層１７に向かって、空乏層が伸びる。本実施形態における上記以外の構成及び作用効果は、前述の第１０の実施形態と同様である。
次に、本第１０の実施形態の第２の変形例について説明する。
図２２は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図２２に示すように、本変形例は、第１０の実施形態にフィールドプレート構造を組み合わせた例である。本実施形態における上記以外の構成及び作用効果は、前述の第１０の実施形態と同様である。
次に、本第１０の実施形態の第３の変形例について説明する。
図２３は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
図２３に示すように、本変形例は、第１０の実施形態にフィールドプレート構造及びガードリング構造を組み合わせた例である。本実施形態における上記以外の構成及び作用効果は、前述の第１０の実施形態と同様である。
次に、本第１０の実施形態の第４の変形例について説明する。
図２４は、本変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層の不純物濃度を配列方向の位置に対応させて例示する模式的グラフ図である。
図２４に示すように、本変形例においては、第１０の実施形態の構成に加えて、通常のドリフト層とｎ−層１７との間に、ピラー層の不純物濃度が低いドリフト層が形成されている。この不純物濃度が低いドリフト層においても、ｎピラー層３とｐピラー層４とが交互に配列されてスーパージャンクション構造が形成されているが、トレンチ溝２１は形成されておらず、従って、埋込フィールドプレート電極１１も形成されていない。本変形例によれば、不純物濃度が低いドリフト層を形成することにより、埋込フィールドプレート電極１１とスーパージャンクション構造の平面パターンを独立に設計することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１０の実施形態と同様である。
（第１１の実施形態）
図２５は、本発明の第１１の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
なお、図２５においては、図２０と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図２５に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１１１においては、前述の第１０の実施形態の第３の変形例と比較して、スーパージャンクション構造をなすドリフト層とｎ＋ドレイン層２との間に、ｎ−層１９が形成されている点が異なっている。ｎ−層１９におけるｎ型不純物濃度は、ｎピラー層３におけるｎ型不純物濃度よりも低い。
本実施形態においては、ドリフト層とｎ＋ドレイン層２との間にｎ−層１９が挿入されているため、ドリフト層によって保持される電圧に、ｎ−層１９によって保持される電圧が加わり、より高耐圧な素子を容易に実現することができる。また、ｎ−層１９の不純物濃度をｎピラー層３の不純物濃度よりも低くすることにより、耐圧をより向上させることができる。本実施形態における上記以外の構成及び作用効果は、前述の第１０の実施形態と同様である。
以上、本発明を第１乃至第１１の実施形態及びそれらの変形例により説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。例えば、上述の各実施形態及びその変形例においては、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
また、第１乃至第５の実施形態のうちのいくつかの例では、ｐピラー層４のシート不純物濃度を連続的に変化させたプロファイルを示したが、シート不純物濃度が階段状に変化していても、同等な効果を得ることができる。
更に、ＭＯＳゲート部及びスーパージャンクション構造の平面パターンはストライプ状に限らず、格子状又は千鳥状に形成してもよい。更にまた、埋込絶縁膜１０及びゲート絶縁膜７の絶縁膜種も限定されず、シリコン酸化膜だけでなく、例えば、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜との複合膜などであってもよい。更にまた、ｐピラー層４は、ｎ＋ドレイン層２に接していてもよい。
更にまた、上述の各実施形態及びその変形例においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えば、シリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）などの化合物半導体、又はダイアモンドなどのワイドバンドギャップ半導体を用いることもできる。
更にまた、上述の各実施形態及びその変形例においては、電力用半導体素子がパワーＭＯＳＦＥＴである例を説明したが、本発明はこれに限定されず、スーパージャンクション構造を有する素子であれば、ＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor：静電誘導トランジスタ）、又はＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの素子でも適用可能である。
本発明の第１の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。 第１の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。 第１の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１の実施形態の第３の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１の実施形態の第４の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。 第２の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。 本発明の第４の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図並びにピラー層のシート不純物濃度及び電界の強さを深さ方向の位置に対応させて例示する模式的グラフ図である。 本発明の第５の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層のシート不純物濃度を深さ方向の位置に対応させて例示する模式的グラフ図である。 第５の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層のシート不純物濃度を深さ方向の位置に対応させて例示する模式的グラフ図である。 第５の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層のシート不純物濃度を深さ方向の位置に対応させて例示する模式的グラフ図である。 本発明の第６の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第７の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第８の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。 第８の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。 第８の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。 本発明の第９の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層の不純物濃度を配列方向の位置に対応させて例示する模式的グラフ図である。 第９の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 本発明の第１０の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１０の実施形態の第１の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１０の実施形態の第２の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１０の実施形態の第３の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。 第１０の実施形態の第４の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図及びピラー層の不純物濃度を配列方向の位置に対応させて例示する模式的グラフ図である。 本発明の第１１の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図である。
符号の説明
１ ドレイン電極（第１の主電極）、２ ｎ＋ドレイン層（第１半導体層）、３ ｎピラー層（第２半導体層）、４ ｐピラー層（第３半導体層）、４ａ、４ｂ 部分、５ ｐベース層（第４半導体層）、６ ｎソース層（第５半導体層）、７ ゲート絶縁膜、８ ゲート電極（制御電極）、９ ソース電極（第２の主電極）、１０ 埋込絶縁膜、１１ 埋込フィールドプレート電極、１２ 埋込ｐ層、１３ フィールド絶縁膜、１４フィールドプレート電極、１５ フィールドストップ層、１６ リサーフ層、１７ ｎ−層、１８ ガードリング層、１９ ｎ−層、２０ 半導体基板、２１、２２ トレンチ溝、１０１〜１１１ パワーＭＯＳＦＥＴ

Claims (5)

  1. 半導体基板と、
    前記半導体基板の上面に形成された複数のトレンチ溝と、
    前記トレンチ溝の内面上に形成された埋込絶縁膜と、
    前記トレンチ溝内に埋め込まれた埋込フィールドプレート電極と、
    ゲート絶縁膜と、
    前記ゲート絶縁膜により前記半導体基板から絶縁された制御電極と、
    前記半導体基板の下面側に設けられた第１の主電極と、
    前記半導体基板の上面側に設けられた第２の主電極と、
    を備え、
    前記半導体基板は、
    下面が前記第１の主電極に接続された第１導電型の第１半導体層と、
    前記第１半導体層上に形成され、前記半導体基板の上面に平行な方向に沿って交互に配列された第１導電型の第２半導体層及び第２導電型の第３半導体層と、
    前記第２半導体層及び前記第３半導体層の上方に形成され、前記第２の主電極に接続された第２導電型の第４半導体層と、
    前記第４半導体層の上面に選択的に形成され、前記第２の主電極に接続された第１導電型の第５半導体層と、
    を有し、
    前記埋込絶縁膜は前記ゲート絶縁膜よりも厚く、
    前記第２半導体層及び前記第３半導体層のうち少なくとも一方のシート不純物濃度が前記半導体基板の深さ方向において変化している部分を持ち、前記シート不純物濃度が変化している部分中の上側部分では、前記第３半導体層のシート不純物濃度は前記第２半導体層のシート不純物濃度よりも高く、前記部分中の下側部分では、前記第３半導体層のシート不純物濃度は前記第２半導体層のシート不純物濃度よりも低いことを特徴とする電力用半導体素子。
  2. 前記埋込フィールドプレート電極は、前記制御電極に接続されていることを特徴とする請求項１記載の電力用半導体素子。
  3. 前記埋込フィールドプレート電極と前記制御電極とは一体的に形成されていることを特徴とする請求項２記載の電力用半導体素子。
  4. 前記トレンチ溝は、前記第３半導体層よりも浅いことを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体素子。
  5. 前記第２半導体層及び前記第３半導体層の不純物濃度は、前記トレンチ溝間の領域で相対的に高く、前記トレンチ溝よりも下方の領域で相対的に低いことを特徴とする請求項４記載の電力用半導体素子。
JP2006308406A 2006-11-14 2006-11-14 電力用半導体素子 Pending JP2008124346A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006308406A JP2008124346A (ja) 2006-11-14 2006-11-14 電力用半導体素子
US11/939,050 US7642597B2 (en) 2006-11-14 2007-11-13 Power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006308406A JP2008124346A (ja) 2006-11-14 2006-11-14 電力用半導体素子

Publications (1)

Publication Number Publication Date
JP2008124346A true JP2008124346A (ja) 2008-05-29

Family

ID=39496958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006308406A Pending JP2008124346A (ja) 2006-11-14 2006-11-14 電力用半導体素子

Country Status (2)

Country Link
US (1) US7642597B2 (ja)
JP (1) JP2008124346A (ja)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010098123A (ja) * 2008-10-16 2010-04-30 Toshiba Corp 半導体装置
JP2010192691A (ja) * 2009-02-18 2010-09-02 Rohm Co Ltd 半導体装置
JP2011108701A (ja) * 2009-11-13 2011-06-02 Renesas Electronics Corp 半導体装置の製造方法
JP2011124576A (ja) * 2009-12-09 2011-06-23 Infineon Technologies Austria Ag オン抵抗値が改善された半導体デバイス
JP2012204529A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置及びその製造方法
WO2012165329A1 (ja) * 2011-05-27 2012-12-06 新電元工業株式会社 トレンチゲートパワー半導体装置及びその製造方法
US8350325B2 (en) 2010-05-12 2013-01-08 Renesas Electronics Corporation Power semiconductor device
JP2013065749A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置
JP2013153053A (ja) * 2012-01-25 2013-08-08 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8598657B2 (en) 2010-03-31 2013-12-03 Renesas Electronics Corporation Semiconductor device
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2014056930A (ja) * 2012-09-12 2014-03-27 Toshiba Corp 電力用半導体素子
JP2015133380A (ja) * 2014-01-10 2015-07-23 株式会社東芝 半導体装置
JPWO2013161116A1 (ja) * 2012-04-26 2015-12-21 三菱電機株式会社 半導体装置及びその製造方法
JP2016092338A (ja) * 2014-11-10 2016-05-23 ローム株式会社 トレンチゲート構造を備えた半導体装置およびその製造方法
US9536943B2 (en) 2012-10-24 2017-01-03 Renesas Electronics Corporation Vertical power MOSFET
JP2017084998A (ja) * 2015-10-29 2017-05-18 富士電機株式会社 スーパージャンクション型ｍｏｓｆｅｔデバイスおよび半導体チップ
KR20180023844A (ko) * 2016-08-25 2018-03-07 인피니언 테크놀로지스 오스트리아 아게 초접합 구조를 포함하는 반도체 장치
US9954055B2 (en) 2016-03-08 2018-04-24 Kabushiki Kaisha Toshiba Vertical power MOSFET device
JP2018110164A (ja) * 2016-12-28 2018-07-12 富士電機株式会社 半導体装置
US10439054B2 (en) 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
US11355602B2 (en) 2020-02-18 2022-06-07 Kabushiki Kaisha Toshiba Semiconductor device having multiple conductive parts

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910983B2 (en) * 2008-09-30 2011-03-22 Infineon Technologies Austria Ag MOS transistor having an increased gate-drain capacitance
US8044459B2 (en) * 2008-11-10 2011-10-25 Infineon Technologies Austria Ag Semiconductor device with trench field plate including first and second semiconductor materials
CN102177587B (zh) * 2008-12-10 2013-08-14 丰田自动车株式会社 半导体装置
US20100264486A1 (en) * 2009-04-20 2010-10-21 Texas Instruments Incorporated Field plate trench mosfet transistor with graded dielectric liner thickness
JP2011018764A (ja) * 2009-07-08 2011-01-27 Toshiba Corp 半導体装置
JP6009731B2 (ja) * 2010-10-21 2016-10-19 富士電機株式会社 半導体装置
JP2012204590A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
CN102760763A (zh) * 2011-04-25 2012-10-31 朱江 一种沟槽超结mos结构半导体装置及其制备方法
JP5812029B2 (ja) 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN104254920B (zh) * 2012-07-19 2017-03-08 富士电机株式会社 半导体装置及半导体装置的制造方法
CN104241341A (zh) * 2012-07-27 2014-12-24 俞国庆 一种高频低功耗的功率mos场效应管器件
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
US9799762B2 (en) 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9306058B2 (en) * 2013-10-02 2016-04-05 Infineon Technologies Ag Integrated circuit and method of manufacturing an integrated circuit
US9287404B2 (en) 2013-10-02 2016-03-15 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device with lateral FET cells and field plates
US9401399B2 (en) 2013-10-15 2016-07-26 Infineon Technologies Ag Semiconductor device
JP2016163019A (ja) 2015-03-05 2016-09-05 株式会社東芝 半導体装置
JP2016171279A (ja) * 2015-03-16 2016-09-23 株式会社東芝 半導体装置
US10217738B2 (en) * 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
CN106571394B (zh) * 2016-11-01 2018-05-11 杭州士兰微电子股份有限公司 功率器件及其制造方法
US10068965B1 (en) * 2017-06-26 2018-09-04 University Of Electronic Science And Technology Of China Lateral high-voltage device
US10361276B1 (en) * 2018-03-17 2019-07-23 Littelfuse, Inc. Embedded field plate field effect transistor
KR102306123B1 (ko) 2020-03-19 2021-09-28 파워마스터반도체 주식회사 반도체 장치
DE102020215331A1 (de) 2020-12-04 2022-06-09 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikaler Leistungstransistor
JP7506628B2 (ja) * 2021-03-24 2024-06-26 株式会社東芝 半導体装置
TWI802305B (zh) 2022-03-03 2023-05-11 力晶積成電子製造股份有限公司 半導體結構以及埋入式場板結構的製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
JP4924781B2 (ja) 1999-10-13 2012-04-25 株式会社豊田中央研究所 縦型半導体装置
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP3966151B2 (ja) * 2002-10-10 2007-08-29 富士電機デバイステクノロジー株式会社 半導体素子
JP2006186145A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 半導体装置及びその製造方法
JP4744958B2 (ja) * 2005-07-13 2011-08-10 株式会社東芝 半導体素子及びその製造方法

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010098123A (ja) * 2008-10-16 2010-04-30 Toshiba Corp 半導体装置
JP2010192691A (ja) * 2009-02-18 2010-09-02 Rohm Co Ltd 半導体装置
JP2011108701A (ja) * 2009-11-13 2011-06-02 Renesas Electronics Corp 半導体装置の製造方法
JP2011124576A (ja) * 2009-12-09 2011-06-23 Infineon Technologies Austria Ag オン抵抗値が改善された半導体デバイス
US8741736B2 (en) 2009-12-09 2014-06-03 Infineon Technologies Austria Ag Semiconductor device with improved on-resistance
US8598657B2 (en) 2010-03-31 2013-12-03 Renesas Electronics Corporation Semiconductor device
US8350325B2 (en) 2010-05-12 2013-01-08 Renesas Electronics Corporation Power semiconductor device
US8558309B2 (en) 2010-05-12 2013-10-15 Renesas Electronics Corporation Power semiconductor device
US9786736B2 (en) 2010-05-12 2017-10-10 Renesas Electronics Corporation Power semiconductor device
US8981469B2 (en) 2010-05-12 2015-03-17 Renesas Electronics Corporation Power semiconductor device
JP2012204529A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置及びその製造方法
JPWO2012165329A1 (ja) * 2011-05-27 2015-02-23 新電元工業株式会社 トレンチゲートパワー半導体装置及びその製造方法
WO2012165329A1 (ja) * 2011-05-27 2012-12-06 新電元工業株式会社 トレンチゲートパワー半導体装置及びその製造方法
JP5554417B2 (ja) * 2011-05-27 2014-07-23 新電元工業株式会社 トレンチゲートパワー半導体装置及びその製造方法
JP2013065749A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置
JP2013153053A (ja) * 2012-01-25 2013-08-08 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JPWO2013161116A1 (ja) * 2012-04-26 2015-12-21 三菱電機株式会社 半導体装置及びその製造方法
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2014056930A (ja) * 2012-09-12 2014-03-27 Toshiba Corp 電力用半導体素子
US9536943B2 (en) 2012-10-24 2017-01-03 Renesas Electronics Corporation Vertical power MOSFET
JP2015133380A (ja) * 2014-01-10 2015-07-23 株式会社東芝 半導体装置
US9142627B2 (en) 2014-01-10 2015-09-22 Kabushiki Kaisha Toshiba Semiconductor device
JP2016092338A (ja) * 2014-11-10 2016-05-23 ローム株式会社 トレンチゲート構造を備えた半導体装置およびその製造方法
JP2017084998A (ja) * 2015-10-29 2017-05-18 富士電機株式会社 スーパージャンクション型ｍｏｓｆｅｔデバイスおよび半導体チップ
US9954055B2 (en) 2016-03-08 2018-04-24 Kabushiki Kaisha Toshiba Vertical power MOSFET device
KR20180023844A (ko) * 2016-08-25 2018-03-07 인피니언 테크놀로지스 오스트리아 아게 초접합 구조를 포함하는 반도체 장치
KR20190047680A (ko) * 2016-08-25 2019-05-08 인피니언 테크놀로지스 오스트리아 아게 초접합 구조를 포함하는 반도체 장치
US10319810B2 (en) 2016-08-25 2019-06-11 Infineon Technologies Austria Ag Semiconductor device including super junction structure
KR101976269B1 (ko) 2016-08-25 2019-08-28 인피니언 테크놀로지스 오스트리아 아게 초접합 구조를 포함하는 반도체 장치
US10770541B2 (en) 2016-08-25 2020-09-08 Infineon Technologies Austria Ag Semiconductor device including super junction structure
KR102208949B1 (ko) 2016-08-25 2021-01-29 인피니언 테크놀로지스 오스트리아 아게 초접합 구조를 포함하는 반도체 장치
JP2018110164A (ja) * 2016-12-28 2018-07-12 富士電機株式会社 半導体装置
US10439054B2 (en) 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
US11355602B2 (en) 2020-02-18 2022-06-07 Kabushiki Kaisha Toshiba Semiconductor device having multiple conductive parts

Also Published As

Publication number Publication date
US20080135930A1 (en) 2008-06-12
US7642597B2 (en) 2010-01-05

Similar Documents

Publication Publication Date Title
JP2008124346A (ja) 電力用半導体素子
JP5002148B2 (ja) 半導体装置
JP5462020B2 (ja) 電力用半導体素子
JP5188037B2 (ja) 半導体装置
JP5132123B2 (ja) 電力用半導体素子
JP5449094B2 (ja) 半導体装置
JP4825424B2 (ja) 電力用半導体装置
US7479678B2 (en) Semiconductor element and method of manufacturing the same
JP4564509B2 (ja) 電力用半導体素子
JP4564510B2 (ja) 電力用半導体素子
JP5198030B2 (ja) 半導体素子
JP2006269720A (ja) 半導体素子及びその製造方法
US20060220156A1 (en) Semiconductor device and method for manufacturing same
JP2008182054A (ja) 半導体装置
JP2009004547A (ja) 半導体装置
JP4500530B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2009272397A (ja) 半導体装置
JP2007300034A (ja) 半導体装置及び半導体装置の製造方法
JP2010056510A (ja) 半導体装置
JP2007335844A (ja) 半導体装置
JP2010153622A (ja) 半導体素子
JP2008306022A (ja) 半導体装置
JP2009105219A (ja) 半導体装置
JP2007019146A (ja) 半導体素子
JP4997715B2 (ja) 半導体装置およびその製造方法