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JP2017084998A - スーパージャンクション型ｍｏｓｆｅｔデバイスおよび半導体チップ - Google Patents

スーパージャンクション型ｍｏｓｆｅｔデバイスおよび半導体チップ Download PDF

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Abstract

【課題】電子線を照射により欠陥を導入することなく、ＳＪ型ＭＯＳＦＥＴデバイスのボディーダイオードのＶｆを並列接続されたＦＷＤのＶｆよりも増加させる。
【解決手段】半導体基板と、半導体基板の主面側に設けられ、第１導電型の不純物を有するベース領域と、ベース領域の最表面の一部を含む第１領域に設けられ、第２導電型の不純物を有するソース領域と、ベース領域の第１領域とは異なる第２領域に少なくとも設けられた、または、第２領域上に設けられたゲート電極と、ソース領域に電気的に接続し、ベース領域上に設けられたソース電極と、ベース領域における第１領域および第２領域とは異なる領域において、ベース領域の最表面の全面に設けられ、ベース領域上に設けられたソース電極と電気的に接続しており、ソース領域よりも低い第２導電型の不純物濃度を有する表面領域とを備える、スーパージャンクション型ＭＯＳＦＥＴデバイスを提供する。
【選択図】図２

Description

本発明は、スーパージャンクション型ＭＯＳＦＥＴデバイスおよび半導体チップに関する。
従来、スーパージャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：ＳＪと略記する。）型ＭＯＳＦＥＴにおいて、ゲート電極の近傍にソース領域としてのｎ＋型不純物領域を設けていた（例えば、特許文献１参照）。また従来、ＳＪ型ＭＯＳＦＥＴにおいて、ｐ型チャネル領域の上部全体にｎ型ソース領域を設けていた（例えば、特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１３−０８４９０５号公報
［特許文献２］ 特開２０１０−１０９０３３号公報
逆回復動作時にＳＪ型ＭＯＳＦＥＴデバイスが破壊されることを防ぐべく、ＳＪ型ＭＯＳＦＥＴデバイスと並列に還流ダイオード（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：ＦＷＤと略記する。）を接続する場合がある。この場合、オフ時のサージ電流をＦＷＤに流すべく、ＳＪ型ＭＯＳＦＥＴデバイスのボディーダイオードの順方向電圧（Ｖｆと略記する。）をＦＷＤのＶｆよりも上げる必要がある。例えば、ＳＪ型ＭＯＳＦＥＴデバイスのｐ型カラムに電子線を照射することにより欠陥を導入して、ボディーダイオードのＶｆを上昇させることができる。しかしながら、この場合、欠陥導入に起因して、ＳＪ型ＭＯＳＦＥＴデバイスからのリーク電流が、電子線を照射しない場合と比較して２０倍から４０倍増加するという課題がある。
本発明の第１の態様におけるスーパージャンクション型ＭＯＳＦＥＴデバイスは、半導体基板と、ベース領域と、ソース領域と、ソース電極と、ゲート電極と、表面領域とを備える。ベース領域は、半導体基板の主面側に設けられてよい。ベース領域は、第１導電型の不純物を有してよい。ソース領域は、ベース領域の最表面の一部を含んでよい。ソース領域は、第２導電型の不純物を有してよい。ゲート電極は、ベース領域のソース領域とは異なる領域に少なくとも設けられてよい。ソース電極は、ソース領域に電気的に接続してよい。ソース電極は、ベース領域上に設けられてよい。表面領域は、ベース領域におけるソース領域およびゲート電極が設けられた領域とは異なる領域において、ベース領域の最表面の全面に設けられてよい。表面領域は、ベース領域上に設けられたソース電極と電気的に接続してよい。表面領域は、ソース領域よりも低い第２導電型の不純物濃度を有してよい。
表面領域は、ソース領域の厚みより小さい厚みを有してよい。
表面領域の第２導電型の不純物濃度とベース領域の第１導電型の不純物濃度との比が、１以上１０００以下であってよい。
半導体基板は、ベース領域の下に設けられ、交互に周期的に設けられた第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとを有してよい。ゲート電極は、ベース領域の最表面の一部から第２カラムに達して設けられてよい。スーパージャンクション型ＭＯＳＦＥＴデバイスは、分離トレンチをさらに備えてよい。分離トレンチは、表面領域の一部から下方に向かって、第２カラムと第２カラムに隣接する第１カラムとの境界まで伸びてよい。分離トレンチは、ゲート電極近傍におけるベース領域と第１カラムとを空間的に分離してよい。
第２カラムの上部は、第１カラムと第２カラムとの境界において第１カラムの側へ突出する突出部を有してよい。分離トレンチの一部は、突出部に位置してよい。
ゲート電極は、ベース領域の最表面から第２カラムに達して設けられたトレンチゲート電極であってよい。分離トレンチの深さは、トレンチゲート電極の深さよりも深くてよい。
分離トレンチは、絶縁膜と、トレンチ電極とを有してよい。トレンチ電極は、絶縁膜に接して設けられてよい。トレンチ電極は、ゲート電極に電気的に接続されてよい。
分離トレンチは、絶縁膜と、トレンチ電極とを有してよい。トレンチ電極は、絶縁膜に接して設けられてよい。トレンチ電極は、ソース電極に電気的に接続されてよい。
半導体基板の主面に直交する平面で切断した断面において、ゲート電極の中央からソース領域の第１方向の端部までの距離をＷｎｓ２とし、ゲート電極の中央から分離トレンチの第１方向とは反対方向の端部までの距離をＷｄｔとし、ゲート電極の中央から第１カラムと第２カラムと境界までの距離をＷｐｋとした場合に、Ｗｎｓ２＜Ｗｄｔ≦Ｗｐｋを満たしてよい。
本発明の第２の態様におけるスーパージャンクション型ＭＯＳＦＥＴデバイスは、半導体基板と、ベース領域と、ソース領域と、ゲート電極と、ソース電極と、表面領域とを備える。ベース領域は、半導体基板の主面側に設けられてよい。ベース領域は、第１導電型の不純物を有してよい。ソース領域は、ベース領域の最表面の一部を含んでよい。ソース領域は、第２導電型の不純物を有してよい。ゲート電極は、ベース領域上に設けられてよい。ゲート電極は、ベース領域においてソース領域と隣接する一部の領域を覆ってよい。ソース電極は、ソース領域に電気的に接続してよい。ソース電極は、ベース領域上に設けられてよい。表面領域は、ベース領域におけるソース領域と、ゲート電極に覆われる一部の領域とは異なる領域とにおいて、ベース領域の最表面の全面に設けられてよい。表面領域は、ベース領域上に設けられたソース電極と電気的に接続してよい。表面領域は、ソース領域よりも低い第２導電型の不純物濃度を有してよい。
本発明の第３の態様における半導体チップは、上記に記載のスーパージャンクション型ＭＯＳＦＥＴデバイスと、スーパージャンクション型ＭＯＳＦＥＴデバイスに並列に接続された還流ダイオードとを備える。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
インバータ装置３００の例を示す図である。 第１実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面の一部を示す図である。 ＳＪ型ＭＯＳＦＥＴデバイス１００の製造方法を説明する図である。 境界３５の主面２０近傍を拡大した図である。 表面領域１８の有無に応じた電流［Ａ］‐電圧［Ｖ］特性を示す図である。 表面領域１８が有る場合の不純物濃度比に対する耐圧（ＢＶ）を示す図である。 表面領域１８が有る場合の不純物濃度比に対する順方向電圧（Ｖｆ）を示す図である。 （ａ）は、表面領域１８が無い場合の空乏層３９を示す図である。（ｂ）は、表面領域１８が有る場合の空乏層３９を示す図である。 ソース‐ドレイン間電圧（ＶＤＳ）のスイッチング特性を示す図である。 ソース‐ドレイン間電流（ＩＤＳ）のスイッチング特性を示す図である。 第２実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面の一部を示す図である。 第３実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面の一部を示す図である。 分離トレンチ４４が有る場合の空乏層３９を示す図である。 ソース‐ドレイン間電圧（ＶＤＳ）のスイッチング特性を示す図である。 ソース‐ドレイン間電流（ＩＤＳ）のスイッチング特性を示す図である。 第３実施形態の変形例を示すである。 （ａ）は、トレンチ電極４６がゲート電極１６またはソース電極２４に電気的に接続する場合における、ソース‐ゲート間電圧（ＶＧＳ）のスイッチング特性を示す図である。（ｂ）は、トレンチ電極４６がゲート電極１６またはソース電極２４に電気的に接続する場合における、ソース‐ドレイン間電圧（ＶＤＳ）のスイッチング特性を示す図である。 第４実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面の一部を示す図である。 表面領域１８および分離トレンチ４４の深さ位置、ならびに、分離トレンチ４４のＹ方向の位置を説明する図である。 第１および第２実施形態におけるＳＪ型ＭＯＳＦＥＴデバイス１００の上面を示す図である。 第３および第４実施形態ならびに第３実施形態の変形例におけるＳＪ型ＭＯＳＦＥＴデバイス１００の上面を示す図である。 図１７Ａの第１変形例を示す図である。 図１７Ｂの第１変形例を示す図である。 図１７Ａの第２変形例を示す図である。 図１７Ｂの第２変形例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、インバータ装置３００の例を示す図である。本例のインバータ装置３００は、直流電源Ｖｃｃと、６つの回路ブロックＣｘｙ（ｘおよびｙは、それぞれ１から３の自然数）と、負荷ａ〜ｃとを有する。回路ブロックＣ１１およびＣ２１は直列に接続されて第１アームを構成する。同様に、回路ブロックＣ１２およびＣ２２は直列に接続されて第２アームを構成し、回路ブロックＣ１３およびＣ２３は直列に接続されて第３アームを構成する。第１アーム、第２アームおよび第３アームは互いに並列に接続する。これに対して、回路ブロックＣ１１、Ｃ１２およびＣ１３のドレイン端子（Ｄ）およびコレクタ端子（Ｃ）は、Ｖｃｃの正電位に接続する。回路ブロックＣ２１、Ｃ２２およびＣ２３のソース端子（Ｓ）およびエミッタ端子（Ｅ）は、Ｖｃｃの負電位に接続する。
各々の回路ブロックＣｘｙは、それぞれ並列に接続されたＩＧＢＴデバイス１２０と、ＳＪ型ＭＯＳＦＥＴデバイス１００と、ＦＷＤ１３０とを備える。ＳＪ型ＭＯＳＦＥＴデバイス１００とＩＧＢＴデバイス１２０とのゲート（Ｇ）は、互いに電気的に接続する。１つの回路ブロックＣｘｙのゲート（Ｇ）には、外部からゲート信号Ｓｇｘｙが入力される。これにより、ゲート（Ｇ）はオンまたはオフされる。つまり、各々の回路ブロックＣｘｙはオンまたはオフされる。
説明のために、一のアームにおいてＶｃｃの正電位側のＣｘｙがオンし、かつ、Ｖｃｃの負電位側のＣｘｙがオフする場合、当該一のアームがＨ（Ｈｉｇｈの省略）であると記載する。これに対して、一のアームにおいてＶｃｃの正電位側のＣｘｙがオフし、かつ、Ｖｃｃの負電位側のＣｘｙがオンする場合、当該一のアームがＬ（Ｌｏｗの省略）であると記載する。本例では、（第１アーム，第２アーム，第３アーム）は、（Ｈ，Ｌ，Ｌ）、（Ｈ，Ｈ，Ｌ）、（Ｌ，Ｈ，Ｌ）、（Ｌ，Ｈ，Ｈ）、（Ｌ，Ｌ，Ｈ）および（Ｈ，Ｌ，Ｈ）の順に変化し、さらに次いで（Ｈ，Ｌ，Ｌ）に戻る。このように、各回路ブロックＣｘｙを適切にオンまたはオフすることにより、直流電源Ｖｃｃを用いて三相交流の電流を負荷ａ〜ｃに流すことができる。
例えば、あるタイミングにおいて、Ｓｇ１１により回路ブロックＣ１１をオンし、Ｓｇ２２により回路ブロックＣ２２をオンし、かつ、Ｓｇ２３により回路ブロックＣ２３をオンする。このとき、回路ブロックＣ２１、Ｃ１２およびＣ１３はオフにする。これにより、（第１アーム，第２アーム，第３アーム）は、（Ｈ，Ｌ，Ｌ）を実現する。
また例えば、他のタイミングにおいて、Ｓｇ１１により回路ブロックＣ１１をオンし、Ｓｇ１２により回路ブロックＣ１２をオンし、かつ、Ｓｇ２３により回路ブロックＣ２３をオンする。このとき、回路ブロックＣ２１、Ｃ２２およびＣ１３はオフにする。これにより、（第１アーム，第２アーム，第３アーム）は、（Ｈ，Ｈ，Ｌ）を実現する。
回路ブロックＣｘｙがオンからオフに変化したとき、回路ブロックＣｘｙのＳＪ型ＭＯＳＦＥＴデバイス１００には逆バイアスが印加される。本例のＳＪ型ＭＯＳＦＥＴデバイス１００は後述の表面領域を有するので、電子線を照射することなくボディーダイオードのＶｆを上昇させることができる。例えば、ＳＪ型ＭＯＳＦＥＴデバイス１００を４［Ｖ］以上にすることができる。それゆえ、ＦＷＤ１３０のＶｆを２［Ｖ］以上３［Ｖ］以下程度にしても、オフ時のサージ電流はＳＪ型ＭＯＳＦＥＴデバイス１００ではなくＦＷＤ１３０に流れる。ＦＷＤ１３０のＶｆはＳＪ型ＭＯＳＦＥＴデバイス１００のＶｆの値以下、例えば４［Ｖ］以下程度でよいので、ＳＪ型ＭＯＳＦＥＴデバイス１００が表面領域を有さない場合と比較して、Ｖｆの値に応じてＦＷＤ１３０の面積を縮小することもできる。
つまり、本例ではＦＷＤ１３０の電流密度を向上させることができる。それゆえ、ＳＪ型ＭＯＳＦＥＴデバイス１００およびＦＷＤ１３０を１つの半導体チップ２００にまとめて形成することが容易になるという効果を有する。なお、本例のＩＧＢＴデバイス１２０は、他の１つの半導体チップに設けられる。なお、他の例においては、ＩＧＢＴデバイス１２０、ＳＪ型ＭＯＳＦＥＴデバイス１００およびＦＷＤ１３０は、各々独立の半導体チップに設けて、各半導体チップをワイヤ等で接続してもよい。
図２は、第１実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面の一部を示す図である。本例の断面は、半導体基板７０の主面２０に直交する平面（Ｙ‐Ｚ面）で半導体基板７０を切断した断面である。本例のＳＪ型ＭＯＳＦＥＴデバイス１００は、半導体基板７０と、ソース電極２４とドレイン電極６０とを備える。ソース電極２４は、ベース領域１０上に設けられる。ソース電極２４は、回路ブロックＣｘｙのソース端子（Ｓ）に電気的に接続する。ドレイン電極６０は、ドレイン領域５０下に設けられ、回路ブロックＣｘｙのドレイン端子（Ｄ）に電気的に接続する。
なお、本明細書において、「上」および「上方」とは、＋Ｚ方向を意味する。これに対して、「下」および「下方」とは、−Ｚ方向を意味する。本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。なお、Ｚ方向は、必ずしも地面に垂直な鉛直方向を意味しない。本例の＋Ｚ方向は、ドレイン電極６０からソース電極２４に向かう方向である。また、本例のＸ‐Ｙ平面は、主面２０に平行な方向である。
本例の半導体基板７０は、ベース領域１０と、ソース領域１４と、表面領域１８と、ＳＪ領域３０と、ゲートトレンチ４０と、バッファ領域４９と、ドレイン領域５０とを有する。ベース領域１０は、半導体基板７０の主面２０側に設けられる。ベース領域１０は、第１導電型であるｐ−型の不純物を有する。ベース領域１０は、Ｅ＋１６［ｃｍ−３］以上Ｅ＋２０［ｃｍ−３］以下、より好ましくはＥ＋１６［ｃｍ−３］以上Ｅ＋１８［ｃｍ−３］以下のｐ型の不純物濃度を有してよい。ベース領域１０は、ゲート電極１６に所定の正電位が印加された場合に、ゲート絶縁膜１７近傍にチャネル領域１１を形成する。なお、本明細書において、Ｅは１０のべき乗を意味し、例えばＥ＋１６は１０１６を意味し、Ｅ−１６は１０−１６を意味する。
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。本明細書においては、第１導電型をｐ型とし、第２導電型をｎ型とする。ただし、他の例においては、第１導電型をｎ型とし、第２導電型をｐ型としてもよい。
ソース領域１４は、ベース領域１０の最表面の一部を含む。本例において、ベース領域１０の最表面は、半導体基板７０の主面２０である。本例のソース領域１４は、ゲートトレンチ４０を挟んで設けられる。ソース領域１４のＹ方向長さは、約５［μｍ］であってよい。ソース領域１４は、第２導電型であるｎ＋型の不純物を有する。ソース領域１４はソース電極２４に電気的に接続する。
ＳＪ領域３０は、ベース領域１０の下に設けられる。本例のＳＪ領域３０は、ベース領域１０に直接接して設けられる。ＳＪ領域３０は、第１導電型の不純物を有する第１カラムとしてのｐ型カラム３２と、第２導電型の不純物を有する第２カラムとしてのｎ型カラム３４とを有する。ｐ型カラム３２とｎ型カラム３４とは、Ｙ方向において交互に周期的に設けられる。本例において、ＳＪ領域３０のピッチ周期は、約２０［μｍ］以下である。境界３５は、ｎ型カラム３４と当該ｎ型カラム３４に隣接するｐ型カラム３２との境界である。
バッファ領域４９は、ＳＪ領域３０下に直接接して設けられる。バッファ領域４９は、ｎ−型の不純物を有する。ドレイン領域５０は、バッファ領域４９下に設けられる。ドレイン領域５０は、ｎ＋型の不純物を有する。本例において、バッファ領域４９のｎ型の不純物濃度は、Ｅ＋１４［ｃｍ−３］〜Ｅ＋１６［ｃｍ−３］程度である。また、本例において、ドレイン領域５０のｎ型の不純物濃度は、Ｅ＋１８［ｃｍ−３］〜Ｅ＋２１［ｃｍ−３］程度である。ドレイン電極６０は、ドレイン領域５０下に設けられる。ゲート電極１６に所定の正電位が印加されてチャネル領域１１が形成された場合に、ドレイン電極６０から、ドレイン領域５０、バッファ領域４９、ｎ型カラム３４、チャネル領域１１およびソース領域１４を経て、ソース電極２４に電流が流れる。
ゲートトレンチ４０は、ベース領域１０を貫通して設けられる。本例のゲートトレンチ４０は、ベース領域１０の最表面の一部からｎ型カラム３４に達して設けられる。ゲートトレンチ４０は、ゲート電極１６と、ゲートトレンチ４０に共形のゲート絶縁膜１７とを有する。ゲート電極１６もベース領域１０を貫通して設けられる。ゲート電極１６は、層間絶縁膜２２によりソース電極２４とは電気的に分離され、回路ブロックＣｘｙのゲート端子（Ｇ）に電気的に接続する。
表面領域１８は、ベース領域１０におけるソース領域１４およびゲート電極が設けられた領域とは異なる領域において、ベース領域１０の最表面の全面に設けられる。表面領域１８は、ソース電極２４と電気的に接続している。本例において、表面領域１８は、ソース領域１４およびゲートトレンチ４０を除く主面２０の全面に設けられる。なお、全面とは、半導体チップ２００の活性領域における主面２０の全面という意味であってよく、半導体チップ２００において活性領域を囲んで設けられる周辺領域の主面２０まで意味しなくてよい。
ベース領域１０と表面領域１８とは、表面領域ダイオード７２を構成する。ベース領域１０とｎ型カラム３４とは、第１ボディーダイオード７３を構成する。また、ｐ型カラム３２とバッファ領域４９とは、第２ボディーダイオード７４を構成する。表面領域ダイオード７２と第１ボディーダイオード７３とは、互いに逆向きで直列に接続する。同様に、表面領域ダイオード７２と第２ボディーダイオード７４とも、互いに逆向きで直列に接続する。
逆バイアス時（回路ブロックＣｘｙのオフ時）において、ソース電極２４がドレイン電極６０よりも高電位になる。本例では逆バイアス時（オフ時）において、ＳＪ型ＭＯＳＦＥＴデバイス１００のソース電極２４からドレイン電極６０には電流が流れない。本例では、逆バイアス時の電流はＦＷＤ１３０には流れるが、ＳＪ型ＭＯＳＦＥＴデバイス１００においては、ベース領域１０と表面領域１８との間に電位差が生じ、電流が流れにくくなり、Ｖｆが高くなる。そのため、合成ボディーダイオード７６にＳＪ型ＭＯＳＦＥＴデバイス１００のＶｆに相当する電位差を超える電圧が印加されない限り電流が流れない。
仮に、表面領域１８が、ソース領域１４と同じｎ型不純物濃度を有し、かつ、ソース領域１４と同じ深さを有する場合、ベース領域１０と表面領域１８との間の電位差が大きくなるため、ベース領域１０およびｐ型カラム３２に空乏層が広がり難い。そこで、ベース領域１０およびｐ型カラム３２に空乏層を広げるべく、本例では、表面領域１８のｎ型不純物の濃度をベース領域１０のｐ型不純物の濃度以上とし、かつ、表面領域１８の−Ｚ方向深さをソース領域１４の−Ｚ方向深さよりも浅くする。これにより、電位差が低くなり、ベース領域１０およびｐ型カラム３２に中に空乏層が広がりやすくなる。よって、合成ボディーダイオード７６は、逆バイアス時の耐圧を維持することができる。
本例の表面領域１８は、ソース領域１４よりも低いｎ型の不純物濃度を有する。ソース領域１４のｎ型不純物濃度は、Ｅ＋１７ｃｍ−３以上Ｅ＋２１ｃｍ−３以下であってよい。これに対して、表面領域１８の不純物濃度は、耐圧によって決定してよい。表面領域１８の不純物濃度は、ベース領域１０の１倍以上であってもよく、例えば耐圧が６００Ｖの場合は１倍〜２倍程度が望ましい。
本例では、表面領域１８を設けることにより、ＳＪ型ＭＯＳＦＥＴデバイス１００の合成ボディーダイオード７６のＶｆを、並列接続したＦＷＤ１３０のＶｆよりも高くすることができる。また、本例では、電子線照射によりＳＪ型ＭＯＳＦＥＴデバイス１００のＶｆを上げないので、電子線の照射をなくすことができる。そのため、リーク電流を従来と同等にすることができる。
図３は、ＳＪ型ＭＯＳＦＥＴデバイス１００の製造方法を説明する図である。まず、図３（ａ）に示すように、多段積層されたｎ−型の半導体層のそれぞれの異なる領域において、ｎ型不純物およびｐ型不純物を注入する。当該手法は多段エピタキシャル法と呼ばれる。多段エピタキシャル法では、まず、バッファ領域４９上に、所定の厚みのｎ−型の半導体層をエピタキシャル成長する（ステップ１）。なお、ｎ−型の半導体層の不純物濃度はＥ＋１３ｃｍ−３〜５Ｅ＋１４ｃｍ−３程度であることが望ましい。また、ｎ−型の半導体層の厚みは１０μｍ以下が望ましい。次に、当該所定の厚みのｎ−型の半導体層の異なる位置に局所的にｐ型不純物（例えばボロン（Ｂ））およびｎ型不純物（例えばリン（Ｐ））をそれぞれ注入する（ステップ２）。このステップ１およびステップ２を複数回繰り返す。ｎ−型の半導体層は、１０段以下とすることが望ましい。なお、最上段はｐ型不純物およびｎ型不純物のイオン注入を行わないｎ−型の半導体層を形成する。
次に、図３（ｂ）に示すように、ベース領域１０を形成する箇所にフォトリソグラフィー技術およびイオン注入を行い、ｐ型不純物を注入する。
次に、図３（ｃ）に示すように、熱処理によりｎ−型半導体層中のｎ型不純物およびｐ型不純物を拡散させる。熱処理により、ｐ型不純物を注入した領域がｐ型カラム３２となり、ｎ型不純物を注入した領域がｎ型カラム３４となる。また、同時に最上段のｐ型不純物およびｎ型不純物のイオン注入は行わないｎ−型の半導体層にはベース領域１０が形成される。
さらにその後、既知のフォトリソグラフィー技術およびエッチング技術を用いて、ゲートトレンチ４０を形成する。本例では、まず、エッチング技術によりゲートトレンチ４０を形成する。その後、ゲートトレンチ４０の内部に、ゲート絶縁膜１７として酸化シリコン等を熱酸化またはＣＶＤ法により形成する。その後、ゲート絶縁膜１７上にゲート電極１６としてポリシリコン等をＣＶＤ法により形成する。
次に、フォトリソグラフィー技術およびイオン注入を用いて主面２０にｎ型不純物を注入する。これにより、ｎ＋型のソース領域１４およびｎ型の表面領域１８を形成する。例えば、ソース領域１４上に開口を有し、かつ、表面領域１８は全て覆うフォトレジストをマスクとしてｎ型不純物を注入する。その後、フォトレジストを除去して、ソース領域１４およびｎ型の表面領域１８にｎ型不純物を注入する。その後、半導体基板７０を熱処理する。
次に、層間絶縁膜２２、ソース電極２４およびドレイン領域５０を形成する。既知のフォトリソグラフィー技術およびエッチング技術を用いて、層間絶縁膜２２として酸化シリコン等をゲート電極１６上に形成する。その後、主面２０上にソース電極２４を、ドレイン領域５０下にドレイン電極６０を、それぞれスパッタリング法等により形成する。これにより、図３（ｄ）に示すＳＪ型ＭＯＳＦＥＴデバイス１００を完成する。
なお、図２は、図３（ｂ）から図３（ｄ）に示したｐ型カラム３２、およびｎ型カラム３４の拡散状態を示す線を省略している。後述の図についても同様にｐ型カラム３２、およびｎ型カラム３４の拡散状態を示す線を省略する。
図４は、境界３５の主面２０近傍を拡大した図である。本例のソース領域１４のｎ型不純物濃度は、Ｅ＋２０［ｃｍ−３］程度であり、表面領域１８のｎ型不純物濃度は、Ｅ＋１７［ｃｍ−３］程度である。本例のソース領域１４は−Ｚ方向における厚み１３を有し、表面領域１８は−Ｚ方向における厚み１９を有する。本例において、表面領域１８の厚み１９は、ソース領域１４の厚み１３より小さい。好ましくは、表面領域１８の厚み１９は０．０５［μｍ］以上０．５［μｍ］以下であってよい。また、ソース領域１４の厚み１３は０．５［μｍ］以上であってよい。ソース領域１４の厚み１３は、表面領域１８のｎ型不純物濃度がソース領域１４のｎ型不純物濃度より低く、これによりベース領域１０と表面領域１８との間の電位差が小さくできる場合は、表面領域１８とソース領域１４の厚みとは同じでもよい。
図４に示す様に、ｎ型カラム３４の上部は、ｐ型カラム３２とｎ型カラム３４との境界３５においてｐ型カラム３２の側へ突出する突出部３８を有する。突出部３８は、ＳＪ領域３０を多段エピタキシャル成長により形成する際に、ｎ型不純物（本例ではリン（Ｐ））がｐ型不純物（本例ではボロン（Ｂ））よりも拡散しやすいことに起因して形成される。
図５は、表面領域１８の有無に応じた電流［Ａ］‐電圧［Ｖ］特性を示す図である。横軸は、ドレイン（Ｄ）に対するソース（Ｓ）の電位差（ＶＤＳ）［Ｖ］であり、本例では逆バイアス電圧の大きさを意味する。縦軸は、ソース（Ｓ）からドレイン（Ｄ）に流れる逆バイアス電流（ＩＤＳ）［Ａ］を意味する。本例では、ＳＪ型ＭＯＳＦＥＴデバイス１００に印加するＶＤＳ［Ｖ］を徐々に増加させた場合のＩＤＳ［Ａ］をシミュレーションした。
表面領域１８が無い場合のＳＪ型ＭＯＳＦＥＴデバイス１００は、ＶＤＳ＝約０．４［Ｖ］でＩＤＳが流れ始める。なお、ＶＤＳ＝約０．８［Ｖ］においてＩＤＳが急激に上昇する。これに対して、表面領域１８が有る場合のＳＪ型ＭＯＳＦＥＴデバイス１００は、ＶＤＳ＝約４．８［Ｖ］でＩＤＳが流れ始める。そして、ＶＤＳが上昇するにつれてＩＤＳは徐々に増加する。このように、表面領域１８が有る場合、ＳＪ型ＭＯＳＦＥＴデバイス１００の合成ボディーダイオード７６のＶｆは、４［Ｖ］以上になる。
図６Ａは、表面領域１８が有る場合の不純物濃度比に対する耐圧（ＢＶ）を示す図である。横軸は、ベース領域１０のｐ型不純物濃度を分母とし、表面領域１８のｎ型不純物濃度を分子とする不純物の濃度比を示す。なお、横軸は、対数表示である。縦軸は、ＳＪ型ＭＯＳＦＥＴデバイス１００の逆バイアス印加時の耐圧（ＢＶ）［Ｖ］を示す。
濃度比が０．１以上１以下の範囲では、ＢＶは７６０［Ｖ］以上７８０［Ｖ］以下でほぼ一定である。これに対して、濃度比が１倍〜２倍の間で徐々にＢＶが低下し始める。濃度比１，０００では、ＢＶは約２００［Ｖ］まで低下する。なお、濃度比が０．１以上１以下の範囲では非常に高耐圧であるが、図６Ｂで明らかなように、当該濃度比の範囲ではＶｆが１［Ｖ］未満であるので好適ではない。
図６Ｂは、表面領域１８が有る場合の不純物濃度比に対する順方向電圧（Ｖｆ）を示す図である。横軸は、図６Ａと同じである。縦軸は、ＳＪ型ＭＯＳＦＥＴデバイス１００のＶｆ［Ｖ］を示す。濃度比が０．１以上１以下の範囲では、Ｖｆは０．６［Ｖ］以上０．８［Ｖ］以下でほぼ一定である。これに対して、濃度比が１を超えるとＶｆが急激に上昇する。これは、表面領域ダイオード７２が形成されることに起因する。濃度比が１以上２以下において、Ｖｆは最大で５．６［Ｖ］以上５．８［Ｖ］以下である。そして、濃度比が増加するにつれてＶｆは低下し始めて、濃度比１，０００では、Ｖｆは４．４［Ｖ］以上４．６［Ｖ］以下まで低下する。
図６Ａおよび図６Ｂの結果を踏まえると、表面領域１８のｎ型の不純物濃度とベース領域１０のｐ型の不純物濃度との比は、１以上１０００以下であってよく、より好適には１以上５以下であってよい。なお、濃度比５において、ＢＶは約５８０［Ｖ］となり（図６Ａ）、Ｖｆは５．０［Ｖ］以上５．２［Ｖ］以下となる（図６Ｂ）。これにより、不純物濃度比によってＳＪ型ＭＯＳＦＥＴデバイス１００のＶｆを４［Ｖ］以上に維持しながら、ＳＪ型ＭＯＳＦＥＴデバイス１００の定格電圧とすべき耐圧値に設定することができる。
図７（ａ）は、表面領域１８が無い場合の空乏層３９を示す図である。図７（ｂ）は、表面領域１８が有る場合の空乏層３９を示す図である。上述したようにＳＪ型ＭＯＳＦＥＴデバイス１００はオンとオフとを繰り返す。（ａ）および（ｂ）は、一旦オフして、その後にオンしたときの空乏層３９を示すシミュレーション結果である。
電子電流の流れ易さは、境界３５近傍に拡がる空乏層３９の拡がり方に起因する。（ａ）および（ｂ）の両方において、空乏層３９の拡がりを比較すると、表面領域１８が無い（ａ）の方が、表面領域１８が有る（ｂ）よりも空乏層３９の拡がりが小さい。それゆえ、（ａ）の方が、（ｂ）よりも電子電流が流れやすい。
表面領域１８が有る（ｂ）では、表面領域１８が無い（ａ）よりもオン時の空乏層３９が拡がりやすい。（ａ）では、オン時にベース領域１０とソース電極２４とが同電位となる。それゆえ、（ａ）では、オン時に形成された空乏層３９がオフ時には縮小する。これに対して、（ｂ）では、オン時に表面領域ダイオード７２の耐圧以下の電圧にあると、ベース領域１０およびｐ型カラム３２がソース電極２４から電気的に分離されるので、フローティング状態になる。それゆえ、（ｂ）では、オン時に形成された空乏層３９および表面領域ダイオード７２の耐圧以下の電位がそのまま残ってしまう。（ｂ）では、消滅せずに残った空乏層３９により電子電流が流れる経路（反転層部）が制限されるので、（ａ）よりもオン時の電子電流が流れにくい。
図８Ａは、ソース‐ドレイン間電圧（ＶＤＳ）のスイッチング特性を示す図である。横軸は時間［ｓ］を示す。縦軸は、ドレイン（Ｄ）に対するソース（Ｓ）の電位差（ＶＤＳ）［Ｖ］であり、逆バイアス電圧の大きさを意味する。時刻０［ｓ］から時刻０．０００１７［ｓ］付近までは１回目のオン状態、時刻０．０００１７［ｓ］付近から時刻０．０００２［ｓ］付近までが１回目のオフ状態、時刻０．０００２［ｓ］付近以降が２回目のオン状態である。
図８Ａの（ａ）および（ｂ）において、ゲート電極１６、ソース電極２４およびドレイン電極６０に与える電位は同じとした。細線は、（ａ）表面領域１８が無い場合のスイッチング特性を示す。また、太線は、（ｂ）表面領域１８が有る場合のスイッチング特性を示す。当該シミュレーションから明らかなように、（ｂ）表面領域１８が有る場合の方が、（ａ）表面領域１８が無い場合よりもオン時のＶＤＳ［Ｖ］が高い（両矢印を参照）。つまり、オン時のソース電極２４の電位は、（ｂ）の方が（ａ）よりも高くなる。（ｂ）では、オン時に多く残る空乏層３９が抵抗成分として寄与するからである。
図８Ｂは、ソース‐ドレイン間電流（ＩＤＳ）のスイッチング特性を示す図である。横軸は時間［ｓ］を示す。縦軸は、ドレイン（Ｄ）からソース（Ｓ）に流れる電流（ＩＤＳ）［Ａ］であり、順バイアス印加時の電流の大きさを意味する。オンおよびオフの時刻および各電極に与える電位の条件は、図８Ａと同じである。当該シミュレーションから明らかなように、（ｂ）表面領域１８が有る場合の方が、（ａ）表面領域１８が無い場合よりもオン時のＩＤＳ［Ａ］が低い。（ｂ）では、オン時に多く残る空乏層３９により、電流が流れ難いからである。そこで、オン時に多く残る空乏層３９への対策を施してもよい。
図９は、第２実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面の一部を示す図である。本例のゲート電極１６は、いわゆるプレーナー型のゲート電極構造である。本例のベース領域１０は、ｐ型カラム３２上においてウェル状に形成される。ベース領域１０には、チャネル領域１１、ソース領域１４、表面領域１８およびコンタクト領域９４が設けられる。
表面領域１８は、ソース領域１４およびチャネル領域１１とは異なる領域において、ベース領域１０の最表面の全面に設けられる。本例の表面領域１８は、一対のソース領域１４の間であって、コンタクト領域９４上に設けられる。なお、コンタクト領域９４はｐ＋型の不純物を有する領域である。
本例のゲート電極１６は、ゲート絶縁膜１７を間に挟んでベース領域１０上に設けられる。なお、ベース領域１０のＹ方向に隣接し、かつ、ｎ型カラム３４上にも、ゲート電極１６は設けられる。ゲート電極１６は、ソース領域１４とは異なる領域であってベース領域１０における一部の領域を覆う。ベース領域１０における当該一部の領域は、チャネル領域１１に相当してよい。また、層間絶縁膜２２は、ゲート電極１６の側面および上面を覆って設けられ、ゲート電極１６とソース電極２４とを電気的に絶縁する。
以上の点が第１実施形態と異なる。他の点は、第１実施形態と同様である。
図１０は、第３実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面を示す図である。本例のＳＪ型ＭＯＳＦＥＴデバイス１００は、オフ時に消滅せずに残る空乏層３９への対策を施すべく、分離トレンチ４４をさらに備える。係る点において、第１実施形態と異なる。他の点は、第１実施形態と同じである。
本例の分離トレンチ４４は、内部において共形に設けられたトレンチ絶縁膜４７と、トレンチ絶縁膜４７に接して設けられたトレンチ電極４６とを有する。トレンチ電極４６は、ゲート電極１６またはソース電極２４のいずれかに電気的に接続される。分離トレンチ４４は、表面領域１８の一部から下方に向かって、境界３５まで伸びる。本例の分離トレンチ４４の一部である最下部は、突出部３８（図４参照）に位置する。分離トレンチ４４の最下部が突出部３８に位置するように設計することにより、ベース領域１０とｐ型カラム３２とをより確実に分離することができる。
分離トレンチ４４およびトレンチ電極４６は、ゲート電極１６近傍におけるベース領域１０とｐ型カラム３２とを空間的に分離する。分離トレンチ４４は、オン時に空乏層３９がチャネル領域１１（反転層）へ拡がることを抑制する機能を有する。したがって、オンする時のオン抵抗を改善できる。これにより、表面領域１８を有しつつも分離トレンチ４４によりＳＪ型ＭＯＳＦＥＴデバイス１００のスイッチング特性を従来と同等にすることができる。
図１１は、分離トレンチ４４が有る場合の空乏層３９を示す図である。分離トレンチ４４は、チャネル領域１１とｐ型カラム３２とを分離ができればゲートトレンチ４０へさらに近接して設けてもよい。ただし、分離トレンチ４４とソース領域１４とが物理的に接触すると耐圧（ＢＶ）が低下するので、分離トレンチ４４はソース領域１４に接触させない。図１１と図７（ｂ）とを比較すると明らかなように、分離トレンチ４４は、ソース領域１４の直下でありゲート絶縁膜１７に隣接する領域（チャネル領域１１）へ、空乏層３９が拡がることを抑制する。
図１２Ａは、ソース‐ドレイン間電圧（ＶＤＳ）のスイッチング特性を示す図である。横軸および縦軸は図８Ａと同じである。図１２Ａにおいて、（ａ）および（ｂ）のゲート電極１６、ソース電極２４およびドレイン電極６０に与える電位は条件とした。細線は、（ａ）分離トレンチ４４が無い場合のスイッチング特性を示す。太線は、（ｂ）分離トレンチ４４が有る場合のスイッチング特性を示す。当該シミュレーションから明らかなように、（ｂ）分離トレンチ４４が有る場合の方が、（ａ）分離トレンチ４４が無い場合よりもオン時のＶＤＳ［Ｖ］が低い（両矢印を参照）。つまり、（ｂ）の方がオン時のソース電極２４の電位を（ａ）よりも下げることができる。（ｂ）では、オン時の空乏層３９がチャネル領域１１（反転層）に届かないようにすることができたからである。
図１２Ｂは、ソース‐ドレイン間電流（ＩＤＳ）のスイッチング特性を示す図である。横軸および縦軸は図８Ｂと同じである。オンおよびオフの時刻および各電極に与える電位の条件は、図１２Ａと同じである。当該シミュレーションから明らかなように、（ｂ）分離トレンチ４４が有る場合の方が、（ａ）分離トレンチ４４が無い場合よりもオン時のＩＤＳ［Ａ］が高い。（ｂ）では、オン時の空乏層３９がチャネル領域１１（反転層）に届かないようすることができたからである。
図１３は、第３実施形態の変形例を示すである。本例の分離トレンチ４４上には層間絶縁膜２２が設けられない。これにより、本例のトレンチ電極４６は、ソース電極２４に電気的に接続される。係る点において、第３実施形態と異なる。他の点は第３実施形態と同じである。
図１４（ａ）は、トレンチ電極４６がゲート電極１６またはソース電極２４に電気的に接続する場合における、ソース‐ゲート間電圧（ＶＧＳ）のスイッチング特性を示す図である。横軸は時間［ｓ］を示す。縦軸は、ソース（Ｓ）に対するゲート（Ｇ）の電位差（ＶＧＳ）［Ｖ］である。なお、オンおよびオフの時刻は、図８Ａ、図８Ｂ、図１２Ａおよび図１２Ｂと同じである。（ｉ）および（ｉｉ）において、ゲート電極１６、ソース電極２４およびドレイン電極６０に与える電位は同じとした。細線は、（ｉ）トレンチ電極４６がゲート電極１６に電気的に接続する場合のスイッチング特性を示す。太線は、（ｉｉ）トレンチ電極４６がソース電極２４に電気的に接続する場合のスイッチング特性を示す。当該シミュレーションから明らかなように、（ｉｉ）ソース電極２４に電気的に接続する場合の方が、（ｉ）ゲート電極１６に電気的に接続する場合よりも容量が低減し、応答特性が向上する。
図１４（ｂ）は、トレンチ電極４６がゲート電極１６またはソース電極２４に電気的に接続する場合における、ソース‐ドレイン間電圧（ＶＤＳ）のスイッチング特性を示す図である。横軸は時間［ｓ］を示す。縦軸は、ソース（Ｓ）に対するドレイン（Ｄ）の電位差（ＶＤＳ）［Ｖ］である。オンおよびオフの時刻および各電極に与える電位の条件は、図１４（ａ）と同じである。当該シミュレーションから明らかなように、（ｉｉ）ソース電極２４に電気的に接続する場合の方が、（ｉ）ゲート電極１６に電気的に接続する場合よりも容量が低減し、応答特性が向上する。
応答特性の違いは、フローティング領域の容量の違いに依ると考えられる。第３実施形態およびその変形例において、フローティング領域とは、左右をゲートトレンチ４０と分離トレンチ４４とに挟まれ、上下をソース領域１４および表面領域１８とｎ型カラム３４とに挟まれた領域を指す。（ｉ）の場合に、フローティング領域の容量Ｃｆ１は数式１で表すことができ、（ｉｉ）の場合に、フローティング領域の容量Ｃｆ２は数式２で表すことができる。
［数１］

Ｃｆ１＝Ｃｇｄ＋｛Ｃｇｆ・Ｃｄｆ／（Ｃｇｆ＋Ｃｄｆ）｝
［数２］

Ｃｆ２＝Ｃｇｄ＋｛Ｃｇｆ・Ｃｄｆ／（Ｃｇｓ＋Ｃｇｆ＋Ｃｄｆ）｝
ここで、Ｃｇｄは、ゲート電極１６およびドレイン電極６０間の容量である。Ｃｇｆは、ゲート電極１６およびフローティング領域間の容量である。Ｃｄｆは、ドレイン電極６０およびフローティング領域間の容量である。また、Ｃｇｓは、ゲート電極１６およびソース電極２４間の容量である。数式１および数式２から明らかなように、（ｉｉ）ではＣｇｓの分だけＣｆを下げることができる。これにより、（ｉｉ）は（ｉ）に比べて容量遅延が減少する。つまり、応答特性が向上するという効果を有する。
図１５は、第４実施形態のＳＪ型ＭＯＳＦＥＴデバイス１００の断面の一部を示す図である。本例のゲート電極１６は、第３実施形態と同様に、ベース領域１０の最表面からｎ型カラム３４に達して設けられたトレンチゲート電極である。ただし、分離トレンチ４４の深さ４３は、トレンチゲート電極の深さ４２よりも深い。換言すれば、トレンチ電極４６の深さは、ゲート電極１６の深さよりも深い。係る点が、第３実施形態と異なる。他の点は、第３実施形態と同様である。本例では、第３実施形態と比較して設計上より確実に、ｐ型カラム３２とｐ型カラム３２直上のベース領域１０とｎ型カラム３４直上のベース領域１０とを分離トレンチ４４により分離することができる。
図１６は、表面領域１８および分離トレンチ４４の深さ位置、ならびに、分離トレンチ４４のＹ方向の位置を説明する図である。主面２０は、Ｙ方向軸と一致するとする。表面領域１８の深さをＤｎｓとし、ソース領域１４の深さをＤｎｓ２とする。この場合に、ＤｎｓとＤｎｓ２とは数式３を満たす。また、ベース領域１０の深さをＤｐとし、ゲートトレンチ４０の深さをＤｄｔとする。この場合に、ＤｐとＤｄｔとは数式４を満たす。
［数３］

Ｄｎｓ≦Ｄｎｓ２
［数４］

Ｄｐ≦Ｄｄｔ
また、ゲート電極１６の中央からソース領域１４の第１方向としての＋Ｙ方向の端部までの距離をＷｎｓ２とする。ゲート電極１６の中央から分離トレンチ４４の第１方向とは反対方向としての−Ｙ方向の端部までの距離をＷｄｔとする。ゲート電極１６の中央から境界３５までの距離をＷｐｋとする。この場合に、Ｗｎｓ２とＷｄｔとＷｐｋとは、数式５を満たす。
［数５］

Ｗｎｓ２＜Ｗｄｔ≦Ｗｐｋ
なお、ゲート電極１６の中央とは、トレンチ型またはプレーナー型のゲート電極１６のＹ方向における長さの中点であってよい。数式３および数式４は、上述の第１および第２実施形態に適用されるとしてよい。数式３から数式５は、上述の第３および第４実施形態ならびに第３実施形態の変形例に適用されるとしてよい。
図１７Ａは、第１実施形態におけるＳＪ型ＭＯＳＦＥＴデバイス１００の上面を示す図である。本例では、ｐ型カラム３２およびｎ型カラム３４はＸ方向に平行であるストライプ形状を有する。ｎ型カラム３４は、一対のｐ型カラム３２に挟まれて設けられる。本例は第１実施形態の上面図に対応しており、ｎ型カラム３４にゲートトレンチ４０が設けられる。第２実施形態に対応する上面図は図示しないが、図１７Ａの類推により当業者であれば理解することができる。なお、図１７Ａから図１７Ｆでは図面の見やすさを優先して、ソース電極２４および層間絶縁膜２２を省略する。
図１７Ｂは、第３および第４実施形態ならびに第３実施形態の変形例におけるＳＪ型ＭＯＳＦＥＴデバイス１００の上面を示す図である。
図１７Ｃは、図１７Ａの第１変形例を示す図である。本例では、ｐ型カラム３２は上面視において矩形形状である。矩形形状のｐ型カラム３２は、上面視において格子状に配置される。矩形形状のｐ型カラム３２は、Ｘ方向において等間隔で周期的に設けられてよく、Ｙ方向においても等間隔で周期的に設けられてよい。矩形は、正方形であってよく、長方形であってもよい。矩形形状のｐ型カラム３２以外の領域が、ｎ型カラム３４に対応する。
図１７Ｄは、図１７Ｂの第１変形例を示す図である。本例では、ｎ型カラム３４の領域において、Ｘ方向と平行に分離トレンチ４４が設けられる。
図１７Ｅは、図１７Ａの第２変形例を示す図である。本例では、ｐ型カラム３２およびｎ型カラム３４は上面視においてＹ方向に平行であるストライプ形状を有し、ゲートトレンチ４０は上面視においてＸ方向に平行なストライプ形状を有する。第１および第２実施形態における断面図は、本例のＹ‐Ｚ断面またはＸ‐Ｚ断面に完全には一致しない。しかしながら、表面領域１８を含む第１および第２実施形態の技術的思想を、本例のｐ型カラム３２、ｎ型カラム３４およびゲートトレンチ４０の配置に適用してもよい。
図１７Ｆは、図１７Ｂの第２変形例を示す図である。本例では、ｐ型カラム３２およびｎ型カラム３４はＹ方向に平行であるストライプ形状を有し、ゲートトレンチ４０はＸ方向に平行なストライプ形状を有する。第３および第４実施形態ならびに第３実施形態の変形例における断面図は、本例のＹ‐Ｚ断面またはＸ‐Ｚ断面に完全には一致しない。しかしながら、表面領域１８および分離トレンチ４４を含む第３および第４実施形態ならびに第３実施形態の変形例の技術的思想を、本例のｐ型カラム３２、ｎ型カラム３４およびゲートトレンチ４０の配置に適用してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ベース領域、１１・・チャネル領域、１３・・厚み、１４・・ソース領域、１６・・ゲート電極、１７・・ゲート絶縁膜、１８・・表面領域、１９・・厚み、２０・・主面、２２・・層間絶縁膜、２４・・ソース電極、３０・・ＳＪ領域、３２・・ｐ型カラム、３４・・ｎ型カラム、３５・・境界、３８・・突出部、３９・・空乏層、４０・・ゲートトレンチ、４２・・深さ、４３・・深さ、４４・・分離トレンチ、４６・・トレンチ電極、４７・・トレンチ絶縁膜、４９・・バッファ領域、５０・・ドレイン領域、６０・・ドレイン電極、７０・・半導体基板、７２・・表面領域ダイオード、７３・・第１ボディーダイオード、７４・・第２ボディーダイオード、７６・・合成ボディーダイオード、９４・・コンタクト領域、１００・・ＳＪ型ＭＯＳＦＥＴデバイス、１２０・・ＩＧＢＴデバイス、１３０・・ＦＷＤ、２００・・半導体チップ、３００・・インバータ装置

Claims (11)

  1. スーパージャンクション型ＭＯＳＦＥＴデバイスであって、
    半導体基板と、
    前記半導体基板の主面側に設けられ、第１導電型の不純物を有するベース領域と、
    前記ベース領域の最表面の一部を含み、第２導電型の不純物を有するソース領域と、
    前記ベース領域を貫通するゲート電極と、
    前記ベース領域上に設けられ、前記ソース領域に電気的に接続したソース電極と、
    前記ベース領域における前記ソース領域および前記ゲート電極が設けられた領域とは異なる領域において、前記ベース領域の前記最表面の全面に設けられ、前記ベース領域上に設けられた前記ソース電極と電気的に接続しており、前記ソース領域よりも低い第２導電型の不純物濃度を有する表面領域と
    を備える、スーパージャンクション型ＭＯＳＦＥＴデバイス。
  2. 前記表面領域は、前記ソース領域の厚みより小さい厚みを有する
    請求項１に記載のスーパージャンクション型ＭＯＳＦＥＴデバイス。
  3. 前記表面領域の第２導電型の不純物濃度と前記ベース領域の第１導電型の不純物濃度との比が、１以上１０００以下である
    請求項１または２に記載のスーパージャンクション型ＭＯＳＦＥＴデバイス。
  4. 前記半導体基板は、前記ベース領域の下に設けられ、交互に周期的に設けられた第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとを有し、
    前記ゲート電極は、前記ベース領域の前記最表面の一部から前記第２カラムに達して設けられており、
    前記表面領域の一部から下方に向かって、前記第２カラムと前記第２カラムに隣接する前記第１カラムとの境界まで伸び、前記ゲート電極近傍における前記ベース領域と前記第１カラムとを空間的に分離する分離トレンチをさらに備える
    請求項１から３のいずれか一項に記載の、スーパージャンクション型ＭＯＳＦＥＴデバイス。
  5. 前記第２カラムの上部は、前記第１カラムと前記第２カラムとの境界において前記第１カラムの側へ突出する突出部を有し、
    前記分離トレンチの一部は、前記突出部に位置する
    請求項４に記載のスーパージャンクション型ＭＯＳＦＥＴデバイス。
  6. 前記ゲート電極は、前記ベース領域の前記最表面から前記第２カラムに達して設けられたトレンチゲート電極であり、
    前記分離トレンチの深さは、前記トレンチゲート電極の深さよりも深い
    請求項４または５に記載のスーパージャンクション型ＭＯＳＦＥＴデバイス。
  7. 前記分離トレンチは、
    絶縁膜と、
    前記絶縁膜に接して設けられ、前記ゲート電極に電気的に接続されたトレンチ電極と
    を有する
    請求項４から６のいずれか一項に記載のスーパージャンクション型ＭＯＳＦＥＴデバイス。
  8. 前記分離トレンチは、
    絶縁膜と、
    前記絶縁膜に接して設けられ、前記ソース電極に電気的に接続されたトレンチ電極と
    を有する
    請求項４から６のいずれか一項に記載のスーパージャンクション型ＭＯＳＦＥＴデバイス。
  9. 前記半導体基板の前記主面に直交する平面で切断した断面において、
    前記ゲート電極の中央から前記ソース領域の第１方向の端部までの距離をＷｎｓ２とし、
    前記ゲート電極の中央から前記分離トレンチの前記第１方向とは反対方向の端部までの距離をＷｄｔとし、
    前記ゲート電極の中央から前記第１カラムと前記第２カラムと境界までの距離をＷｐｋとした場合に、
    Ｗｎｓ２＜Ｗｄｔ≦Ｗｐｋを満たす
    請求項４から８のいずれか一項に記載のスーパージャンクション型ＭＯＳＦＥＴデバイス。
  10. スーパージャンクション型ＭＯＳＦＥＴデバイスであって、
    半導体基板と、
    前記半導体基板の主面側に設けられ、第１導電型の不純物を有するベース領域と、
    前記ベース領域の最表面の一部を含み、第２導電型の不純物を有するソース領域と、
    前記ベース領域において前記ソース領域と隣接する一部の領域を覆うように、前記ベース領域上に設けられたゲート電極と、
    前記ソース領域に電気的に接続し、前記ベース領域上に設けられたソース電極と、
    前記ベース領域における前記ソース領域と、前記ゲート電極に覆われる前記一部の領域とは異なる領域とにおいて、前記ベース領域の前記最表面の全面に設けられ、前記ベース領域上に設けられた前記ソース電極と電気的に接続しており、前記ソース領域よりも低い第２導電型の不純物濃度を有する表面領域と
    を備える、スーパージャンクション型ＭＯＳＦＥＴデバイス。
  11. 請求項１から１０のいずれか一項に記載のスーパージャンクション型ＭＯＳＦＥＴデバイスと、
    前記スーパージャンクション型ＭＯＳＦＥＴデバイスに並列に接続された還流ダイオードと
    を備える、半導体チップ。
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