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KR102306123B1 - 반도체 장치 - Google Patents

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KR102306123B1
KR102306123B1 KR1020200033888A KR20200033888A KR102306123B1 KR 102306123 B1 KR102306123 B1 KR 102306123B1 KR 1020200033888 A KR1020200033888 A KR 1020200033888A KR 20200033888 A KR20200033888 A KR 20200033888A KR 102306123 B1 KR102306123 B1 KR 102306123B1
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Inventor
이재길
한상태
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파워마스터반도체 주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 반도체 층; 및 제1 반도체 층 상에 형성된 제2 반도체 층을 포함하고, 제1 반도체 층 및 제2 반도체 층에는 액티브 영역이 정의되고, 액티브 영역은, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고, 액티브 영역에는, 제1 P 필러의 상부 영역 및 제1 N 필러의 상부 영역을 포함하는 상부 필러 영역, 제1 P 필러의 하부 영역 및 제1 N 필러의 하부 영역을 포함하는 하부 필러 영역 및 상부 필러 영역과 하부 필러 영역 사이에 형성되는 중간 필러 영역이 정의되고, 상부 필러 영역의 전체 전하량은 하부 필러 영역의 전체 전하량보다 크고, 상부 필러 영역에서는 N 형 전하량보다 P 형 전하량이 크고, 하부 필러 영역에서는 P 형 전하량보다 N 형 전하량이 클 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전력 형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 스위칭 소자로 사용될 수 있으며, 일반적으로 낮은 온 저항(on resistance), 높은 브레이크다운 전압(breakdown voltage) 그리고 높은 스위칭 속도가 요구된다. 특히 고 내압 MOSFET의 대표적인 예에 해당하는 수퍼 정션 MOSFET(Super Junction MOSFET)은 Si-MOSFET의 일종으로, IGBT(Insulated Gate Bipolar Transistor)에 비해 비교적 낮은 전력에서 고속 스위칭 동작이 우수한 편이다.
평면 형 MOSFET(Planar MOSFET)에서 내압을 높이면 드리프트 층이 두꺼워짐에 따라 온 저항이 증가하는 점을 개선하여, 수퍼 정션 MOSFET은 복수의 종형 PN 접합을 교대로 배치하여 온 저항을 저감하고, 나아가 게이트-소오스 간 정전 용량(capacitance)과 게이트-드레인 간 정전 용량을 합산한 입력 정전 용량을 충전하기 위해 필요한 게이트 전하량의 저감을 실현하였다.
MOSFET의 게이트는 게이트 산화막에 의해 드레인 및 소오스와 절연되어 있으며, 드레인-소오스 사이에는 기판을 통해 PN 접합이 형성되어 있으므로, MOSFET의 구조 상 기생 정전 용량이 존재하게 된다. 이와 같은 기생 정전 용량은 수퍼 정션 MOSFET의 사용 주파수와 스위칭 속도를 제한하는 파라미터가 될 수 있다.
그런데, 예를 들어 스위칭 속도를 증가시키기 위해, 또는 다른 설계 목적으로, 수퍼 정션 MOSFET이 구현되는 칩(chip)을 소형화할 필요가 있을 수 있다. 이러한 경우, 칩의 소형화는 수퍼 정션 MOSFET에서 게이트-드레인 간 정전 용량을 감소시키므로 스위칭 속도는 증가하게 되지만, 동시에 EMI(Electro Magnetic Interference) 문제, 전압 오버슈트(overshoot)가 증가하는 문제, 게이트 전압의 오실레이션(oscillation) 또는 스파이킹(spiking)이 심해지는 문제 등이 수반될 수 있다. 따라서, 칩의 소형화를 실현하면서도 이와 같은 문제들을 제거 또는 완화할 수 있는 수퍼 정션 MOSFET(이하 '수퍼 정션 반도체 장치')의 설계 방안이 요구된다.
본 발명이 해결하고자 하는 과제는, 칩의 소형화를 실현하면서도 신뢰성과 안정성이 뛰어난 수퍼 정션 반도체 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 장치는, N 도전형을 갖는 제1 반도체 층; 및 제1 반도체 층 상에 형성된 제2 반도체 층을 포함하고, 제1 반도체 층 및 제2 반도체 층에는 액티브 영역이 정의되고, 액티브 영역은, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고, 액티브 영역에는, 제1 P 필러의 상부 영역 및 제1 N 필러의 상부 영역을 포함하는 상부 필러 영역, 제1 P 필러의 하부 영역 및 제1 N 필러의 하부 영역을 포함하는 하부 필러 영역 및 상부 필러 영역과 하부 필러 영역 사이에 형성되는 중간 필러 영역이 정의되고, 상부 필러 영역의 전체 전하량은 하부 필러 영역의 전체 전하량보다 크고, 상부 필러 영역에서는 N 형 전하량보다 P 형 전하량이 크고, 하부 필러 영역에서는 P 형 전하량보다 N 형 전하량이 클 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량은 제1 기울기로 감소하고 N 전하량은 제1 기울기보다 낮은 제2 기울기로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량 및 N 전하량은 선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량은 비선형으로 감소하고 N 전하량은 선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량은 선형으로 감소하고 N 전하량은 비선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량 및 N 전하량은 비선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 중간 필러 영역은, P 형 전하량과 N 형 전하량이 균형을 이루는 전하량 균형 영역을 포함할 수 있다.
본 발명의 몇몇의 실시 예에서, 반도체 장치는, 제1 반도체 층 위에 형성된 소오스 전극; 및 제1 반도체 층 아래에 형성된 드레인 배선층을 더 포함하고, 드레인 배선층과 소오스 전극을 통해 인가되는 드레인 전압이 증가하는 동안, 제1 N 필러에 차지 포켓(charge pocket)이 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 제1 반도체 층 및 제2 반도체 층에는 프레임 영역이 추가로 정의되고, 프레임 영역은, 복수의 제2 P 필러 및 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함할 수 있다.
본 발명의 몇몇의 실시 예에서, 제1 반도체 층 및 제2 반도체 층에는 터미네이션 영역이 추가로 정의되고, 터미네이션 영역은, 복수의 제3 P 필러 및 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는, N 도전형을 갖는 제1 반도체 층; 및 제1 반도체 층 상에 형성된 제2 반도체 층을 포함하고, 제1 반도체 층 및 제2 반도체 층에는 액티브 영역이 정의되고, 액티브 영역은, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고, 액티브 영역에는, 제1 P 필러의 상부 영역 및 제1 N 필러의 상부 영역을 포함하는 상부 필러 영역이 정의되고, 상부 필러 영역의 상단의 전체 전하량은 상부 필러 영역의 하단의 전체 전하량보다 크고, 상부 필러 영역에서는 N 형 전하량보다 P 형 전하량이 클 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 상부 필러 영역의 하단까지 P 전하량 및 N 전하량은 선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 상부 필러 영역의 하단까지 P 전하량은 비선형으로 감소하고 N 전하량은 선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 상부 필러 영역의 하단까지 P 전하량은 선형으로 감소하고 N 전하량은 비선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 상부 필러 영역의 상단부터 상부 필러 영역의 하단까지 P 전하량 및 N 전하량은 비선형으로 감소할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는, N 도전형을 갖는 제1 반도체 층; 및 제1 반도체 층 상에 형성된 제2 반도체 층을 포함하고, 제1 반도체 층 및 제2 반도체 층에는 액티브 영역이 정의되고, 액티브 영역은, 복수의 제1 P 필러 및 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고, 액티브 영역에는, 제1 P 필러의 하부 영역 및 제1 N 필러의 하부 영역을 포함하는 하부 필러 영역이 정의되고, 하부 필러 영역의 상단의 전체 전하량은 하부 필러 영역의 하단의 전체 전하량보다 크고, 하부 필러 영역에서는 P 형 전하량보다 N 형 전하량이 클 수 있다.
본 발명의 몇몇의 실시 예에서, 하부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량 및 N 전하량은 선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 하부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량은 비선형으로 감소하고 N 전하량은 선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 하부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량은 선형으로 감소하고 N 전하량은 비선형으로 감소할 수 있다.
본 발명의 몇몇의 실시 예에서, 하부 필러 영역의 상단부터 하부 필러 영역의 하단까지 P 전하량 및 N 전하량은 비선형으로 감소할 수 있다.
본 발명의 실시 예들에 따르면, 액티브 영역 필러의 P 형 및 N 형 전하량이, 수직 방향으로 가운데 부근은 전하 균형 상태이면서, 그 위쪽은 P 리치이고 그 아래쪽은 N 리치가 되도록 분포되고, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포되어, 턴 오프 스위칭 동작 시, 드레인 전압의 증가에 따른 N 필러 상부 영역의 공핍층 폭의 증가 속도를 느리게 하여, 차지 포켓을 형성을 촉진할 수 있고, 차지 포켓으로 인해 기생 정전 용량(CGD) 값이 증가하는 효과를 얻을 수 있게 된다.
이에 따라, 칩을 소형화하면서도 기생 정전 용량(CGD) 값이 증가하는 효과로 인해, 드레인 전압(VDS)이 너무 급격하게 변화하지 않도록 조절할 수 있으므로, EMI 특성, 드레인 전압(VDS)의 오버슈트 및 게이트 전압(VGS)의 오실레이션 또는 스파이킹에 관한 성능을 현저히 개선시킬 수 있다. 또한, 본 발명의 실시 예들에 따른 반도체 장치는, 액티브 영역(ACT)의 위쪽으로 갈수록 P 필러 및 N 필러 모두 전하량이 증가하고, 아래쪽으로 갈수록 반대로 P 필러 및 N 필러 모두 전하량이 감소하는 독창적인 대칭성을 가짐으로 인해, 전하량 불균형에 따른 BVDSS 감소 또는 소자의 저항 값(RDS(ON)) 변화와 같은 부정적인 영향을 최소화할 수 있다. 이에 따라, 본 발명의 실시 예들에 따른 반도체 장치는, 칩의 소형화를 실현하면서도 신뢰성과 안정성을 확보할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 상면도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 장치의 전하량 분포를 설명하기 위한 도면들이다.
도 9 내지 도 13은 본 발명의 실시 예들에 따른 반도체 장치의 유리한 효과를 설명하기 위한 도면들이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 16 내지 도 17은 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 18 내지 도 19는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 20 내지 도 21은 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 22 내지 도 25는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
아래에서는 첨부한 도면을 참조하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시 예들은 주로 수퍼 정션 반도체 장치에 대한 예시와 함께 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 본 발명의 기술적 사상은 IGBT 장치, 쇼트키 정류기, 여러 가지 형태의 바이폴라 스위치들, 여러 가지 형태의 사이리스터들 및 정류기들을 포함하는 다른 형태의 전력 스위치 기술들에도 적용될 수 있다. 또한 본 발명의 실시 예들은 특정 P 영역 및 N 영역을 이용하여 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며 본 발명의 기술적 사상은 해당 영역에 있어서 반대의 도전형을 갖는 반도체 장치에도 동일하게 적용될 수 있다. 이하에서, 용어 '반도체 장치'는 특별히 명시된 경우를 제외하고는 수퍼 정션 MOSFET, 수퍼 정션 반도체 장치를 지칭한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 상면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(1)는 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)을 포함할 수 있다.
액티브 영역(AR)은 제1 방향(X)을 따라 교대로 배열된 제1 P 필러(121) 및 제1 N 필러(122)를 포함할 수 있다. 즉, 액티브 영역(AR)은 복수의 제1 P 필러(121) 및 복수의 제1 P 필러(121) 사이에 형성된 제1 N 필러(122)를 포함할 수 있다.
터미네이션 영역(TR)은 제1 방향(X)을 따라 교대로 배열된 제3 P 필러(127) 및 제3 N 필러(128)를 포함할 수 있다. 즉, 터미네이션 영역(TR)은 복수의 제3 P 필러(127) 및 복수의 제3 P 필러(127) 사이에 형성된 제3 N 필러(128)를 포함할 수 있다.
프레임 영역(FR)은 액티브 영역(AR)과 터미네이션 영역(TR) 사이에 배치된 전이(transition) 영역에 해당할 수 있다. 프레임 영역(FR)은 제1 방향(X)을 따라 교대로 배열된 제2 P 필러(123) 및 제2 N 필러(124)를 포함할 수 있다. 즉, 프레임 영역(FR)은 복수의 제2 P 필러(123) 및 복수의 제2 P 필러(123) 사이에 형성된 제2 N 필러(124)를 포함할 수 있다.
본 실시 예에서, 프레임 영역(FR)은 액티브 영역(AR)을 둘러 싸도록 형성되고, 터미네이션 영역(TR)은 프레임 영역(FR)을 둘러 싸도록 형성될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
이와 같은 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 레이아웃, 프레임 영역(FR)의 제2 P 필러(123) 및 제2 N 필러(124)의 레이아웃, 그리고 터미네이션 영역(TR)의 제3 P 필러(127) 및 제3 N 필러(128)의 레이아웃은 도 1에 도시된 것에 한정되지 않으며, 구체적인 구현 목적에 따라 다양하게 변형될 수 있고, 이에 따라 반도체 장치(1)의 특성이 달라질 수 있음을 이해할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치(2)는 제1 반도체 층(110) 및 제2 반도체 층(120)을 포함할 수 있다. 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)은 각각 제1 반도체 층(110) 및 제2 반도체 층(120)을 포함할 수 있다.
제1 반도체 층(110)은 드레인 배선층(100) 상에 형성되며, 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)으로 구분될 수 있다. 제1 반도체 층(110)은 N 도전형을 가질 수 있다. 예를 들어, 제1 반도체 층(110)은 N 형 불순물이 고농도로 도핑된 반도체 기판의 일부분일 수 있다. 또는, 도시되지는 않았으나, 제1 반도체 층(110)은 N 형 불순물이 고농도로 도핑된 반도체 기판과, 상기 반도체 기판 상에 형성된 N 형 불순물이 고농도로 도핑된 에피택셜 층을 통틀어 지칭할 수도 있다.
제2 반도체 층(120)은 제1 반도체 층(110) 상에 형성되며, 도 1을 참조하여 전술한 액티브 영역(AR), 프레임 영역(FR) 및 터미네이션 영역(TR)으로 구분될 수 있다.
액티브 영역(AR)에 해당하는 제2 반도체 층(120)은 드리프트 층에 해당할 수 있다. 즉, 제2 반도체 층(120)의 액티브 영역(AR)은 P 형 불순물이 포함된 제1 P 필러(121)와, N 형 불순물이 포함된 제1 N 필러(122)가 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치되는 수퍼 정션 구조를 가질 수 있다. 다시 말해서 제2 반도체 층(120)의 액티브 영역(AR)은 복수의 제1 P 필러(121) 및 복수의 제1 P 필러(121) 사이에 형성된 제1 N 필러(122)를 포함할 수 있다.
제1 P 필러(121) 및 제1 N 필러(122)는 제1 방향(X)으로 소정의 폭을 가지며, 제1 방향(X)에 수직한 제2 방향(Y)으로 연장되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 제1 P 필러(121)의 P 형 불순물 농도는 제1 N 필러(122)의 N 형 불순물 농도와 동일할 수 있다. 또한, 제1 P 필러(121)의 제1 방향(X) 폭은 제1 N 필러(122)의 제1 방향(X) 폭과 동일할 수 있다. 이와 다르게, 본 발명의 다른 몇몇의 실시 예에서, 제1 P 필러(121)의 P 형 불순물 농도는 제1 N 필러(122)의 N 형 불순물 농도보다 높고, 제1 P 필러(121)의 제1 방향(X) 폭은 제1 N 필러(122)의 제1 방향(X) 폭보다 좁을 수도 있다. 이와 다르게, 본 발명의 또 다른 몇몇의 실시 예에서, 제1 P 필러(121)의 P 형 불순물 농도는 제1 N 필러(122)의 N 형 불순물 농도보다 낮고, 제1 P 필러(121)의 제1 방향(X) 폭은 제1 N 필러(122)의 제1 방향(X) 폭보다 넓을 수도 있다. 어떤 경우든 제2 반도체 층(120)의 액티브 영역(AR)에 포함되는 P 형 전하량과 N 형 전하량의 균형이 유지될 수 있도록, 불순물 농도와 폭이 적절하게 선택될 수 있다.
제1 P 필러(121) 상에는 P 바디 영역(130)이 형성되고, P 바디 영역(130) 내부에는 P+ 영역(132)이 형성될 수 있다. P+ 영역(132) 내에는 제2 반도체 층(120)의 상면으로부터 소정의 깊이를 가지며 서로 이격되는 두 개의 N+ 영역(134)이 형성될 수 있다.
제1 N 필러(122) 상에는 게이트 유전막(136)이 형성되고, 게이트 유전막(136) 상에는 액티브 폴리 게이트(138)가 형성될 수 있다. 액티브 폴리 게이트(138) 상에는 스페이서(140)가 콘포말하게 형성될 수 있고, 스페이서(140)는 예를 들어 실리콘 질화물을 포함할 수 있다. 스페이서(140) 상에는 절연층(142)이 형성될 수 있다. 절연층(142) 상에는 소오스 전극(144)이 형성될 수 있고, 소오스 전극(144)은 P+ 영역(132)과 접촉을 형성하여 전기적으로 연결될 수 있다.
물론, 제1 P 필러(121) 및 제1 N 필러(122) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다.
도 1과 관련하여 전술한 바와 같이, 제2 반도체 층(120)의 프레임 영역(FR)은 제2 반도체 층(120)의 액티브 영역(AR)을 둘러싸도록 형성될 수 있다.
제2 반도체 층(120)의 프레임 영역(FR)은 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치된 제2 P 필러(123) 및 제2 N 필러(124)를 포함할 수 있다. 다시 말해서 제2 반도체 층(120)의 프레임 영역(FR)은 복수의 제2 P 필러(123) 및 복수의 제2 P 필러(123) 사이에 형성된 제2 N 필러(124)를 포함할 수 있다.
제2 P 필러(123) 및 제2 N 필러(124)는 제1 방향(X)으로 소정의 폭을 가지며, 제1 방향(X)에 수직한 제2 방향(Y)으로 연장되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 제2 P 필러(123) 및 제2 N 필러(124)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 동일할 수 있다. 이와 다르게, 제2 P 필러(123) 및 제2 N 필러(124)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 다르게 형성될 수도 있으며, 프레임 영역(FR)에 포함되는 P 형 전하량과 N 형 전하량의 균형이 유지될 수 있도록, 불순물 농도와 폭이 적절하게 선택될 수 있다.
프레임 영역(FR)에서 제2 반도체 층(120) 상에는, 스페이서(140) 및 절연층(142)이 형성될 수 있다. 절연층(142)의 적어도 일부분은 소오스 전극(144) 및 게이트 전극(150)이 미형성된 영역에 해당할 수 있다. 즉, 소오스 전극(144)과 게이트 전극(150)은 이격되어 형성될 수 있다. 프레임 영역(FR)에서 제2 반도체 층(120) 상에는 소오스 전극(144)과 접촉하여 전기적 연결을 형성하는 영역이 존재할 수 있다.
물론, 프레임 영역(FR)에서 제2 반도체 층(120) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다. 예를 들어, 절연층(142)이 형성되기 전에 필드 산화막(146)이 추가로 형성될 수도 있고, 또는 스페이서(140)가 도 2에 도시된 것과는 다른 형상으로 형성될 수도 있다.
본 실시 예에서, 제2 P 필러(123)는 제2 반도체 층(120)의 상면까지 연결될 수 있다. 이에 따라 복수의 제2 P 필러(123)는 제2 반도체 층(120)의 상면을 통해 소오스 전극(144)과 접촉하여 전기적 연결을 형성할 수도 있다.
한편, 본 실시 예에서, 복수의 제2 P 필러(123) 중 적어도 일부는 제2 반도체 층(120)의 상부에서 서로 전기적으로 연결될 수 있다. 예컨대 3 개의 제2 P 필러(123)가 서로 연결되어, 도 2에 도시된 것과 같은 형상을 가질 수 있으나, 제2 P 필러(123)의 개수와 구체적인 형상은 도 2에 도시된 것에 제한되지 않고 얼마든지 달라질 수 있다.
도 1과 관련하여 전술한 바와 같이, 제2 반도체 층(120)의 터미네이션 영역(TR)은 제2 반도체 층(120)의 프레임 영역(FR)을 둘러싸도록 형성될 수 있다.
제2 반도체 층(120)의 터미네이션 영역(TR)은 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치된 제3 P 필러(127) 및 제3 N 필러(128)를 포함할 수 있다. 다시 말해서 제2 반도체 층(120)의 터미네이션 영역(TR)은 복수의 제3 P 필러(127) 및 복수의 제3 P 필러(127) 사이에 형성된 제3 N 필러(128)를 포함할 수 있다.
터미네이션 영역(TR)에서 제2 반도체 층(120)은 P 형 불순물이 포함된 제3 P 필러(127)와, N 형 불순물이 포함된 제3 N 필러(128)가 제1 반도체 층(110)의 상면에 평행한 제1 방향(X)을 따라 교대로 배치되는 수퍼 정션 구조를 가짐에 따라 반도체 장치(2)의 브레이크다운 전압이 증가할 수 있다.
제3 P 필러(127) 및 제3 N 필러(128)는 제1 방향(X)으로 소정의 폭을 가지며, 제1 방향(X)에 수직한 제2 방향(Y)으로 연장되도록 형성될 수 있다.
본 발명의 몇몇의 실시 예에서, 제3 P 필러(127) 및 제3 N 필러(128)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 동일할 수 있다. 이와 다르게, 제3 P 필러(127) 및 제3 N 필러(128)의 제1 방향(X) 폭 및 불순물 농도는 액티브 영역(AR)의 제1 P 필러(121) 및 제1 N 필러(122)의 제1 방향(X) 폭 및 불순물 농도와 다르게 형성될 수도 있으며, 터미네이션 영역(TR)에 포함되는 P 형 전하량과 N 형 전하량의 균형이 유지될 수 있도록, 불순물 농도와 폭이 적절하게 선택될 수 있다.
터미네이션 영역(TR)에서 제2 반도체 층(120) 상에는 필드 산화막(146)이 형성되고, 필드 산화막(146) 상에는 스페이서(140) 및 절연층(142)이 형성될 수 있다. 특히, 터미네이션 영역(TR)에서 제2 반도체 층(120) 상의 일부 영역에 있어서, 필드 산화막(146) 상에 필드 플레이트(148)가 형성되고, 필드 플레이트(148) 상에 스페이서(140) 및 절연층(142)이 형성될 수 있다. 절연층(142) 상에는 게이트 전극(150)이 형성될 수 있고, 게이트 전극(150)은 필드 플레이트(148)와 접촉을 형성하여 전기적으로 연결될 수 있다.
한편, 필드 산화막(146) 상에는 게이트 전극(150)과 이격되어 플로팅 전극(152)이 형성될 수 있다. 플로팅 전극(152)은 터미네이션 영역(TR)의 단부에 위치하여 전계를 멈추게 하는 필드 스탑 층의 역할을 할 수 있다. 여기서 플로팅 전극(150)은 반도체 장치(2)를 포함하는 칩의 외부 단자와 연결되지 않는다는 의미에서 플로팅 전극(150)이라고 지칭하였으나, 플로팅 전극(150)이 전기적으로 플로팅되어 있다는 의미는 아니다. 예를 들어, 플로팅 전극(150)의 칩의 일부 영역에 형성된 실리콘(Si) 영역에 전기적으로 접촉할 수 있다.
물론, 터미네이션 영역(TR)에서 제2 반도체 층(120) 상에 형성되는 구조는, 전술한 구조에 한정되지 않고, 구체적인 구현 목적에 따라 얼마든지 변형될 수 있다.
제2 반도체 층(120)의 액티브 영역(AR)에는 상부 필러 영역(125a), 중간 필러 영역(125b) 및 하부 필러 영역(125c)이 정의될 수 있다.
상부 필러 영역(125a)은 제1 P 필러(121)의 상부 영역 및 제1 N 필러(122)의 상부 영역을 포함할 수 있고, 하부 필러 영역(125c)은 제1 P 필러(121)의 하부 영역 및 제1 N 필러(122)의 하부 영역을 포함할 수 있다. 그리고, 중간 필러 영역(125b)은 상부 필러 영역(125a)과 하부 필러 영역(125c) 사이에 형성될 수 있다.
본 실시 예에서, 상부 필러 영역(125a)의 전체 전하량은 하부 필러 영역(125c)의 전체 전하량보다 클 수 있다. 여기서, 전체 전하량이라는 의미는 P 형 전하량과 N 형 전하량의 총합을 의미할 수 있다. 즉, 제1 P 필러(121)의 상부 영역 및 제1 N 필러(122)의 상부 영역에서 도핑에 의한 전체 전하량은, 제1 P 필러(121)의 하부 영역 및 제1 N 필러(122)의 하부 영역에서 도핑에 의한 전체 전하량보다 클 수 있다.
또한, 전하량은 상부 필러 영역(125a)의 상단에 가까워질수록 증가하고, 하부 필러 영역(125c)의 하단에 가까워질수록 감소할 수 있다. 즉, 전하량은 제1 P 필러(121)의 상부 영역 및 제1 N 필러(122)의 상부 영역의 상단에 가까워질수록 커지고, 제1 P 필러(121)의 하부 영역 및 제1 N 필러(122)의 하부 영역의 하단에 가까워질수록 작아질 수 있다.
한편, 본 실시 예에서, 상부 필러 영역(125a)에서는 N 형 전하량보다 P 형 전하량이 크고, 하부 필러 영역(125c)에서는 P 형 전하량보다 N 형 전하량이 클 수 있다. 즉, 제1 P 필러(121)의 상부 영역 및 제1 N 필러(122)의 상부 영역에서는 N 형 전하량보다 P 형 전하량이 크고, 제1 P 필러(121)의 하부 영역 및 제1 N 필러(122)의 하부 영역에서는 P 형 전하량보다 N 형 전하량이 클 수 있다.
이에 따라, 제1 P 필러(121) 및 제1 N 필러(122)에서의 전하량은 다음과 같이 분포될 수 있다. 제1 P 필러(121)의 P 형 전하량은 제1 P 필러(121)의 상단에서 시작하여 하단으로 갈수록 감소하는 추세를 보이며, 제1 N 필러(122)의 N 형 전하량도 제1 N 필러(122)의 상단에서 시작하여 하단으로 갈수록 감소하는 추세를 보일 수 있다. 또한, 제1 P 필러(121)의 P 형 전하량이 상단에서 하단으로 갈수록 감소하는 추세는 제1 N 필러(122)의 N 형 전하량이 상단에서 하단으로 갈수록 감소하는 추세보다 더 급격하게 변화하는 것일 수 있다.
이에 따라, 제1 P 필러(121) 및 제1 N 필러(122)의 상단 또는 상단에 인접한 동일 높이에서 P 형 전하량은 N 형 전하량보다 더 클 수 있다. 또한, 제1 P 필러(121) 및 제1 N 필러(122)의 하단 또는 하단에 인접한 동일 높이에서 N 형 전하량은 P 형 전하량보다 더 클 수 있다.
또한, 상부 필러 영역(125a)의 상단의 전체 전하량은 상부 필러 영역(125a)의 하단의 전체 전하량보다 크고, 상부 필러 영역(125a)에서는 N 형 전하량보다 P 형 전하량이 클 수 있다. 그리고 하부 필러 영역(125c)의 상단의 전체 전하량은 하부 필러 영역(125c)의 하단의 전체 전하량보다 크고, 하부 필러 영역(125c)에서는 P 형 전하량보다 N 형 전하량이 클 수 있다.
이와 같은 분포를 종합하면, 중간 필러 영역(125b)은, P 형 전하량과 N 형 전하량이 균형을 이루는 전하량 균형 영역을 포함할 수 있다. 즉, 전하량 균형 영역에서는, 제1 P 필러(121)의 상단에서 하단으로 상대적으로 가파르게 감소하는 제1 P 필러(121)의 P 형 전하량과, 제1 N 필러(122)의 상단에서 하단으로 상대적으로 완만하게 감소하는 제1 N 필러(122)의 N 형 전하량의 밸런스가 맞게 되어, 전하량 균형 영역에서 P 형 전하량과 N 형 전하량이 균형을 이룰 수 있다.
상기 분포로 인해, 제1 P 필러(121) 및 제1 N 필러(122)는 반드시 전하량 균형 영역에 대응하는 영역을 포함하게 된다. 다시 말해서, 제2 반도체 층(120)의 액티브 영역(AR)에서는 전하량 균형 영역이 명확하게 정의될 수 있고, 전하량 균형 영역을 포함하는 중간 필러 영역(125b) 역시 명확하게 정의될 수 있다.
이에 따라, 중간 필러 영역(125b)을 기준으로 상부에 위치하는 상부 필러 영역(125a)과, 중간 필러 영역(125b)을 기준으로 하부에 위치하는 하부 필러 영역(125c) 역시 명확하게 정의될 수 있다. 여기서, 상부 필러 영역(125a)은 제1 P 필러(121)의 P 전하량이 우세하므로 P 리치 영역, 하부 필러 영역(125c)은 제1 N 필러(122)의 N 전하량이 우세하므로 N 리치 영역이라고 지칭할 수도 있다.
그러므로 상부 필러 영역(125a)과 중간 필러 영역(125b)의 경계 및 중간 필러 영역(125b)과 하부 필러 영역(125c)의 경계는 특정 높이나 비율로 설정되는 것이 아니라, 구체적인 수퍼 정션 반도체 장치의 구체적인 구현 목적에 따른 설계, 구현 방법, 공정 환경 등에 따라 달라질 수 있다. 그러나 분명한 점은, 상부 필러 영역(125a)과 중간 필러 영역(125b)의 경계 및 중간 필러 영역(125b)과 하부 필러 영역(125c)의 경계는, 제품 제조 과정에 있어서 중간 필러 영역(125b)이 명확하게 결정될 수 있음에 따라, 이에 따라 필연적으로 명확하게 결정될 수 있다는 것이다.
도 3 내지 도 8은 본 발명의 일 실시 예에 따른 반도체 장치의 전하량 분포를 설명하기 위한 도면들이다.
도 3을 참조하면, 도 4 내지 도 7에 도시된 그래프들은 본 발명의 일 실시 예에 따른 반도체 장치(2)에서 AA' 라인 및 BB' 라인을 따라 변화하는 전하량을 나타낸 것이다.
AA' 라인은 액티브 영역(AR)에서 제1 N 필러(122)를 제3 방향(Z)을 따르되, 제1 N 필러(122)의 제1 방향(X) 폭의 중심을 지나도록 정의된 라인이고, BB' 라인은 액티브 영역(AR)에서 제1 P 필러(121)를 제3 방향(Z)을 따르되, 제1 P 필러(121)의 제1 방향(X) 폭의 중심을 지나도록 정의된 라인이다. 도 4 내지 도 7에서는 AA' 라인을 따라 변화하는 전하량을 "NP"로 나타내고, BB' 라인을 따라 변화하는 전하량을 "PP"로 나타내었다.
도 4를 참조하면, AA' 라인을 따라 NP는 선형으로 감소하고, BB' 라인을 따라 PP 역시 선형으로 감소함을 알 수 있다. 구체적으로, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량 및 N 전하량은 선형으로 감소할 수 있다.
이 경우, BB' 라인을 따르는 PP는 제1 기울기로 감소하고, AA' 라인을 따르는 NP는 제1 기울기보다 낮은 제2 기울기로 감소할 수 있다. 즉, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량은 제1 기울기로 감소하고 N 전하량은 제1 기울기보다 낮은 제2 기울기로 감소할 수 있다.
도 5를 참조하면, AA' 라인을 따라 NP는 선형으로 감소하고, BB' 라인을 따라 PP는 비선형으로 감소함을 알 수 있다. 여기서 비선형이란 도시된 것과 같이 리플(ripple)을 갖는 경우를 의미할 수 있다. 구체적으로, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량은 비선형으로 감소하고 N 전하량은 선형으로 감소할 수 있다.
이 경우, BB' 라인을 따르는 PP는 리플을 갖더라도 전체적인 추세는 제1 기울기로 감소하고, AA' 라인을 따르는 NP는 제1 기울기보다 낮은 제2 기울기로 감소할 수 있다. 즉, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량의 변화는 전체적으로 제1 기울기의 감소 추세를 가질 수 있고 N 전하량은 제1 기울기보다 낮은 제2 기울기로 감소할 수 있다.
도 6을 참조하면, AA' 라인을 따라 NP는 비선형으로 감소하고, BB' 라인을 따라 PP는 선형으로 감소함을 알 수 있다. 구체적으로, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량은 선형으로 감소하고 N 전하량은 비선형으로 감소할 수 있다.
이 경우, BB' 라인을 따르는 PP는 제1 기울기로 감소하고, AA' 라인을 따르는 NP는 리플을 갖더라도 전체적인 추세가 제1 기울기보다 낮은 제2 기울기로 감소할 수 있다. 즉, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량은 제1 기울기로 감소할 수 있고 N 전하량의 변화는 전체적으로 제1 기울기보다 낮은 제2 기울기의 감소 추세를 가질 수 있다.
도 7을 참조하면, AA' 라인을 따라 NP는 비선형으로 감소하고, BB' 라인을 따라 PP 역시 비선형으로 감소함을 알 수 있다. 구체적으로, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량 및 N 전하량은 비선형으로 감소할 수 있다.
이 경우, BB' 라인을 따르는 PP는 리플을 갖더라도 전체적인 추세는 제1 기울기로 감소하고, AA' 라인을 따르는 NP는 리플을 갖더라도 전체적인 추세가 제1 기울기보다 낮은 제2 기울기로 감소할 수 있다. 즉, 액티브 영역(AR)의 상부 필러 영역(125a)의 상단부터 하부 필러 영역(125c)의 하단까지 P 전하량의 변화는 전체적으로 제1 기울기의 감소 추세를 가질 수 있고 N 전하량의 변화는 전체적으로 제1 기울기보다 낮은 제2 기울기의 감소 추세를 가질 수 있다.
도 8을 참조하면, 필러의 농도 프로파일을 나타내는 시뮬레이션 데이터가 도시되어 있다.
도 8의 (a) 및 (c)는 레퍼런스 수퍼 정션 구조에서의 시뮬레이션에 관한 것이고, (b) 및 (d)는 본 발명의 수퍼 정션 구조에 따른 시뮬레이션에 관한 것이다.
레퍼런스 수퍼 정션 구조에서, (a)와 같이 z 방향으로 필러의 농도를 나타낸 결과가 (c)에 도시되어 있다. (c)에서, 필러의 상부에서는 P 전하량이 N 전하량보다 미세하게 높고 필러의 하부에서는 P 전하량이 N 전하량보다 미세하게 낮지만, P 필러의 농도와 N 필러의 농도의 전체적인 추세는 z 방향에 따라 일정하게 나타난다.
본 발명의 수퍼 정션 구조에서, (b)와 같이 z 방향으로 필러의 농도를 나타낸 결과가 (d)에 도시되어 있다. (d)에서, 필러의 상부에서는 P 전하량이 N 전하량보다 높고 필러의 하부에서는 P 전하량이 N 전하량보다 낮으며, P 필러의 농도와 N 필러의 농도의 전체적인 추세는 z 방향에 따라 감소하는 것으로 나타난다. 또한, P 전하량의 변화는 전체적으로 제1 기울기의 감소 추세를 가지며 N 전하량의 변화는 전체적으로 제1 기울기보다 낮은 제2 기울기의 감소 추세를 가진다.
도 9 내지 도 13은 본 발명의 실시 예들에 따른 반도체 장치의 유리한 효과를 설명하기 위한 도면들이다.
도 9를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치에 대한 대표적인 응용 회로(3)가 도시되어 있다. 수퍼 정션 반도체 장치(TR)의 게이트(G)는 게이트 산화막에 의해 드레인(D) 및 소오스(S)와 절연되어 있으며, 드레인(D)과 소오스(S) 사이에는 기판을 통해 PN 접합이 형성되어 있다.
수퍼 정션 반도체 장치(TR)가 구현되는 칩을 소형화하게 되면, 이로 인해 기생 정전 용량의 값이 작아질 수 있다. 기생 정전 용량의 값이 작아지면 수퍼 정션 반도체 장치(TR)의 스위칭 속도는 빨라지지만, 예를 들어 턴 오프 동작 시, 스위칭 파형에서 가파른 dVDS/dt, dID/dt 기울기가 가파르게 됨으로 인한 EMI 문제, 드레인 전압(VDS)의 오버슈트가 심해지는 문제, 게이트 전압(VGS)의 오실레이션 또는 스파이킹이 심해지는 문제 등이 수반될 수 있다.
이와 관련하여, 본 발명의 실시 예들에 따른 반도체 장치에 따르면, 액티브 영역(ACT) 필러의 P 형 및 N 형 전하량이, 수직 방향으로 가운데 부근은 전하 균형 상태이면서, 그 위쪽은 P 리치이고 그 아래쪽은 N 리치가 되도록 분포되고, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포되어, 턴 오프 스위칭 동작 시, 드레인 전압의 증가에 따른 N 필러 상부 영역의 공핍층 폭의 증가 속도를 느리게 하여, 차지 포켓을 형성을 촉진할 수 있고, 차지 포켓으로 인해 기생 정전 용량(CGD) 값이 증가하는 효과를 얻을 수 있게 된다. 여기서, 차지 포켓은 공핍 영역 중간에 고립된 중성 영역(neutral region)을 의미할 수 있다.
이미 알려진 바와 같이, 기생 정전 용량(CGD) 값이 증가하면, 드레인 전압(VDS)은 완만하게 변화, 즉, dVDS/dt 기울기가 작아질 수 있다. 응용 회로(3)에서 스위칭 동작 해석을 하면, 턴 오프 동작 시 dVDS/dt는 다음과 같이 기생 정전 용량(CGD)과 반비례 관계에 있기 때문이다.
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이에 따라, 칩을 소형화하면서도 기생 정전 용량(CGD) 값이 증가하는 효과로 인해, 드레인 전압(VDS)이 너무 급격하게 변화하지 않도록 조절할 수 있으므로, EMI 특성, 드레인 전압(VDS)의 오버슈트 및 게이트 전압(VGS)의 오실레이션 또는 스파이킹에 관한 성능을 현저히 개선시킬 수 있다. 또한, 본 발명의 실시 예들에 따른 반도체 장치는, 액티브 영역(ACT)의 위쪽으로 갈수록 P 필러 및 N 필러 모두 전하량이 증가하고, 아래쪽으로 갈수록 반대로 P 필러 및 N 필러 모두 전하량이 감소하는 독창적인 대칭성을 가짐으로 인해, 전하량 불균형에 따른 BVDSS 감소 또는 소자의 저항 값(RDS(ON)) 변화와 같은 부정적인 영향을 최소화할 수 있다. 이에 따라, 본 발명의 실시 예들에 따른 반도체 장치는, 칩의 소형화를 실현하면서도 신뢰성과 안정성을 확보할 수 있다.
도 10 내지 도 12를 참조하면, 스위칭 파형에서 가파른 dVDS/dt, dID/dt 기울기가 가파르게 됨으로 인한 EMI 문제, 드레인 전압(VDS)의 오버슈트가 심해지는 문제, 게이트 전압(VGS)의 오실레이션 또는 스파이킹이 심해지는 문제가 개선되는 효과를 나타낸 시뮬레이션 데이터가 도시되어 있다. 도 10 내지 도 12에서 (a)의 점선은 레퍼런스 데이터를 나타낸 것이고, (b)의 실선은 본 발명의 실시 예들에 따른 반도체 장치에 대한 데이터를 나타낸 것이다.
도 10을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치에 대한 시뮬레이션 결과에 따르면, 'A'로 표시한 바와 같이, 드레인 전압(VDS)의 오버슈트가 감소하는 효과가 발생하였음을 알 수 있다.
이어서 도 11을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치에 대한 시뮬레이션 결과에 따르면, 'B1'로 표시한 바와 같이, 게이트 전압(VGS)의 오실레이션의 최고점의 값이 낮아지고, 'B2'로 표시한 바와 같이, 게이트 전압(VGS)의 오실레이션의 최저점의 값이 높아짐에 따라, 게이트 전압(VGS)의 오실레이션 또는 스파이킹이 감소하는 효과가 발생하였음을 알 수 있다.
이어서 도 12를 참조하면, 본 발명의 실시 예들에 따른 반도체 장치에 대한 시뮬레이션 결과에 따르면, 'C'로 표시한 바와 같이 dVDS/dt의 기울기가 감소하는 효과가 발생하였음을 알 수 있다.
한편, 도 13을 참조하면, 본 발명의 실시 예들에 따른 반도체 장치에 대한 시뮬레이션 결과로, 'D'로 표시한 바와 같이, 기생 정전 용량(CGD) 값이 증가하는 효과가 발생하였음을 알 수 있다. 도 13에서 Ca의 실선은 레퍼런스 데이터를 나타낸 것이고, Cb의 점선은 본 발명의 실시 예들에 따른 반도체 장치에 대한 데이터를 나타낸 것이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치에는, 드레인 배선층(110)과 소오스 전극(144)을 통해 인가되는 드레인 전압이 증가하는 동안, 제1 N 필러(122)에 차지 포켓이 형성될 수 있다.
도 14에서 I는 드레인 전압이 낮은 경우, 즉, 드레인 전압이 상승하기 시작하는 순간에서의 시뮬레이션 결과를 나타낸 것이고, II는 드레인 전압이 상승하는 동안의 시뮬레이션 결과를 나타낸 것이며, III은 드레인 전압이 II보다 더 상승한 후의 시뮬레이션 결과를 나타낸 것이다. 그리고 (a), (c), (e)는 레퍼런스에 대한 시뮬레이션 결과를 나타낸 것이고, (b), (d), (f)는 본 발명의 실시 예들에 따른 반도체 장치에 대한 시뮬레이션 결과를 나타낸 것이다.
I를 참조하면, 백색 경계선으로 표시된 공핍층이 형성되는데, (a)와 비교하여 (b)에서는 공핍층 폭이 작아 기생 정전 용량(CGD) 값이 증가하는 효과가 발생하였음을 알 수 있다.
II를 참조하면, 차지 포켓(CP1, CP2, CP3)이 형성되는데, (c)와 비교하여 (d)에서는 더 많은 양의 차지 포켓(CP2, CP3)이 형성되어, 더 많은 양의 차지 포켓으로 인해 기생 정전 용량(CGD) 값이 증가하는 효과가 발생하였음을 알 수 있다.
III을 참조하면, (e)의 경우, II보다 더 드레인 전압이 상승하게 되어 차지 포켓이 소멸된 반면, (f)의 경우, 차지 포켓의 양이 더 많았기 때문에, II보다 더 드레인 전압이 상승하게 된 경우에도 잔존하는 차지 포켓(CP4)이 여전히 존재하며, 이에 따라 기생 정전 용량(CGD) 값이 증가하는 효과가 발생하였음을 알 수 있다.
I에서 공핍층의 폭이 작은 특징 및 II와 III에서 차지 포켓이 더 많이 형성되는 특징에 대한 근본적인 원인은, 본 발명의 실시 예들에 따른 구조의 상부 영역(예컨대, 상부 필러 영역(125a))에서 N 형 전하량이 많기 때문이다. 이에 따라, N 영역(예컨대, 제1 N 필러(122))의 공핍이 지연되고 좀 더 높은 전압이 가해진 후에 레퍼런스 소자와 유사한 공핍 상황이 만들어지게 된다. 이와 같은 상황을 만들기 위해 단순히 N 형 전하량만 증가시키는 경우, 전하 균형이 깨져서 브레이크다운 전압이 감소하는 문제가 발생될 수 있으나, 본 발명의 실시 예들에 따른 구조에서는 P 형 전하량도 함께 증가시킴으로써 전하 균형 상태를 레퍼런스 소자와 동일하게 유지하면서 상술한 효과를 얻을 수 있다.
도 15는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법(4)은, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포시키기 위해 다음 단계들을 포함할 수 있다.
(a)에 기판이 제공될 수 있다. 여기서, 기판은 N 도전형을 가질 수 있다. 예를 들어, 기판은 N 형 불순물이 고농도로 도핑된 반도체 기판의 일부분일 수 있다.
(b)에 도시된 바와 같이, 기판 상에 제1 에피택셜 층(EPI1)이 형성될 수 있다. 즉, 기판 상에 제1 에피택셜 층(EPI1)이 성장될 수 있다. 여기서 제1 에피택셜 층(EPI1)은 제1 도핑 농도를 가질 수 있다.
(c) 내지 (e)에 도시된 바와 같이, 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2) 내지 제5 에피택셜 층(EPI5)이 순차적으로 형성될 수 있다. 즉, 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2) 내지 제5 에피택셜 층(EPI5)이 순차적으로 성장될 수 있다. 여기서, 제2 에피택셜 층(EPI2) 내지 제5 에피택셜 층(EPI5)은 각각 제2 도핑 농도 내지 제5 도핑 농도를 가질 수 있다.
(e)의 필러(PL)에서, 제1 에피택셜 층(EPI1)의 제1 도핑 농도는 가장 낮고, 제5 에피택셜 층(EPI5)의 제5 도핑 농도는 가장 높도록, 그리고 제2 에피택셜 층(EPI2)의 제2 도핑 농도 내지 제4 에피택셜 층(EPI4)의 제4 도핑 농도는 제1 도핑 농도와 제5 도핑 농도 사이에서 순차적으로 높아지도록, 제조 공정이 수행될 수 있다.
(e)의 필러(PL)는 N 필러 또는 P 필러일 수 있다. 즉, N 형 불순물을 도핑하여 상기 (a) 내지 (e)의 단계들을 수행함으로써 N 필러를 형성할 수 있고, P 형 불순물을 도핑하여 상기 (a) 내지 (e)의 단계들을 수행함으로써 P 필러를 형성할 수 있다.
도 16 내지 도 17은 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법(5)은, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포시키기 위해 다음 단계들을 포함할 수 있다.
(a)에 기판이 제공될 수 있다. 여기서, 기판은 N 도전형을 가질 수 있다. 예를 들어, 기판은 N 형 불순물이 고농도로 도핑된 반도체 기판의 일부분일 수 있다.
(b)에 도시된 바와 같이, 기판 상에 제1 에피택셜 층(EPI1)이 형성될 수 있다. 즉, 기판 상에 제1 에피택셜 층(EPI1)이 성장될 수 있다. 여기서 제1 에피택셜 층(EPI1)은 제1 도핑 농도를 가질 수 있다.
(c) 내지 (d)에 도시된 바와 같이, 제1 에피택셜 층(EPI1) 상에 포토 레지스트(PR)를 형성한 후, 오픈 영역이 al의 면적을 갖도록 패터닝을 수행할 수 있다. 다음으로, 해당 오픈 영역에 대해 불순물을 주입하는 이온 주입 공정을 수행하여 제1 이온 주입 층(IM1)을 형성할 수 있다. 여기서, 제1 이온 주입 층(IM1)은 제1 도즈(dose) 량을 가질 수 있다.
(e)에 도시된 바와 같이, 제1 이온 주입 층(IM1)이 형성된 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2)이 형성될 수 있다. 즉, 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2)이 성장될 수 있다. 여기서 제2 에피택셜 층(EPI1)은 제1 도핑 농도와 실질적으로 동일한 제2 도핑 농도를 가질 수 있다. 여기서, 본 명세서에서, 2 개의 값이 "실질적으로 동일"하다는 의미는, 2 개의 값이 동일하거나, 2 개의 값이 반도체 제조 공정상 합리적으로 고려될 수 있는 허용 범위 또는 오차 범위 내에 모두 포함됨을 의미할 수 있다.
(f) 내지 (g)에 도시된 바와 같이, 제2 에피택셜 층(EPI2) 상에 포토 레지스트(PR)를 형성한 후, 오픈 영역이 a2의 면적을 갖도록 패터닝을 수행할 수 있다. 여기서 a2는 a1보다 큰 값일 수 있다. 다음으로, 해당 오픈 영역에 대해 불순물을 주입하는 이온 주입 공정을 수행하여 제2 이온 주입 층(IM2)을 형성할 수 있다. 여기서, 제2 이온 주입 층(IM2)은 제1 도즈 량과 실질적으로 동일한 제2 도즈 량을 가질 수 있다.
이어서 도 17을 참조하면, (h) 내지 (k)에 도시된 바와 같이, 도 16의 (e) 내지 (g)와 같은 방식으로, 제2 이온 주입 층(IM2)이 형성된 제2 에피택셜 층(EPI2) 상에 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)이 형성될 수 있으며, 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)은 제1 도핑 농도와 실질적으로 동일한 제3 도핑 농도 내지 제5 도핑 농도를 가질 수 있다.
또한, 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)에 대해 전술한 방식으로 이온 주입 공정을 수행하여, 제3 이온 주입 층(IM3) 내지 제5 이온 주입 층(IM5)을 형성할 수 있다. 여기서, 제3 이온 주입 층(IM3) 내지 제5 이온 주입 층(IM5)은 제1 도즈 량과 실질적으로 동일한 제3 도즈 량 내지 제5 도즈 량을 가질 수 있다.
또한, 제1 이온 주입 층(IM1)의 면적은 가장 작고, 제5 이온 주입 층(IM5)의 면적은 가장 크고, 그리고 제2 이온 주입 층(IM2)의 면적 내지 제4 이온 주입 층(IM4)의 면적은, 제1 이온 주입 층(IM1)의 면적과 제5 이온 주입 층(IM5)의 면적 사이에서 순차적으로 커지도록 제조 공정이 수행될 수 있다.
(l)에 도시된 바와 같이, 이온 주입 층의 형성이 완료된 후, 확산 공정을 수행하여 필러(PL)를 형성할 수 있다. 여기서 필러(PL)는 N 필러 또는 P 필러일 수 있다. 즉, N 형 불순물을 이용하여 상기 (a) 내지 (l)의 단계들을 수행함으로써 N 필러를 형성할 수 있고, P 형 불순물을 이용하여 상기 (a) 내지 (l)의 단계들을 수행함으로써 P 필러를 형성할 수 있다.
도 18 내지 도 19는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 18을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법(6)은, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포시키기 위해 다음 단계들을 포함할 수 있다.
(a)에 기판이 제공될 수 있다. 여기서, 기판은 N 도전형을 가질 수 있다. 예를 들어, 기판은 N 형 불순물이 고농도로 도핑된 반도체 기판의 일부분일 수 있다.
(b)에 도시된 바와 같이, 기판 상에 제1 에피택셜 층(EPI1)이 형성될 수 있다. 즉, 기판 상에 제1 에피택셜 층(EPI1)이 성장될 수 있다. 여기서 제1 에피택셜 층(EPI1)은 제1 도핑 농도를 가질 수 있다.
(c) 내지 (d)에 도시된 바와 같이, 제1 에피택셜 층(EPI1) 상에 포토 레지스트(PR)를 형성한 후, 오픈 영역이 al의 면적을 갖도록 패터닝을 수행할 수 있다. 다음으로, 해당 오픈 영역에 대해 불순물을 주입하는 이온 주입 공정을 수행하여 제1 이온 주입 층(IM1)을 형성할 수 있다. 여기서, 제1 이온 주입 층(IM1)은 제1 도즈 량을 가질 수 있다.
(e)에 도시된 바와 같이, 제1 이온 주입 층(IM1)이 형성된 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2)이 형성될 수 있다. 즉, 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2)이 성장될 수 있다. 여기서 제2 에피택셜 층(EPI1)은 제1 도핑 농도와 실질적으로 동일한 제2 도핑 농도를 가질 수 있다.
(f) 내지 (g)에 도시된 바와 같이, 제2 에피택셜 층(EPI2) 상에 포토 레지스트(PR)를 형성한 후, 오픈 영역이 a2의 면적을 갖도록 패터닝을 수행할 수 있다. 여기서 a2는 a1과 실질적으로 동일한 값일 수 있다. 다음으로, 해당 오픈 영역에 대해 불순물을 주입하는 이온 주입 공정을 수행하여 제2 이온 주입 층(IM2)을 형성할 수 있다. 여기서, 제2 이온 주입 층(IM2)은 제1 도즈 량보다 더 많은 제2 도즈 량을 가질 수 있다.
이어서 도 19를 참조하면, (h) 내지 (k)에 도시된 바와 같이, 도 18의 (e) 내지 (g)와 같은 방식으로, 제2 이온 주입 층(IM2)이 형성된 제2 에피택셜 층(EPI2) 상에 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)이 형성될 수 있으며, 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)은 제1 도핑 농도와 실질적으로 동일한 제3 도핑 농도 내지 제5 도핑 농도를 가질 수 있다.
또한, 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)에 대해 전술한 방식으로 이온 주입 공정을 수행하여, 제3 이온 주입 층(IM3) 내지 제5 이온 주입 층(IM5)을 형성할 수 있다. 여기서, 제3 이온 주입 층(IM3) 내지 제5 이온 주입 층(IM5)은 제1 이온 주입 층(IM1) 내지 제2 이온 주입 층(IM2)과 실질적으로 동일한 면적을 가질 수 있다.
또한, 제1 이온 주입 층(IM1)의 제1 도즈 량은 가장 적고, 제5 이온 주입 층(IM5)의 제5 도즈 량은 가장 많고, 그리고 제2 이온 주입 층(IM2)의 제2 도즈 량 내지 제4 이온 주입 층(IM4)의 제4 도즈 량은, 제1 이온 주입 층(IM1)의 제1 도즈 량과 제5 이온 주입 층(IM5)의 제5 도즈 량 사이에서 순차적으로 증가하도록 제조 공정이 수행될 수 있다.
(l)에 도시된 바와 같이, 이온 주입 층의 형성이 완료된 후, 확산 공정을 수행하여 필러(PL)를 형성할 수 있다. 여기서 필러(PL)는 N 필러 또는 P 필러일 수 있다. 즉, N 형 불순물을 이용하여 상기 (a) 내지 (l)의 단계들을 수행함으로써 N 필러를 형성할 수 있고, P 형 불순물을 이용하여 상기 (a) 내지 (l)의 단계들을 수행함으로써 P 필러를 형성할 수 있다.
도 20 내지 도 21은 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 20을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법(7)은, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포시키기 위해 다음 단계들을 포함할 수 있다.
(a)에 기판이 제공될 수 있다. 여기서, 기판은 N 도전형을 가질 수 있다. 예를 들어, 기판은 N 형 불순물이 고농도로 도핑된 반도체 기판의 일부분일 수 있다.
(b)에 도시된 바와 같이, 기판 상에 제1 에피택셜 층(EPI1)이 형성될 수 있다. 즉, 기판 상에 제1 에피택셜 층(EPI1)이 성장될 수 있다. 여기서 제1 에피택셜 층(EPI1)은 제1 도핑 농도를 가질 수 있다.
(c)에 도시된 바와 같이, 제1 에피택셜 층(EPI1)에 대해 불순물을 주입하는 이온 주입 공정을 수행하여 제1 이온 주입 층(IM1)을 형성할 수 있다. 여기서, 제1 이온 주입 층(IM1)은 제1 도즈 량을 가질 수 있다.
(d)에 도시된 바와 같이, 제1 이온 주입 층(IM1)이 형성된 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2)이 형성될 수 있다. 즉, 제1 에피택셜 층(EPI1) 상에 제2 에피택셜 층(EPI2)이 성장될 수 있다. 여기서 제2 에피택셜 층(EPI1)은 제1 도핑 농도와 실질적으로 동일한 제2 도핑 농도를 가질 수 있다.
(e)에 도시된 바와 같이, 제2 에피택셜 층(EPI1)에 대해 불순물을 주입하는 이온 주입 공정을 수행하여 제2 이온 주입 층(IM2)을 형성할 수 있다. 여기서, 제1 이온 주입 층(IM2)은 제1 도즈 량보다 더 많은 제2 도즈 량을 가질 수 있다.
이어서 도 21을 참조하면, (f) 내지 (h)에 도시된 바와 같이, 도 20의 (d) 내지 (e)와 같은 방식으로, 제2 이온 주입 층(IM2)이 형성된 제2 에피택셜 층(EPI2) 상에 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)이 형성될 수 있으며, 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)은 제1 도핑 농도와 실질적으로 동일한 제3 도핑 농도 내지 제5 도핑 농도를 가질 수 있다.
또한, 제3 에피택셜 층(EPI3) 내지 제5 에피택셜 층(EPI5)에 대해 전술한 방식으로 이온 주입 공정을 수행하여, 제3 이온 주입 층(IM3) 내지 제5 이온 주입 층(IM5)을 형성할 수 있다.
여기서, 제1 이온 주입 층(IM1)의 제1 도즈 량은 가장 적고, 제5 이온 주입 층(IM5)의 제5 도즈 량은 가장 많고, 그리고 제2 이온 주입 층(IM2)의 제2 도즈 량 내지 제4 이온 주입 층(IM4)의 제4 도즈 량은, 제1 이온 주입 층(IM1)의 제1 도즈 량과 제5 이온 주입 층(IM5)의 제5 도즈 량 사이에서 순차적으로 증가하도록 제조 공정이 수행될 수 있다.
(i)에 도시된 바와 같이, 이온 주입 층의 형성이 완료된 후, 확산 공정을 수행하여 필러(PL)를 형성할 수 있다. 여기서 필러(PL)는 N 필러 또는 P 필러일 수 있다. 즉, N 형 불순물을 이용하여 상기 (a) 내지 (i)의 단계들을 수행함으로써 N 필러를 형성할 수 있고, P 형 불순물을 이용하여 상기 (a) 내지 (i)의 단계들을 수행함으로써 P 필러를 형성할 수 있다.
도 22 내지 도 25는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 특히, 도 22 내지 도 25는, 도 18 내지 도 19의 반도체 장치의 제조 방법(6)을 이용하여, P 필러 및 N 필러를 모두 형성하는 예시적인 제조 방법을 설명하기 위한 도면들이다.
도 22를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법(8)은, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포하는 P 필러 및 N 필러를 모두 형성하기 위해 다음 단계들을 포함할 수 있다.
(a) 내지 (d)의 단계들은, 도 18의 (a) 내지 (d)의 단계들을 참조할 수 있으므로, 여기서는 중복되는 설명은 생략하도록 한다. (d) 단계의 결과, 제1 P 형 이온 주입 층(IM1a)이 제1 에피택셜 층(EPI1)에 형성될 수 있고, 제1 P 형 이온 주입 층(IM1a)은 제1 P 형 도즈 량을 가질 수 있다.
(e)에 도시된 바와 같이, 제1 P 형 이온 주입 층(IM1a)이 형성된 제1 에피택셜 층(EPI1) 상에 포토 레지스트(PR)를 다시 형성한 후, 오픈 영역이 b1의 면적을 갖도록 패터닝을 수행할 수 있다. 다음으로, 해당 오픈 영역에 대해 N 형 불순물을 주입하는 이온 주입 공정을 수행하여 제1 N 형 이온 주입 층(IM1b)을 형성할 수 있다. 여기서, 제1 N 형 이온 주입 층(IM1b)은 제1 N 형 도즈 량을 가질 수 있다.
이어서 도 23을 참조하면, 도 22와 같은 방식으로, al과 실질적으로 동일한 a2의 면적을 갖는 오픈 영역에, P 형 불순물을 주입하는 이온 주입 공정을 수행하여 제2 P 형 이온 주입 층(IM2a)을 형성하되, 제2 P 형 이온 주입 층(IM2a)은 제1 P 형 도즈 량보다 더 많은 제2 P 형 도즈 량을 가질 수 있다. 또한, bl과 실질적으로 동일한 b2의 면적을 갖는 오픈 영역에, N 형 불순물을 주입하는 이온 주입 공정을 수행하여 제2 N 형 이온 주입 층(IM2b)을 형성하되, 제2 N 형 이온 주입 층(IM2b)은 제1 N 형 도즈 량보다 더 많은 제2 N 형 도즈 량을 가질 수 있다.
이어서 도 24을 참조하면, 도 23와 같은 방식으로, a1과 실질적으로 동일한 a3의 면적을 갖는 오픈 영역에, P 형 불순물을 주입하는 이온 주입 공정을 수행하여 제3 P 형 이온 주입 층(IM3a)을 형성하되, 제3 P 형 이온 주입 층(IM3a)은 제2 P 형 도즈 량보다 더 많은 제3 P 형 도즈 량을 가질 수 있다. 또한, bl과 실질적으로 동일한 b3의 면적을 갖는 오픈 영역에, N 형 불순물을 주입하는 이온 주입 공정을 수행하여 제3 N 형 이온 주입 층(IM3b)을 형성하되, 제3 N 형 이온 주입 층(IM3b)은 제2 N 형 도즈 량보다 더 많은 제3 N 형 도즈 량을 가질 수 있다.
이어서 도 25를 참조하면, 제3 에피택셜 층(EPI3) 상에 제4 에피택셜 층(EPI4) 내지 제5 에피택셜 층(EPI5)이 형성될 수 있으며, 제2 에피택셜 층(EPI2) 내지 제5 에피택셜 층(EPI5)은 제1 도핑 농도와 실질적으로 동일한 제2 도핑 농도 내지 제5 도핑 농도를 가질 수 있다.
또한, 제4 에피택셜 층(EPI4) 내지 제5 에피택셜 층(EPI5)에 대해 전술한 방식으로 이온 주입 공정을 수행하여, 제4 P 형 이온 주입 층(IM4a) 내지 제5 P 형 이온 주입 층(IM5a)과, 제4 N 형 이온 주입 층(IM4b) 내지 제5 N 형 이온 주입 층(IM5b)을 형성할 수 있다. 여기서, 제4 P 형 이온 주입 층(IM4a) 내지 제5 P 형 이온 주입 층(IM5a)은 제1 P 형 이온 주입 층(IM1a) 내지 제3 P 형 이온 주입 층(IM3a)과 실질적으로 동일한 면적을 가질 수 있고, 제4 N 형 이온 주입 층(IM4b) 내지 제5 N 형 이온 주입 층(IM5b)은 제1 N 형 이온 주입 층(IM1b) 내지 제3 N 형 이온 주입 층(IM3b)과 실질적으로 동일한 면적을 가질 수 있다.
또한, 제1 P 형 이온 주입 층(IM1a)의 도즈 량은 가장 적고, 제5 P 형 이온 주입 층(IM5a)의 도즈 량은 가장 많고, 그리고 제2 P 형 이온 주입 층(IM2a)의 도즈 량 내지 제4 P 형 이온 주입 층(IM4a)의 도즈 량은, 제1 P 형 이온 주입 층(IM1a)의 도즈 량과 제5 P 형 이온 주입 층(IM5a)의 도즈 량 사이에서 순차적으로 증가하도록 제조 공정이 수행될 수 있다.
또한, 제1 N 형 이온 주입 층(IM1b)의 도즈 량은 가장 적고, 제5 N 형 이온 주입 층(IM5b)의 도즈 량은 가장 많고, 그리고 제2 N 형 이온 주입 층(IM2b)의 도즈 량 내지 제4 N 형 이온 주입 층(IM4b)의 도즈 량은, 제1 N 형 이온 주입 층(IM1b)의 도즈 량과 제5 N 형 이온 주입 층(IM5b)의 도즈 량 사이에서 순차적으로 증가하도록 제조 공정이 수행될 수 있다.
(r)에 도시된 바와 같이, 이온 주입 층의 형성이 완료된 후, 확산 공정을 수행하여 N 필러 및 P 필러를 형성할 수 있다.
유의할 점은, 본 발명의 범위가 도 15 내지 도 25에 예시된 제조 방법으로 제한되는 것은 아니며, 상기 제조 방법들은 구체적인 구현 목적에 따라 변형되어 사용될 수도 있고, 전술한 제조 방법들 중 2 가지 이상의 제조 방법이 함께 사용될 수도 있고, 이외의 임의의 다양한 제조 방법으로 본 발명의 실시 예들에 따른 반도체 장치가 제조될 수 있다.
이제까지 설명한 본 발명의 실시 예들에 따른 반도체 장치에 따르면, 액티브 영역(ACT) 필러의 P 형 및 N 형 전하량이, 수직 방향으로 가운데 부근은 전하 균형 상태이면서, 그 위쪽은 P 리치이고 그 아래쪽은 N 리치가 되도록 분포되고, P 필러 및 N 필러 모두 수직 방향에서 위쪽으로는 전하량이 점점 증가하고, 수직 방향에서 아래쪽으로는 전하량이 점점 감소하도록 분포되어, 턴 오프 스위칭 동작 시, 드레인 전압의 증가에 따른 N 필러 상부 영역의 공핍층 폭의 증가 속도를 느리게 하여, 차지 포켓을 형성을 촉진할 수 있고, 차지 포켓으로 인해 기생 정전 용량(CGD) 값이 증가하는 효과를 얻을 수 있게 된다.
이에 따라, 칩을 소형화하면서도 기생 정전 용량(CGD) 값이 증가하는 효과로 인해, 드레인 전압(VDS)이 너무 급격하게 변화하지 않도록 조절할 수 있으므로, EMI 특성, 드레인 전압(VDS)의 오버슈트 및 게이트 전압(VGS)의 오실레이션 또는 스파이킹에 관한 성능을 현저히 개선시킬 수 있다. 또한, 본 발명의 실시 예들에 따른 반도체 장치는, 액티브 영역(ACT)의 위쪽으로 갈수록 P 필러 및 N 필러 모두 전하량이 증가하고, 아래쪽으로 갈수록 반대로 P 필러 및 N 필러 모두 전하량이 감소하는 독창적인 대칭성을 가짐으로 인해, 전하량 불균형에 따른 BVDSS 감소 또는 소자의 저항 값(RDS(ON)) 변화와 같은 부정적인 영향을 최소화할 수 있다. 이에 따라, 본 발명의 실시 예들에 따른 반도체 장치는, 칩의 소형화를 실현하면서도 신뢰성과 안정성을 확보할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속한다.
1, 2: 반도체 장치 100: 드레인 배선층
110: 제1 반도체 층 120: 제2 반도체 층
121: 제1 P 필러 122: 제1 N 필러
123: 제2 P 필러 124: 제2 N 필러
125a: 상부 필러 영역 125b: 중간 필러 영역
125c: 하부 필러 영역 127: 제3 P 필러
128: 제3 N 필러 130: P 바디 영역
132: P+ 영역 134: N+ 영역
136: 게이트 유전막 138: 액티브 폴리 게이트
140: 스페이서 142: 절연층
144: 소오스 전극 146: 필드 산화막
148: 필드 플레이트 150: 게이트 전극
152: 플로팅 전극 AR: 액티브 영역
FR: 프레임 영역 TR: 터미네이션 영역

Claims (20)

  1. N 도전형을 갖는 제1 반도체 층; 및
    상기 제1 반도체 층 상에 형성된 제2 반도체 층을 포함하고,
    상기 제1 반도체 층 및 상기 제2 반도체 층에는 액티브 영역이 정의되고,
    상기 액티브 영역은, 복수의 제1 P 필러 및 상기 복수의 제1 P 필러 사이에 형성된 제1 N 필러를 포함하고,
    상기 액티브 영역에는, 상기 제1 P 필러의 상부 영역 및 상기 제1 N 필러의 상부 영역을 포함하는 상부 필러 영역, 상기 제1 P 필러의 하부 영역 및 상기 제1 N 필러의 하부 영역을 포함하는 하부 필러 영역 및 상기 상부 필러 영역과 상기 하부 필러 영역 사이에 형성되는 중간 필러 영역이 정의되고,
    상기 상부 필러 영역의 전체 전하량은 상기 하부 필러 영역의 전체 전하량보다 크고,
    상기 상부 필러 영역에서는 N 형 전하량보다 P 형 전하량이 크고, 상기 하부 필러 영역에서는 P 형 전하량보다 N 형 전하량이 크고,
    상기 상부 필러 영역의 상단부터 상기 하부 필러 영역의 하단까지 P 형 전하량은 제1 기울기로 감소하고 N 형 전하량은 제1 기울기보다 낮은 제2 기울기로 감소하되, 상기 제1 기울기 및 상기 제2 기울기는 0보다 크며,
    반도체 장치는,
    상기 제1 반도체 층 위에 형성된 소오스 전극; 및
    상기 제1 반도체 층 아래에 형성된 드레인 배선층을 더 포함하고,
    상기 드레인 배선층과 상기 소오스 전극을 통해 인가되는 드레인 전압이 증가하는 동안 상기 제1 N 필러에 형성되는 차지 포켓(charge pocket)이 드레인 전압이 상승한 후에도 잔존하는,
    반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 상부 필러 영역의 상단부터 상기 하부 필러 영역의 하단까지 P 전하량 및 N 전하량은 선형으로 감소하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 상부 필러 영역의 상단부터 상기 하부 필러 영역의 하단까지 P 전하량은 비선형으로 감소하고 N 전하량은 선형으로 감소하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 상부 필러 영역의 상단부터 상기 하부 필러 영역의 하단까지 P 전하량은 선형으로 감소하고 N 전하량은 비선형으로 감소하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 상부 필러 영역의 상단부터 상기 하부 필러 영역의 하단까지 P 전하량 및 N 전하량은 비선형으로 감소하는, 반도체 장치.
  7. 제1항에 있어서,
    상기 중간 필러 영역은, P 형 전하량과 N 형 전하량이 균형을 이루는 전하량 균형 영역을 포함하는, 반도체 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 반도체 층 및 상기 제2 반도체 층에는 프레임 영역이 추가로 정의되고,
    상기 프레임 영역은, 복수의 제2 P 필러 및 상기 복수의 제2 P 필러 사이에 형성된 제2 N 필러를 포함하는, 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 반도체 층 및 상기 제2 반도체 층에는 터미네이션 영역이 추가로 정의되고,
    상기 터미네이션 영역은, 복수의 제3 P 필러 및 상기 복수의 제3 P 필러 사이에 형성된 제3 N 필러를 포함하는, 반도체 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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