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CN111180511A - 一种绝缘闸双极晶体管与整流器之整合结构的制造方法 - Google Patents

一种绝缘闸双极晶体管与整流器之整合结构的制造方法 Download PDF

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CN111180511A
CN111180511A CN202010008157.4A CN202010008157A CN111180511A CN 111180511 A CN111180511 A CN 111180511A CN 202010008157 A CN202010008157 A CN 202010008157A CN 111180511 A CN111180511 A CN 111180511A
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CN
China
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CN202010008157.4A
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章道军
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Shenzhen Ruiliansheng Technology Co Ltd
Original Assignee
Shenzhen Ruiliansheng Technology Co Ltd
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    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
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Abstract

一种绝缘闸双极晶体管与整流器之整合结构的制造方法，形成一具有第一导电类型之基体掺杂区于各闸极绝缘层之任一侧之第二导电类型之漂移磊晶层内，使相邻闸极间之基体掺杂区分为二个，进而减少基体掺杂区之底部与漂移磊晶层之PN接面面积，藉此于维持IGBT具有相同耐压能力下，借着不同位置的浓度差异降低整流器超额少数载子的注入量，进而提升由基体掺杂区与漂移磊晶层构成之整流器的快速逆向恢复时间，实现提升快速逆向恢复时间整流器的设计。另设置一第一导电类型之轻掺杂区于漂移磊晶层与接触掺杂区之间，以避免因减少基体掺杂区之面积造成高掺杂浓度之第一导电类型之接触掺杂区高掺杂浓度之漂移磊晶层相接触所产生之导通。

Description

一种绝缘闸双极晶体管与整流器之整合结构的制造方法
技术领域
本发明涉及晶体管技术领域，具体涉及一种绝缘闸双极晶体管与整流器之整合结构的制造方法。
背景技术
IGBT被视为是一种结合金氧半导体场效晶体管(metal-oxide-semiconductorfield effect transistor，MOSFET)和双载子接面晶体管(bipolar junctiontransistor，BJT)的复合结构。IGBT因为结合了MOSET易于利用闸极控制的特性，以及BJT具低导通电压压降的特性，因此广泛应用于高电压高功率之应用领域。
请参考图1，图1为IGBT之剖面示意图。如图1所示，习知IGBT 10系于一P型半导体基底12上形成一N型缓冲层14，然后再于N型缓冲层14上形成一N型磊晶层16，作为IGBT 10中寄生MOSFET之汲极。接着，于N型磊晶层16内形成二闸极结构18。各闸极结构18包括一闸极20以及一用于电性隔离闸极20与N型磊晶层16之闸极绝缘层22。接下来，于各闸极结构18间之N型磊晶层16内形成一P型基体掺杂区24，并且随后于P型基体掺杂区24内形成二N型源极掺杂区26，分别接触各闸极绝缘层22且作为IGBT 10中寄生MOSFET之源极。然后，于N型磊晶层16上形成一介电层28，且暴露出各N型源极掺杂区26间之P型基体掺杂区24，接着于暴露出之P型基体掺杂区24内形成一P型接触掺杂区30。之后，于介电层28、P型接触掺杂区30以及N型源极掺杂区26上覆盖一射极金属层32。最后，于P型半导体基底12下方形成一集极金属层34。
习知IGBT系利用前述之半导体制程技术形成于基底上，然后再外接二极管作为整流器，以提供整流功能，使得IGBT之电路组件与二极管组件得以封装于同一封装结构中。然而，外接二极管于IGBT上的链接结构所需成本较高、封装方式较为复杂，且外接二极管之链接结构占据较大的空间，故不符合电子组件高精密度之趋势。
因此，为了提升电子组件之精密度，目前业界系于IGBT之P型半导体基底中形成一N型阴极掺杂区，电性连接N型磊晶层以及集极金属层，使N型磊晶层作为二极管之阴极，而以P型基体掺杂区作为二极管之阳极，寄生于IGBT中，进而整合于同一集成电路结构中。由P型基体掺杂区与N型磊晶层构成之寄生二极管之间系构成一PN接面，接近P型基体掺杂区之N型磊晶层内的电子载子会注入至P型基体掺杂区中，而接近N型磊晶层之P型基体掺杂区内的电洞载子会注入至N型磊晶层中，以于P型基体掺杂区与N型磊晶层之间形成空乏区。然而，当二极管从顺向偏压切换至反向偏压时，即IGBT进入耐压状态，PN接面之空乏区会变大，亦即将注入至N型磊晶层之电洞载子排出，亦即排除空乏区中超额少数载子(ExcessMinority Carrier)，而需花费一逆向恢复时间(reverse recovery time)，进而限制IGBT与二极管整合结构之切换速度。因为IGBT为600伏特(V)以上之高压组件，需要非常厚的N型磊晶层当作耐压层，因此，如何设计降低超额少数载子注入量提升IGBT与整流器的整合结构之切换速度实为业界努力之课题。
发明内容
本发明主要解决的技术问题是提供一种绝缘闸双极晶体管与整流器之整合结构的制造方法，于维持IGBT具有相同耐压能力下，以借着不同位置的浓度差异降低整流器超额少数载子的注入量，进而提升快速逆向恢复时间整流器设计。
根据第一方面，一种实施例中提供一种绝缘闸双极晶体管与整流器之整合结构的制造方法，包括：
提供一半导体基底，所述半导体基底具有一第一导电类型，且该半导体基底包括有一上表面及一相对之下表面；
于所述半导体基底内形成一阴极掺杂区，该阴极掺杂区具有一第二导电类型；
于所述半导体基底的上表面上形成一漂移磊晶层，该漂移磊晶层具有所述第二导电类型；
于所述漂移磊晶层内形成至少一闸极绝缘层与至少一闸极，该闸极绝缘层设置于该漂移磊晶层与该闸极之间；
于所述漂移磊晶层内形成至少一基体掺杂区，所述基体掺杂区具有所述第一导电类型，针对任一基体掺杂区，其具有根据预设参数设计的底部面积，以使得该基体掺杂区的底部与所述漂移磊晶层所形成的PN接面面积减少；
于所述基体掺杂区内形成一源极掺杂区，该源极掺杂区具有所述第二导电类型，且邻接该闸极绝缘层；
于所述基体掺杂区与所述漂移磊晶层内形成一接触掺杂区，该接触掺杂区具有所述第一导电类型，且邻接所述源极掺杂区；
于所述接触掺杂区以及所述源极掺杂区上形成一射极金属层，使该射极金属层电连接所述源极掺杂区与所述接触掺杂区；
在所述半导体基底的下表面进行薄化制程，以暴露出所述阴极掺杂区；
于所述半导体基底的下表面上形成一集极金属层，所述集极金属层电连接所述阴极掺杂区与所述半导体基底。
在其中一种可能实现方式中，形成至少一基体掺杂区包括：
在所述闸极绝缘层两侧形成基体掺杂区，使得所述基体掺杂区邻接所述闸极绝缘层，且基体掺杂区远离闸极绝缘层的一侧邻接所述漂移磊晶层。
在其中一种可能实现方式中，所述在所述闸极绝缘层两侧形成基体掺杂区包括：
进行一微影制程，以于该闸极绝缘层一侧之漂移磊晶层上形成一第一图案化光阻层；
基于所述第一图案化光阻层，于闸极绝缘层之两侧的漂移磊晶层上进行一具有所述第一导电类型之第一离子布植制程；
移除所述第一图案化光阻层；
以及进行第一驱入制程，以于邻近该闸极绝缘层之两侧之该漂移磊晶层内形成所述基体掺杂区。
在其中一种可能实现方式中，其中，随着所述基体掺杂区的深度越深，其水平截面积越小。
在其中一种可能实现方式中，形成一漂移磊晶层包括：
于所述半导体基底的上表面形成一磊晶层；
以及于所述磊晶层内形成一重掺杂区，其中，所述重掺杂区的掺杂浓度大于所述磊晶层的掺杂浓度，所述磊晶层与所述重掺杂区构成所述漂移磊晶层。
在其中一种可能实现方式中，还包括：
于所述接触掺杂区与所述重掺杂区之间形成一轻掺杂区，该轻掺杂区具有所述第一导电类型，且所述轻掺杂区的掺杂浓度小于所述接触掺杂区的掺杂浓度。
在其中一种可能实现方式中，其中，所述轻掺杂区的深度小于所述基体掺杂区的深度。
在其中一种可能实现方式中，其中，所述重掺杂区的掺杂浓度系小于所述源极掺杂区的掺杂浓度。
在其中一种可能实现方式中，其中形成接触掺杂区包括：进行一具有该第一导电类型之第二离子布植制程以及一第二驱入制程，以形成该接触掺杂区。
在其中一种可能实现方式中，其中形成轻掺杂区包括：
进行一具有该第一导电类型之第三离子布植制程以及一第三驱入制程，以形成该轻掺杂区。
依据上述实施例的一种绝缘闸双极晶体管与整流器之整合结构的制造方法，形成一具有第一导电类型之基体掺杂区于各闸极绝缘层之任一侧之第二导电类型之漂移磊晶层内，使相邻闸极间之基体掺杂区分为二个，进而减少基体掺杂区之底部与漂移磊晶层之PN接面面积，藉此于维持IGBT具有相同耐压能力下，借着不同位置的浓度差异降低整流器超额少数载子的注入量，进而提升由基体掺杂区与漂移磊晶层构成之整流器的快速逆向恢复时间，实现提升快速逆向恢复时间整流器的设计。此外，本实施例另设置一第一导电类型之轻掺杂区于漂移磊晶层与接触掺杂区之间，以避免因减少基体掺杂区之面积造成高掺杂浓度之第一导电类型之接触掺杂区高掺杂浓度之漂移磊晶层相接触所产生之导通。
附图说明
图1为现有IGBT之剖面示意图；
图2为一种实施例的一种绝缘栅双极晶体管与整流器的整合结构之制作方法示意图；
图3为一种实施例的另一种绝缘栅双极晶体管与整流器的整合结构之制作方法示意图；
图4为一种实施例的另一种绝缘栅双极晶体管与整流器的整合结构之制作方法示意图；
图5为一种实施例的另一种绝缘栅双极晶体管与整流器的整合结构之制作方法示意图；
图6为一种实施例的另一种绝缘栅双极晶体管与整流器的整合结构之制作方法示意图；
图7为一种实施例的另一种绝缘栅双极晶体管与整流器的整合结构之制作方法示意图；
图8为一种实施例的另一种绝缘栅双极晶体管与整流器的整合结构之制作方法示意图；
图9为一种实施例的一种绝缘栅双极晶体管与整流器之整合结构的立体结构剖视图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
实施例一
请参见图2，本实施例提供一种绝缘栅双极晶体管与整流器之整合结构的制作方法流程示意图，包括步骤S10至步骤S100，下面具体说明。
步骤S10：提供一半导体基底，所述半导体基底具有一第一导电类型，且该半导体基底包括有一上表面及一相对之下表面。
步骤S20：于所述半导体基底内形成一阴极掺杂区，该阴极掺杂区具有一第二导电类型。
步骤S30：于所述半导体基底的上表面上形成一漂移磊晶层，该漂移磊晶层具有所述第二导电类型。
步骤S40：于所述漂移磊晶层内形成至少一闸极绝缘层与至少一闸极，该闸极绝缘层设置于该漂移磊晶层与该闸极之间。
步骤S50：于所述漂移磊晶层内形成至少一基体掺杂区，所述基体掺杂区具有所述第一导电类型，针对任一基体掺杂区，其具有根据预设参数设计的底部面积，以使得该基体掺杂区的底部与所述漂移磊晶层所形成的PN接面面积减少。
步骤S60：于所述基体掺杂区内形成一源极掺杂区，该源极掺杂区具有所述第二导电类型，且邻接该闸极绝缘层。
步骤S70：于所述基体掺杂区与所述漂移磊晶层内形成一接触掺杂区，该接触掺杂区具有所述第一导电类型，且邻接所述源极掺杂区。
步骤S80：于所述接触掺杂区以及所述源极掺杂区上形成一射极金属层，使该射极金属层电连接所述源极掺杂区与所述接触掺杂区。
步骤S90：在所述半导体基底的下表面进行薄化制程，以暴露出所述阴极掺杂区。
步骤S100：于所述半导体基底的下表面上形成一集极金属层，所述集极金属层电连接所述阴极掺杂区与所述半导体基底。
本实施例提供一种绝缘栅双极晶体管与整流器之整合结构的制作方法，以制作出一种绝缘栅双极晶体管与整流器之整合结构100，包括集极金属层150、半导体基底102、至少一阴极掺杂区108、漂移磊晶层116、至少一闸极122、至少一闸极绝缘层120、至少一基体掺杂区130、至少一接触掺杂区144、至少一源极掺杂区134、轻掺杂区146以及一射极金属层148。其中，半导体基底102具有一第一导电类型，设置于所述集极金属层150上，电连接至该集极金属层150，至少一阴极掺杂区108具有一第二导电类型，设置于所述半导体基底102内，且该阴极掺杂区108电连接所述集极金属层150，漂移磊晶层116具有所述第二导电类型，设置于所述半导体基底102上，且电连接所述半导体基底102以及所述阴极掺杂区108，至少一闸极122，设置于所述漂移磊晶层116内，至少一闸极绝缘层120，设置于所述漂移磊晶层116与所述闸极122之间，至少一基体掺杂区130，具有所述第一导电类型，设置于所述漂移磊晶层116内，针对任一基体掺杂区130，其具有根据预设参数设计的底部面积，以使得该基体掺杂区130的底部与所述漂移磊晶层116所形成的PN接面面积减少，至少一源极掺杂区134，具有所述第二导电类型，设置于所述基体掺杂区130内，且邻接所述闸极绝缘层120，至少一接触掺杂区144，具有所述第一导电类型，设置于所述基体掺杂区130以及所述漂移磊晶层116内，且邻接所述源极掺杂区134，以及一射极金属层148，设置于所述接触掺杂区144与所述源极掺杂区134上，且电连接所述源极掺杂区134与所述接触掺杂区144。
请参考图3至图8，图3至图8介绍本实施例之绝缘栅双极晶体管IGBT与快速逆向恢复时间(reverse recovery time)整流器整合结构之制作方法示意图。图8为本实施例的绝缘栅双极晶体管与整流器之整合结构之剖面示意图。如图3所示，首先提供一半导体基底102，具有一第一导电类型，例如：P型重掺杂半导体基底102，且半导体基底102包括一上表面104与一相对之下表面106。并且，半导体基底102内已掺杂有至少一具有一第二导电类型之阴极掺杂区108，例如：N型阴极掺杂区。另外，本实施例之半导体基底102的上表面设置有一缓冲层110以及一设置于缓冲层110上之磊晶层112，缓冲层110与磊晶层112具有第二导电类型，例如：N型。本实施例之第一导电类型并不限为P型，且第二导电类型不限为N型，而本实施例之第一导电类型与第二导电类型亦可互换，例如：第一导电类型可为N型，而第二导电类型为P型。本实施例系以第一导电类型为P型，而第二导电类型为N型为例来做说明，且不以此为限。此外，本实施例之IGBT与快速逆向恢复时间整流器整合结构并不限于包含有N型缓冲层110，亦即N型磊晶层112可直接形成于P型半导体基底102上，此时IGBT系为一非贯穿型IGBT。而本实施例系以IGBT包含有N型缓冲层110而为一贯穿型IGBT且第一导电类型为P型、第二导电类型为N型为例进行说明，且本实施例不限于此。
形成N型阴极掺杂区108、N型缓冲层110以及N型磊晶层112之步骤系包含：进行一微影制程，以于P型半导体基底102之上表面104形成一图案化光阻层(图未示)，然后以图案化光阻层作为屏蔽来进行一第一N型离子布植制程，以于P型半导体基底102中植入N型离子。随后移除图案化光阻层，再进行一驱入制程，使P型半导体基底102中之N型离子扩散而成N型阴极掺杂区108，使N型阴极掺杂区108电性连接整流器之阴极。接着，于P型半导体基底102与N型阴极掺杂区108上形成一N型缓冲层110。然后，进行一磊晶制程，以于N型缓冲层110上形成一N型磊晶层112。IGBT与快速逆向恢复时间整流器整合结构可根据所欲耐压之程度来调整N型磊晶层112之厚度。
接下来，对N型磊晶层112进行一第二N型离子布植制程以及一驱入制程，以于N型磊晶层112内形成一N型重掺杂区114，而N型重掺杂区114与未受第二N型离子布植制程所掺杂之N型磊晶层112构成一N型漂移磊晶层116，其中N型重掺杂区114系位于未受第二N型离子布植制程所掺杂之N型磊晶层112上。值得一提的是，随着越接近N型磊晶层112，N型重掺杂区114之掺杂浓度越小，例如邻接于N型磊晶层112之N型重掺杂区114的掺杂浓度系约略为1015cm-3，而随着远离N型磊晶层112，N型掺杂区114之掺杂浓度系逐渐递增至约略为1016cm-3。并且，N型重掺杂区114之掺杂浓度系大于N型磊晶层112，例如N型磊晶层112的掺杂浓度约略介于1013至1014cm-3之间，但本实施例不以此为限。
如图4所示，接着对N型漂移磊晶层116进行一微影暨蚀刻制程，以于N型漂移磊晶层116内形成复数个沟渠118，且各沟渠118系贯穿N型重掺杂区114而延伸入N型磊晶层112中。之后于各沟渠118中形成一闸极绝缘层120以及一闸极122，其中闸极绝缘层120系设置于闸极122与N型漂移磊晶层116之间，用以电性隔离闸极122与N型重掺杂区114以及电性隔离闸极122与N型磊晶层112。并且，本实施例于形成闸极绝缘层120以与门极122之后，另可于各闸极122上再覆盖另一绝缘层124，以形成闸极绝缘层120，用以避免闸极122于后续制程中受到损坏，但不限于此，而亦可不进行此步骤。
如图5所示，利用一第一光罩(图未示)进行一微影制程，以于任二相邻闸极122之间的N型重掺杂区114上形成一第一图案化光阻层126，且暴露出邻近各闸极绝缘层120之N型重掺杂区114。随后以第一图案化光阻层126为遮罩，进行一第一P型离子布植制程128，以于各闸极绝缘层120之二侧之N型掺杂区114内分别植入二P型离子区，且邻接于闸极绝缘层120。接着移除第一图案光阻层126后进行一驱入制程，以扩散各P型离子区，进而于各闸极绝缘层120之二侧之N型重掺杂区114内分别形成二P型基体掺杂区130，且介于任二相邻闸极绝缘层120间之二P型基体掺杂区130之间具有部分N型重掺杂区114。于本实施例中，随着P型基体掺杂区130之深度越深，P型基体掺杂区130之水平截面积越小，亦即N型重掺杂区114之水平截面积随着深度越深则越大。但本实施例不限于此，P型基体掺杂区130之水平截面积亦可不随着深度之变化而改变。并且，藉由调整第一图案化光阻层126之面积、第一P型离子布植制程128以及驱入制程等的参数可控制P型基体掺杂区130之面积，进而调整P型基体掺杂区130之底部与N型重掺杂区114之PN接面面积，以控制P型基体掺杂区130与N型重掺杂区114间所形成之空乏区之大小。
值得注意的是，相较于习知技术之P型基体掺杂区与N型磊晶层所形成之PN接面的面积与深度，本发明藉由第一图案光阻层126来垂直向下缩小各P型基体掺杂区130之水平截面积，以减少各P型基体掺杂区130之底部与N型重掺杂区114所形成之PN接面面积，进而能有效缩小各P型基体掺杂区130之底部与N型掺杂区114间之空乏区的面积，使注入于N型重掺杂区114内之电洞载子减少，亦即空乏区中超额少数载子减少，进而缩短所需花费之一逆向恢复时间，而加快由各P型基体掺杂区130与N型重掺杂区114所构成之整流器的切换速度。此外，本实施例之N型重掺杂区114之掺杂浓度系大于N型磊晶层112之掺杂浓度，使各P型基体掺杂区130之底部与N型重掺杂区114所形成之空乏区缩小，亦可提升各P型基体掺杂区130与N型重掺杂区114所构成之整流器的切换速度。
如图6所示，然后再利用第一光罩，形成一与第一图案化光阻层126具有相同图案之第二图案化光阻层132，以定义出N型源极掺杂区134之位置。之后以第二图案化光阻层132为屏蔽，进行一第三N型离子布植制程136，以于各P型基体掺杂区130内植入N型离子。随后移除第二图案化光阻层132，再进行一驱入制程，以于各P型基体掺杂区130中形成一N型源极掺杂区134，邻接闸极绝缘层120，并作为IGBT之源极，其中N型源极掺杂区134之掺杂浓度系大于N型掺杂区114之掺杂浓度，以避免电洞载子朝N型掺杂区114注入，例如：N型源极掺杂区134之掺杂浓度为1019至1020cm-3，但不限于此。此外，本实施例并不限于进行第三N型离子布植制程136之前先进行驱入制程来形成各P型基体掺杂区130，亦可利用同一第一图案化光阻层126来进行第一P型离子布植制程128以及第三N型离子布植制程136，然后再进行驱入制程以同时形成各P型基体掺杂区130以及各N型源极掺杂区134。
如图7所示，接着全面性地于N型漂移磊晶层116上形成一层间介电层138(LED层)，例如为硼磷硅玻璃(BPSG)或其他材质所形成之介电层。随后蚀刻介电层138，以形成复数个开口140，分别暴露出各N型源极掺杂区134相对于各闸极122之另一侧的N型重掺杂区114以及部分各P型基体掺杂区130。其后利用介电层138作为屏蔽，进行一第二P型离子布植制程以及一驱入制程，以于任二相邻闸极122间之N型重掺杂区114以及二P型基体掺杂区130内形成一P型接触掺杂区144，且P型接触掺杂区144邻接于二P型基体掺杂区130中之二N型源极掺杂区134，而作为整流器之阳极与IGBT之接触掺杂区144。接着，再以介电层138为屏蔽，进行一第三P型离子布植制程以及一驱入制程，以于各P型接触掺杂区144与位于各P型基体掺杂区130相对于各闸极122之另一侧的重掺杂区114之间形成一P型轻掺杂区146，与N型重掺杂区114相接触，且各P型轻掺杂区146更延伸至各P型接触掺杂区144与相对应之各P型基体掺杂区130之间。
值得注意的是，本实施例形成P型接触掺杂区144之步骤并不限于进行于形成P型轻掺杂区146之步骤之前，而本实施例亦可先形成P型轻掺杂区146，然后再形成P型接触掺杂区144。或者，先进行第二P型离子布植制程以及第三P型离子布植制程，然后再进行驱入制程，以同时形成P型接触掺杂区144以及P型轻掺杂区146。
此外，第二P型离子布植制程之布植浓度系大于第三P型离子布植制程之布植浓度，使P型轻掺杂区146之掺杂浓度系小于P型接触掺杂区144之掺杂浓度，且P型轻掺杂区146之掺杂浓度与P型基体掺杂区130之掺杂浓度约略相同，例如：P型轻掺杂区146与P型基体掺杂区130之掺杂浓度为1016至1017cm-3，而P型接触掺杂区144之掺杂浓度为1019cm-3，但不限于此。
而值得注意的是，由于P型轻掺杂区146之掺杂浓度小于P型接触掺杂区144之掺杂浓度，且随着越接近P型接触掺杂区144，N型重掺杂区114之掺杂浓度越大，因此本实施例将P型轻掺杂区146设置于各P型接触掺杂区144与N型重掺杂区114之间，可避免因减少P型基体掺杂区130之面积造成高掺杂浓度之P型接触掺杂区144与高掺杂浓度之N型重掺杂区114之间相接触所产生之导通。另外，P型轻掺杂区146之垂直深度系小于P型基体掺杂区130之垂直深度，以避免P型轻掺杂区146延伸至P型基体掺杂区130之底部而造成其与N型重掺杂区114位于同一深度之PN接面面积扩大。
进行一沉积制程，如图8所示，于介电层138上形成一射极金属层148，且填入于介电层138之各开口140中，以作为接触插塞，以电连接至各N型源极掺杂区134与各P型接触掺杂区144。然后，对P型半导体基底102之下表面106进行一薄化制程，直到暴露出N型阴极掺杂区108，再于P型半导体基底102之下表面106上形成一集极金属层150，电性连接于N型阴极掺杂区108，使与P型半导体基底102连接。至此已完成IGBT与快速逆向恢复时间整流器之整合结构100。其中，射极金属层148与集极金属层150可为铝层(Al)、氮化钛(TiN)、钨等金属层，但不以此为限。
此外，本实施例之IGBT与快速逆向恢复时间整流器之整合结构不限于具有复数个沟渠、闸极122以与门极绝缘层，亦可仅具有单一沟渠、闸极122以与门极绝缘层。此时，P型基体掺杂区130仅设置于闸极绝缘层120之二侧，且N型重掺杂区114则设置于各P型基体掺杂区130相对于闸极122之另一侧。
需要说明的是，如图9所示，为本实施例之一种绝缘栅双极晶体管与整流器之整合结构之立体结构剖视图。如图9所示，为了更清楚显示各组件之结构，部分沿着一延伸方向152之层间介电层138与射极金属层148系未显示出。本实施例之IGBT绝缘栅双极晶体管与快整流器之整合结构100系为一将图2之剖面图沿着延伸方向152延伸所构成之长条型结构，因此上述P型基体掺杂区130与N型重掺杂区114之PN接面面积系取决于P型基体掺杂区130底部之水平宽度，且P型基体掺杂区130之水平截面积取决于P型基体掺杂区130之水平宽度。于本实施例中，P型基体掺杂区130之水平宽度约略介于1微米至3微米之间，而位于P型基体掺杂区130间之重掺杂区114之水平宽度则约略介于1微米至5微米之间，但不限于此。
本实施例利用一图案化光阻层作为屏蔽，以于各闸极绝缘层120之任一侧之N型重掺杂区114内形成一P型基体掺杂区130，使相邻闸极122间之P型基体掺杂区130分为二个，进而减少P型基体掺杂区130之底部与N型重掺杂区114之PN接面面积，藉此缩短所需花费之逆向恢复时间，而加快由各P型基体掺杂区130与N型重掺杂区114所构成之整流器的切换速度。此外，本实施例还通过另设置一P型轻掺杂区146于N型重掺杂区与P型接触掺杂区144之间，以避免因减少P型基体掺杂区130之面积造成高掺杂浓度之P型接触掺杂区144与高掺杂浓度之N型重掺杂区114相接触所产生之导通。
实施本实施例具有如下特点：
形成一具有第一导电类型之基体掺杂区130于各闸极绝缘层120之任一侧之第二导电类型之重掺杂区114内，使相邻闸极122间之基体掺杂区130分为二个，进而减少基体掺杂区130之底部与重掺杂区114之PN接面面积，藉此于维持IGBT具有相同耐压能力下，借着不同位置的浓度差异降低整流器超额少数载子的注入量，进而提升由基体掺杂区130与重掺杂区114构成之整流器的快速逆向恢复时间，实现提升快速逆向恢复时间整流器的设计。此外，本实施例另设置一第一导电类型之轻掺杂区146于重掺杂区114与接触掺杂区144之间，以避免因减少基体掺杂区130之面积造成高掺杂浓度之第一导电类型之接触掺杂区144与高掺杂浓度之重掺杂区114相接触所产生之导通。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。

Claims (10)

1.一种绝缘闸双极晶体管与整流器之整合结构的制造方法，其特征在于，包括：
提供一半导体基底，所述半导体基底具有一第一导电类型，且该半导体基底包括有一上表面及一相对之下表面；
于所述半导体基底内形成一阴极掺杂区，该阴极掺杂区具有一第二导电类型；
于所述半导体基底的上表面上形成一漂移磊晶层，该漂移磊晶层具有所述第二导电类型；
于所述漂移磊晶层内形成至少一闸极绝缘层与至少一闸极，该闸极绝缘层设置于该漂移磊晶层与该闸极之间；
于所述漂移磊晶层内形成至少一基体掺杂区，所述基体掺杂区具有所述第一导电类型；任一基体掺杂区，其具有根据预设参数设计的底部面积，以使得该基体掺杂区的底部与所述漂移磊晶层所形成的PN接面面积减少；
于所述基体掺杂区内形成一源极掺杂区，该源极掺杂区具有所述第二导电类型，且邻接该闸极绝缘层；
于所述基体掺杂区与所述漂移磊晶层内形成一接触掺杂区，该接触掺杂区具有所述第一导电类型，且邻接所述源极掺杂区；
于所述接触掺杂区以及所述源极掺杂区上形成一射极金属层，使该射极金属层电连接所述源极掺杂区与所述接触掺杂区；
在所述半导体基底的下表面进行薄化制程，以暴露出所述阴极掺杂区；
于所述半导体基底的下表面上形成一集极金属层，所述集极金属层电连接所述阴极掺杂区与所述半导体基底。
2.如权利要求1所述方法，其特征在于，所述于所述漂移磊晶层内形成至少一基体掺杂区包括：
在所述闸极绝缘层两侧形成基体掺杂区，使得所述基体掺杂区邻接所述闸极绝缘层，且基体掺杂区远离闸极绝缘层的一侧邻接所述漂移磊晶层。
3.如权利要求2所述方法，其特征在于，所述在所述闸极绝缘层两侧形成基体掺杂区包括：
进行一微影制程，以于该闸极绝缘层一侧的漂移磊晶层上形成一第一图案化光阻层；
基于所述第一图案化光阻层，于闸极绝缘层的两侧的漂移磊晶层上进行一具有所述第一导电类型的第一离子布植制程；
移除所述第一图案化光阻层；
以及进行第一驱入制程，以于邻近该闸极绝缘层的两侧的漂移磊晶层内形成所述基体掺杂区。
4.如权利要求3所述方法，其特征在于，随着所述基体掺杂区的深度越深，其水平截面积越小。
5.如权利要求1至4任一项所述方法，其特征在于，所述于所述半导体基底的上表面上形成一漂移磊晶层包括：
于所述半导体基底的上表面形成一磊晶层；
以及于所述磊晶层内形成一重掺杂区，其中，所述重掺杂区的掺杂浓度大于所述磊晶层的掺杂浓度，所述磊晶层与所述重掺杂区构成所述漂移磊晶层。
6.如权利要求5所述方法，其特征在于，还包括：
于所述接触掺杂区与所述重掺杂区之间形成一轻掺杂区，该轻掺杂区具有所述第一导电类型，且所述轻掺杂区的掺杂浓度小于所述接触掺杂区的掺杂浓度。
7.如权利要求6所述方法，其特征在于，所述轻掺杂区的深度小于所述基体掺杂区的深度。
8.如权利要求6所述方法，其特征在于，所述于所述接触掺杂区与所述重掺杂区之间形成一轻掺杂区包括：
进行一具有该第一导电类型之第三离子布植制程以及一第三驱入制程，以形成该轻掺杂区。
9.如权利要求5所述方法，其特征在于，所述重掺杂区的掺杂浓度小于所述源极掺杂区的掺杂浓度。
10.如权利要求1所述方法，其特征在于，所述于所述基体掺杂区与所述漂移磊晶层内形成一接触掺杂区包括：
进行一具有该第一导电类型之第二离子布植制程以及一第二驱入制程，以形成该接触掺杂区。
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TW201114029A (en) * 2009-10-06 2011-04-16 Anpec Electronics Corp IGBT with fast reverse recovery time rectifier and manufacturing method thereof
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