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TWI404205B - 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法 - Google Patents

絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法 Download PDF

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TWI404205B
TWI404205B TW098133846A TW98133846A TWI404205B TW I404205 B TWI404205 B TW I404205B TW 098133846 A TW098133846 A TW 098133846A TW 98133846 A TW98133846 A TW 98133846A TW I404205 B TWI404205 B TW I404205B
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doping
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TW098133846A
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English (en)
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TW201114029A (en
Inventor
Wei Chieh Lin
Jen Hao Yeh
Ho Tai Chen
Hsin Yu Hsu
Original Assignee
Anpec Electronics Corp
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Priority to US12/615,278 priority patent/US8242537B2/en
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Description

絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法
本發明係關於一種絕緣閘雙極電晶體(insulated gate bipolar transistor，以下簡稱為IGBT)與快速逆向恢復時間整流器之整合結構及其製作方法，尤指一種加速整流器之逆向恢復時間(reverse recovery time)之IGBT與快速逆向恢復時間整流器之整合結構及其製作方法。
IGBT被視為是一種結合金氧半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)和雙載子接面電晶體(bipolar junction transistor，BJT)的複合結構。IGBT因為結合了MOSET易於利用閘極控制的特性，以及BJT具低導通電壓壓降的特性，因此廣泛應用於高電壓高功率之應用領域。
請參考第1圖，第1圖為習知IGBT之剖面示意圖。如第1圖所示，習知IGBT 10係於一P型半導體基底12上形成一N型緩衝層14，然後再於N型緩衝層14上形成一N型磊晶層16，作為IGBT 10中寄生MOSFET之汲極。接著，於N型磊晶層16內形成二閘極結構18。各閘極結構18包括一閘極20以及一用於電性隔離閘極20與N型磊晶層16之閘極絕緣層22。接下來，於各閘極結構18間之N型磊晶層16內形成一P型基體摻雜區24，並且隨後於P型基體摻雜區24內形成二N型源極摻雜區26，分別接觸各閘極絕緣層22且作為IGBT 10中寄生MOSFET之源極。然後，於N型磊晶層16上形成一介電層28，且暴露出各N型源極摻雜區26間之P型基體摻雜區24，接著於暴露出之P型基體摻雜區24內形成一P型接觸摻雜區30。之後，於介電層28、P型接觸摻雜區30以及N型源極摻雜區26上覆蓋一射極金屬層32。最後，於P型半導體基底12下方形成一集極金屬層34。
習知IGBT係利用前述之半導體製程技術形成於基底上，然後再外接二極體作為整流器，以提供整流功能，使得IGBT之電路元件與二極體元件得以封裝於同一封裝結構中。然而，外接二極體於IGBT上的連結結構所需成本較高、封裝方式較為複雜，且外接二極體之連結結構佔據較大的空間，故不符合電子元件高精密度之趨勢。
因此，為了提升電子元件之精密度，目前業界係於IGBT之P型半導體基底中形成一N型陰極摻雜區，電性連接N型磊晶層以及集極金屬層，使N型磊晶層作為二極體之陰極，而以P型基體摻雜區作為二極體之陽極，寄生於IGBT中，進而整合於同一積體電路結構中。由P型基體摻雜區與N型磊晶層構成之寄生二極體之間係構成一PN接面，接近P型基體摻雜區之N型磊晶層內的電子載子會注入至P型基體摻雜區中，而接近N型磊晶層之P型基體摻雜區內的電洞載子會注入至N型磊晶層中，以於P型基體摻雜區與N型磊晶層之間形成空乏區。然而，當二極體從順向偏壓切換至反向偏壓時，即IGBT進入耐壓狀態，PN接面之空乏區會變大，亦即將注入至N型磊晶層之電洞載子排出，亦即排除空乏區中超額少數載子(Excess Minority Carrier)，而需花費一逆向恢復時間(reverse recovery time)，進而限制IGBT與二極體整合結構之切換速度。因為IGBT為600伏特(V)以上之高壓元件，需要非常厚的N型磊晶層當作耐壓層，因此，如何藉由新結構設計降低超額少數載子注入量提升IGBT與整流器整合結構之切換速度實為業界努力之課題。
本發明之主要目的在於提供一種絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法，於維持IGBT具有相同耐壓能力下，以藉著不同位置的濃度差異降低整流器超額少數載子的注入量，進而提升快速逆向恢復時間整流器設計。
為達上述之目的，本發明提供一種絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其包括一集極金屬層、一具有一第一導電類型之半導體基底、一具有一第二導電類型之陰極摻雜區、一具有第二導電類型之漂移磊晶層、至少一閘極、至少一閘極絕緣層、至少一具有第一導電類型之基體摻雜區、至少一具有第二導電類型之源極摻雜區、至少一具有第一導電類型之接觸摻雜區、至少一具有第一導電類型之輕摻雜區以及一射極金屬層。半導體基底設置於集極金屬層上，且電連接至集極金屬層。陰極摻雜區設置於半導體基底內，且陰極摻雜區電連接至集極金屬層。漂移磊晶層設置於半導體基底上，且電性連接半導體基底以及陰極摻雜區。閘極以及閘極絕緣層設置於該漂移磊晶層內，且閘極絕緣層設置於漂移磊晶層與閘極間。基體摻雜區設置於漂移磊晶層內，且鄰接於閘極絕緣層。源極摻雜區設置於基體摻雜區內，且鄰接閘極絕緣層。接觸摻雜區設置於基體摻雜區以及漂移磊晶層內，且鄰接於源極摻雜區。輕摻雜區設置於接觸摻雜區與位於基體摻雜區相對於閘極之另一側之漂移磊晶層之間。射極金屬層設置於接觸摻雜區與源極摻雜區上，且電連接源極摻雜區與接觸摻雜區。
為達上述之目的，本發明提供一種絕緣閘雙極電晶體與快速逆向恢復時間整流器整合結構之製作方法。首先，提供一半導體基底，半導體基底具有一第一導電類型，且半導體基底包括有一上表面與一相對之下表面。然後，於半導體基底內形成一陰極摻雜區，陰極摻雜區具有一第二導電類型，其後於半導體基底之上表面上形成一漂移磊晶層，漂移磊晶層具有第二導電類型。接著，於漂移磊晶層中形成至少一閘極絕緣層與至少一閘極，閘極絕緣層設置於漂移磊晶層與閘極之間。之後，於鄰近閘極絕緣層一側之漂移磊晶層內形成至少一基體(base)摻雜區，基體摻雜區具有第一導電類型，且鄰接閘極絕緣層。然後，於基體摻雜區內形成一源極摻雜區，源極摻雜區具有第二導電類型，且鄰接閘極絕緣層。接著，於源極摻雜區相對於閘極絕緣層之另一側之基體摻雜區與漂移磊晶層內形成一接觸摻雜區，以及於接觸摻雜區與位於基體摻雜區相對於閘極絕緣層之另一側之漂移磊晶層之間形成一輕摻雜區，接觸摻雜區與輕摻雜區具有第一導電類型，且接觸摻雜區係與基體摻雜區以及源極摻雜區直接接觸。之後，於接觸摻雜區以及源極摻雜區上形成一射極金屬層，使射極金屬層電連接源極摻雜區與接觸摻雜區。接著，從半導體基底之下表面進行一薄化製程，直到暴露出陰極摻雜區。隨後，於半導體基底之下表面上形成一集極金屬層，集極金屬層電連接陰極摻雜區與半導體基底。
本發明形成一具有第一導電類型之基體摻雜區於各閘極絕緣層之任一側之第二導電類型之摻雜區內，使相鄰閘極間之基體摻雜區分為二個，進而減少基體摻雜區之底部與摻雜區之PN接面面積，藉此於維持IGBT具有相同耐壓能力下，藉著不同位置的濃度差異降低整流器超額少數載子的注入量，進而提升由基體摻雜區與摻雜區構成之整流器的快速逆向恢復時間。此外，本發明另設置一第一導電類型之輕摻雜區於摻雜區與接觸摻雜區之間，以避免因減少基體摻雜區之面積造成高摻雜濃度之第一導電類型之接觸摻雜區與高摻雜濃度之摻雜區相接觸所產生之導通。
請參考第2圖至第7圖，第2圖至第7圖為本發明第一實施例之IGBT與快速逆向恢復時間(reverse recovery time)整流器整合結構之製作方法示意圖。第7圖為本發明第一實施例之IGBT與快速逆向恢復時間整流器整合結構之剖面示意圖。如第2圖所示，首先提供一半導體基底102，具有一第一導電類型，例如：P型重摻雜半導體基底，且半導體基底102包括一上表面104與一相對之下表面106。並且，半導體基底102內已摻雜有至少一具有一第二導電類型之陰極摻雜區108，例如：N型陰極摻雜區。另外，本實施例之半導體基底的上表面設置有一緩衝層110以及一設置於緩衝層110上之磊晶層112，緩衝層110與磊晶層112具有第二導電類型，例如：N型。本發明之第一導電類型並不限為P型，且第二導電類型不限為N型，而本發明之第一導電類型與第二導電類型亦可互換，例如：第一導電類型可為N型，而第二導電類型為P型。本實施例係以第一導電類型為P型，而第二導電類型為N型為例來做說明，且不以此為限。此外，本發明之IGBT與快速逆向恢復時間整流器整合結構並不限於包含有N型緩衝層110，亦即N型磊晶層112可直接形成於P型半導體基底102上，此時IGBT係為一非貫穿型(non punch-through，NPT)IGBT。而本實施例係以IGBT包含有N型緩衝層110而為一貫穿型(punch-through，PT)IGBT為例進行說明，且本發明不限於此。
形成N型陰極摻雜區108、N型緩衝層110以及N型磊晶層112之步驟係包含：進行一微影製程，以於P型半導體基底102之上表面104形成一圖案化光阻層(圖未示)。然後以圖案化光阻層作為遮罩來進行一第一N型離子佈植製程，以於P型半導體基底102中植入N型離子。隨後移除圖案化光阻層，再進行一驅入製程，使P型半導體基底102中之N型離子擴散而成N型陰極摻雜區108，使N型陰極摻雜區電性連接整流器之陰極。接著，於P型半導體基底102與N型陰極摻雜區108上形成一N型緩衝層(buffer layer)110。然後，進行一磊晶製程，以於N型緩衝層110上形成一N型磊晶層112。IGBT與快速逆向恢復時間整流器整合結構可根據所欲耐壓之程度來調整N型磊晶層112之厚度。
接下來，對N型磊晶層112進行一第二N型離子佈植製程以及一驅入製程，以於N型磊晶層112內形成一N型摻雜區114，而N型摻雜區114與未受第二N型離子佈植製程所摻雜之N型磊晶層112構成一N型漂移磊晶層116，其中N型摻雜區114係位於未受第二N型離子佈植製程所摻雜之N型磊晶層112上。值得一提的是，隨著越接近N型磊晶層112，N型摻雜區114之摻雜濃度越小，例如鄰接於N型磊晶層112之N型摻雜區114的摻雜濃度係約略為1015 cm-3 ，而隨著遠離N型磊晶層112，N型摻雜區114之摻雜濃度係逐漸遞增至約略為1016 cm-3 。並且，N型摻雜區114之摻雜濃度係大於N型磊晶層112，例如N型磊晶層112的摻雜濃度約略介於1013 至1014 cm-3 之間，但本發明不以此為限。
如第3圖所示，接著對N型漂移磊晶層116進行一微影暨蝕刻製程，以於N型漂移磊晶層116內形成複數個溝渠118，且各溝渠118係貫穿N型摻雜區114而延伸入N型磊晶層112中。之後於各溝渠118中形成一閘極絕緣層120以及一閘極122，其中閘極絕緣層120係設置於閘極122與N型漂移磊晶層116之間，用以電性隔離閘極122與N型摻雜區114以及電性隔離閘極122與N型磊晶層112。並且，本實施例於形成閘極絕緣層120以及閘極122之後，另可於各閘極122上再覆蓋另一絕緣層124，用以避免閘極122於後續製程中受到損壞，但不限於此，而亦可不進行此步驟。
如第4圖所示，然後利用一第一光罩(圖未示)進行一微影製程，以於任二相鄰閘極122之間的N型摻雜區114上形成一第一圖案化光阻層126，且暴露出鄰近各閘極絕緣層120之N型摻雜區114。隨後以第一圖案化光阻層126為遮罩，進行一第一P型離子佈植製程128，以於各閘極絕緣層120之二側之N型摻雜區114內分別植入二P型離子區，且鄰接於閘極絕緣層120。接著移除第一圖案光阻層126後進行一驅入製程，以擴散各P型離子區，進而於各閘極絕緣層120之二側之N型摻雜區114內分別形成二P型基體摻雜區130，且介於任二相鄰閘極絕緣層120間之二P型基體摻雜區130之間具有部分N型摻雜區114。於本實施例中，隨著P型基體摻雜區130之深度越深，P型基體摻雜區130之水平截面積越小，亦即N型摻雜區114之水平截面積隨著深度越深則越大。但本發明不限於此，P型基體摻雜區130之水平截面積亦可不隨著深度之變化而改變。並且，藉由調整第一圖案化光阻層126之面積、第一P型離子佈植製程128以及驅入製程等的參數可控制P型基體摻雜區130之面積，進而調整P型基體摻雜區130之底部與N型摻雜區114之PN接面面積，以控制P型基體摻雜區130與N型摻雜區114間所形成之空乏區之大小。
值得注意的是，相較於習知技術之P型基體摻雜區與N型磊晶層所形成之PN接面的面積與深度，本發明藉由第一圖案光阻層126來垂直向下縮小各P型基體摻雜區130之水平截面積，以減少各P型基體摻雜區130之底部與N型摻雜區114所形成之PN接面面積，進而能有效縮小各P型基體摻雜區130之底部與N型摻雜區114間之空乏區的面積，使注入於N型摻雜區114內之電洞載子減少，亦即空乏區中超額少數載子(Excess Minority Carrier)減少，進而縮短所需花費之一逆向恢復時間，而加快由各P型基體摻雜區130與N型摻雜區114所構成之整流器的切換速度。此外，本發明之N型摻雜區114之摻雜濃度係大於N型磊晶層112之摻雜濃度，使各P型基體摻雜區130之底部與N型摻雜區114所形成之空乏區縮小，亦可提升各P型基體摻雜區130與N型摻雜區114所構成之整流器的切換速度。
如第5圖所示，然後再利用第一光罩，形成一與第一圖案化光阻層126具有相同圖案之第二圖案化光阻層132，以定義出N型源極摻雜區134之位置。之後以第二圖案化光阻層132為遮罩，進行一第三N型離子佈植製程136，以於各P型基體摻雜區130內植入N型離子。隨後移除第二圖案化光阻層132，再進行一驅入製程，以於各P型基體摻雜區130中形成一N型源極摻雜區134，鄰接閘極絕緣層120，並作為IGBT之源極，其中N型源極摻雜區134之摻雜濃度係大於N型摻雜區114之摻雜濃度，以避免電洞載子朝N型摻雜區114注入，例如：N型源極摻雜區134之摻雜濃度為1019 至1020 cm-3 ，但不限於此。此外，本發明並不限於進行第三N型離子佈植製程136之前先進行驅入製程來形成各P型基體摻雜區130，亦可利用同一第一圖案化光阻層126來進行第一P型離子佈植製程128以及第三N型離子佈植製程136，然後再進行驅入製程以同時形成各P型基體摻雜區130以及各N型源極摻雜區134。
如第6圖所示，接著全面性地於N型漂移磊晶層116上形成一層間介電(inter-layer dielectric，ILD)層138，例如為硼磷矽玻璃(BPSG)或其他材質所形成之介電層。隨後蝕刻ILD層138，以形成複數個開口140，分別暴露出各N型源極摻雜區134相對於各閘極122之另一側的N型摻雜區114以及部分各P型基體摻雜區130。其後利用ILD層138作為遮罩，進行一第二P型離子佈植製程以及一驅入製程，以於任二相鄰閘極122間之N型摻雜區114以及二P型基體摻雜區130內形成一P型接觸摻雜區144，且P型接觸摻雜區144鄰接於二P型基體摻雜區130中之二N型源極摻雜區134，而作為整流器之陽極與IGBT之接觸摻雜區。接著，再以ILD層138為遮罩，進行一第三P型離子佈植製程以及一驅入製程，以於各P型接觸摻雜區144與位於各P型基體摻雜區130相對於各閘極122之另一側的N型摻雜區114之間形成一P型輕摻雜區146，與N型摻雜區114相接觸，且各P型輕摻雜區146更延伸至各P型接觸摻雜區144與相對應之各P型基體摻雜區130之間。值得注意的是，本發明形成P型接觸摻雜區144之步驟並不限於進行於形成P型輕摻雜區146之步驟之前，而本發明亦可先形成P型輕摻雜區146，然後再形成P型接觸摻雜區144。或者，先進行第二P型離子佈植製程以及第三P型離子佈植製程，然後再進行驅入製程，以同時形成P型接觸摻雜區144以及P型輕摻雜區146。
此外，第二P型離子佈植製程之佈植濃度係大於第三P型離子佈植製程之佈植濃度，使P型輕摻雜區146之摻雜濃度係小於P型接觸摻雜區144之摻雜濃度，且P型輕摻雜區146之摻雜濃度與P型基體摻雜區130之摻雜濃度約略相同，例如：P型輕摻雜區146與P型基體摻雜區130之摻雜濃度為1016 至1017 cm-3 ，而P型接觸摻雜區144之摻雜濃度為1019 cm-3 ，但不限於此。而值得注意的是，由於P型輕摻雜區146之摻雜濃度小於P型接觸摻雜區144之摻雜濃度，且隨著越接近P型接觸摻雜區144，N型摻雜區114之摻雜濃度越大，因此本發明將P型輕摻雜區146設置於各P型接觸摻雜區144與N型摻雜區114之間，可避免因減少P型基體摻雜區130之面積造成高摻雜濃度之P型接觸摻雜區144與高摻雜濃度之N型摻雜區114之間相接觸所產生之導通。另外，P型輕摻雜區146之垂直深度係小於P型基體摻雜區130之垂直深度，以避免P型輕摻雜區146延伸至P型基體摻雜區130之底部而造成其與N型摻雜區114位於同一深度之PN接面面積擴大。
如第7圖所示，然後進行一沈積製程，於ILD層138上形成一射極金屬層148，且填入於ILD層138之各開口140中，作為接觸插塞，以電連接至各N型源極摻雜區134與各P型接觸摻雜區144。然後，對P型半導體基底102之下表面106進行一薄化製程，直到暴露出N型陰極摻雜區108，再於P型半導體基底102之下表面106上形成一集極金屬層150，電性連接於N型陰極摻雜區108，使與P型半導體基底102。至此已完成IGBT與快速逆向恢復時間整流器之整合結構100。其中，射極金屬層148與集極金屬層150可為鋁層(Al)、氮化鈦(TiN)、鎢等金屬層，但不以此為限。
此外，本發明之IGBT與快速逆向恢復時間整流器之整合結構不限於具有複數個溝渠、閘極以及閘極絕緣層，亦可僅具有單一溝渠、閘極以及閘極絕緣層。此時，P型基體摻雜區僅設置於閘極之二側，且N型摻雜區則設置於各P型基體摻雜區相對於閘極之另一側。
請參考第8圖，並請一併參考第7圖，第8圖為本發明第一實施例之IGBT與快速逆向恢復時間整流器整合結構之立體結構剖視圖。如第8圖所示，為了更清楚顯示各元件之結構，部分沿著一延伸方向152之層間介電層138與射極金屬層148係未顯示出。本實施例之IGBT與快速逆向恢復時間整流器之整合結構100係為一將第7圖之剖面圖沿著延伸方向152延伸所構成之長條型結構，因此上述P型基體摻雜區130與N型摻雜區114之PN接面面積係取決於P型基體摻雜區130底部之水平寬度，且P型基體摻雜區130之水平截面積取決於P型基體摻雜區130之水平寬度。於本實施例中，P型基體摻雜區130之水平寬度約略介於1微米至3微米之間，而位於P型基體摻雜區130間之N型摻雜區114之水平寬度則約略介於1微米至5微米之間，但不限於此。
本發明利用一圖案化光阻層作為遮罩，以於各閘極絕緣層之任一側之N型摻雜區內形成一P型基體摻雜區，使相鄰閘極間之P型基體摻雜區分為二個，進而減少P型基體摻雜區之底部與N型摻雜區之PN接面面積，藉此縮短所需花費之逆向恢復時間，而加快由各P型基體摻雜區與N型摻雜區所構成之整流器的切換速度。此外，本發明另設置一P型輕摻雜區於N型摻雜區與P型接觸摻雜區之間，以避免因減少P型基體摻雜區之面積造成高摻雜濃度之P型接觸摻雜區與高摻雜濃度之N型摻雜區相接觸所產生之導通。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．IGBT
12．．．P型半導體基底
14．．．N型緩衝層
16．．．N型磊晶層
18．．．閘極結構
20．．．閘極
22．．．閘極絕緣層
24．．．P型基體摻雜區
26．．．N型源極摻雜區
28．．．介電層
30．．．P型接觸摻雜區
32．．．射極金屬層
34．．．集極金屬層
100．．．IGBT與快速逆向恢復時間整流器之整合結構
102．．．P型半導體基底
104．．．上表面
106‧‧‧下表面
108‧‧‧N型陰極摻雜區
110‧‧‧N型緩衝層
112‧‧‧N型磊晶層
114‧‧‧N型摻雜區
116‧‧‧N型漂移磊晶層
118‧‧‧溝渠
120‧‧‧閘極絕緣層
122‧‧‧閘極
124‧‧‧絕緣層
126‧‧‧第一圖案化光阻層
128‧‧‧第一P型離子佈植製程
130‧‧‧P型基體摻雜區
132‧‧‧第二圖案化光阻層
134‧‧‧N型源極摻雜區
136‧‧‧第三N型離子佈植製程
138‧‧‧層間介電層
140‧‧‧開口
144‧‧‧P型接觸摻雜區
146‧‧‧P型輕摻雜區
148‧‧‧射極金屬層
150‧‧‧集極金屬層
152‧‧‧方向
第1圖為習知IGBT之剖面示意圖。
第2圖至第7圖為本發明第一實施例之IGBT與快速逆向恢復時間整流器整合結構之製作方法示意圖。
第8圖為本發明第一實施例之IGBT與快速逆向恢復時間整流器整合結構之立體結構剖視圖。
100．．．IGBT與快速逆向恢復時間整流器之整合結構
102．．．P型半導體基底
104．．．上表面
106．．．下表面
108．．．N型陰極摻雜區
110．．．N型緩衝層
112．．．N型磊晶層
114．．．N型摻雜區
116．．．N型漂移磊晶層
118．．．溝渠
120．．．閘極絕緣層
122．．．閘極
124．．．絕緣層
130．．．P型基體摻雜區
134．．．N型源極摻雜區
138．．．層間介電層
140．．．開口
144．．．P型接觸摻雜區
146．．．P型輕摻雜區
148．．．射極金屬層
150．．．集極金屬層

Claims (20)

  1. 一種絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，包括有：一集極金屬層；一半導體基底，具有一第一導電類型，設置於該集極金屬層上，電連接至該集極金屬層；至少一陰極摻雜區，具有一第二導電類型，設置於該半導體基底內，且該陰極摻雜區電連接至該集極金屬層；一漂移磊晶層，具有該第二導電類型，設置於該半導體基底上，且電性連接該半導體基底以及該陰極摻雜區；至少一閘極，設置於該漂移磊晶層內；至少一閘極絕緣層，設置於該漂移磊晶層與該閘極之間；至少一基體(base)摻雜區，具有該第一導電類型，設置於該漂移磊晶層內，且鄰接於該閘極絕緣層；至少一源極摻雜區，具有該第二導電類型，設置於該基體摻雜區內，且鄰接該閘極絕緣層；至少一接觸摻雜區，具有該第一導電類型，設置於該基體摻雜區以及該漂移磊晶層內，且鄰接於該源極摻雜區；至少一輕摻雜區，具有該第一導電類型，設置於該接觸 摻雜區與位於該基體摻雜區相對於該閘極之另一側之該漂移磊晶層之間，且與該漂移磊晶層相接觸；以及一射極金屬層，設置於該接觸摻雜區與該源極摻雜區上，且電連接該源極摻雜區與該接觸摻雜區。
  2. 如請求項1所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中該輕摻雜區之深度係小於該基體摻雜區之深度。
  3. 如請求項1所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中該漂移磊晶層包括：一摻雜區，設置於該基體摻雜區之底部，且延伸至該基體摻雜區相對於該閘極之另一側，以與該輕摻雜區相接觸；以及一磊晶層，設置於該摻雜區與該半導體基底之間。
  4. 如請求項3所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中該磊晶層之摻雜濃度係小於該摻雜區之摻雜濃度。
  5. 如請求項4所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中隨著越接近該磊晶層，該摻 雜區之摻雜濃度逐漸遞減。
  6. 如請求項3所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中該摻雜區之摻雜濃度係小於該源極摻雜區之摻雜濃度。
  7. 如請求項1所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中該輕摻雜區之摻雜濃度係小於該接觸摻雜區之摻雜濃度。
  8. 如請求項1所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中該基體摻雜區之水平截面積係隨著越接近該接觸摻雜區越大。
  9. 如請求項1所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，另包括一緩衝層，其中該緩衝層具有該第二導電類型，且設置於該漂移磊晶層與該半導體基底之間。
  10. 如請求項1所述之絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構，其中該第一導電類型為P型，且該第二導電類型為N型。
  11. 一種絕緣閘雙極電晶體與快速逆向恢復時間整流器整合結構之製作方法，包括：提供一半導體基底，該半導體基底具有一第一導電類型，且該半導體基底包括有一上表面與一相對之下表面；於該半導體基底內形成一陰極摻雜區，該陰極摻雜區具有一第二導電類型；於該半導體基底之該上表面上形成一漂移磊晶層，該漂移磊晶層具有該第二導電類型；於該漂移磊晶層中形成至少一閘極絕緣層與至少一閘極，該閘極絕緣層設置於該漂移磊晶層與該閘極之間；於鄰近該閘極絕緣層一側之該漂移磊晶層內形成至少一基體(base)摻雜區，該基體摻雜區具有該第一導電類型，且鄰接該閘極絕緣層；於該基體摻雜區內形成一源極摻雜區，該源極摻雜區具有該第二導電類型，且鄰接該閘極絕緣層；於該源極摻雜區相對於該閘極絕緣層之另一側之該基體摻雜區與該漂移磊晶層內形成一接觸摻雜區，以及於該接觸摻雜區與位於該基體摻雜區相對於該閘極絕緣層之另一側之該漂移磊晶層之間形成一輕摻雜區，該接觸摻雜區與該輕摻雜區具有該第一導電類型； 於該接觸摻雜區以及該源極摻雜區上形成一射極金屬層，使該射極金屬層電連接該源極摻雜區與該接觸摻雜區；從該半導體基底之該下表面進行一薄化製程，直到暴露出該陰極摻雜區；以及於該半導體基底之該下表面上形成一集極金屬層，該集極金屬層電連接該陰極摻雜區與該半導體基底。
  12. 如請求項11所述之製作方法，其中形成該基體摻雜區之步驟包括：進行一微影製程，以於該閘極絕緣層一側之該漂移磊晶層上形成一第一圖案化光阻層，且暴露出鄰近該閘極絕緣層一側之部分該漂移磊晶層；對暴露出之該漂移磊晶層進行一具有該第一導電類型之第一離子佈植製程；以及移除該第一圖案化光阻層，以及進行一第一驅入製程，以於鄰近該閘極絕緣層一側之該漂移磊晶層內形成該基體摻雜區。
  13. 如請求項12所述之製作方法，其中形成該源極摻雜區之步驟包括形成一第二圖案化光阻層，其中該第二圖案化光阻層與該第一圖案化光阻層具有相同圖案。
  14. 如請求項11所述之製作方法，其中形成該漂移磊晶層之步驟另包括：於該半導體基底之該上表面形成一磊晶層；以及於該磊晶層內形成一摻雜區，且該摻雜區之摻雜濃度大於該磊晶層，其中該磊晶層與該摻雜層構成該漂移磊晶層。
  15. 如請求項14所述之製作方法，其中該基體摻雜區係形成於該摻雜區內。
  16. 如請求項14所述之製作方法，其中該磊晶層之摻雜濃度係小於該摻雜區之摻雜濃度。
  17. 如請求項16所述之製作方法，其中隨著越接近該磊晶層，該摻雜區之摻雜濃度逐漸遞減。
  18. 如請求項14所述之製作方法，其中該摻雜區之摻雜濃度係小於該源極摻雜區之摻雜濃度。
  19. 如請求項11所述之製作方法，其中形成該接觸摻雜區與該輕摻雜區之步驟包括：進行一具有該第一導電類型之第二離子佈植製程以及一第二驅入製程，以形成該接觸摻雜區；以及 進行一具有該第一導電類型之第三離子佈植製程以及一第三驅入製程，以形成該輕摻雜區。
  20. 如請求項11所述之製作方法，其中該輕摻雜區之摻雜濃度係小於該接觸摻雜區之摻雜濃度。
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