CN117497410B - 一种rc-ligbt及其制备方法、芯片 - Google Patents

Abstract

本申请属于功率器件技术领域，提供了一种RC‑LIGBT及其制备方法、芯片，在SOI晶圆衬底的正面形成N型漂移层，在N型漂移层上形成P型阱区、电势截止层，在P型阱区上形成第一P型掺杂区、第二P型掺杂区、第一N型掺杂区、第二N型掺杂区、第三N型掺杂区，并将P型阱区划分为第一P型浮柱、第二P型浮柱以及第三P型浮柱，在电势截止层上形成P型集电区，形成发射极和集电极，其中集电极与P型集电区和N型集电区接触，通过设置N型集电区与集电极之间为肖特基接触，可以使得器件导通的初始阶段，增加N型集电区的导通电势，解决了器件存在的电压回弹的问题。

Description

一种RC-LIGBT及其制备方法、芯片

技术领域

本申请属于功率器件技术领域，尤其涉及一种RC-LIGBT及其制备方法、芯片。

背景技术

绝缘栅双极晶体管(Insulate-Gate Bipolar Transistor，IGBT)是由绝缘栅极场效应管和双极型三极管复合而成的一种器件，作为电力电子技术中的重要组成部分，其驱动功率小、开关速度快、导电能力强的优点使其成为了目前电力半导体的主要发展方向之一。基于绝缘衬底上的硅材料（Silicon-On- Insulator，SOI）的横向绝缘栅双极晶体管(lateral insulated gate bipolar transistor，LIGBT)具有绝缘性能好、寄生电容小、泄漏电流较低以及集成度高等优点，被广泛应用于新能源汽车、家用电器、电机控制、智能电网等领域，是未来市场极具潜力的半导体功率器件。

然而，目前的LIGBT限于其内部结构特点，使得其在进行反向导通时等效于一个PNP型三极管，当阴极接高电位、栅极接零电位、阳极接低电位时，位于集电极的P型集电区与N型缓冲区组成的PN结始终处于反向偏置状态，因此LIGBT不具备反向导电能力。

发明内容

为了解决上述技术问题，本申请实施例提供了一种RC-LIGBT及其制备方法、芯片，可以在解决目前的RC-LIGBT工作过程中产生的电压回弹的问题。

本申请实施例第一方面提供了一种RC-LIGBT的制备方法，所述RC-LIGBT的制备方法包括：

通过键合制备SOI晶圆衬底，并在所述SOI晶圆衬底的正面注入N型掺杂离子形成N型漂移层；

在所述N型漂移层上第一预设区域注入P型掺杂离子形成P型阱区，并在所述N型漂移层的第二预设区域注入N型掺杂离子形成电势截止层；

在所述P型阱区上的第三预设区域和第四预设区域注入P型掺杂离子形成第一P型掺杂区、第二P型掺杂区，在所述电势截止层的第五预设区域注入P型掺杂离子形成P型集电区；

在所述P型阱区上的多个区域注入N型掺杂离子形成第一N型掺杂区、第二N型掺杂区、第三N型掺杂区，在所述电势截止层上的指定区域形成N型集电区；其中，所述第一N型掺杂区与所述第一P型掺杂区相邻，所述第二N型掺杂区、所述第三N型掺杂区分别位于所述第二P型掺杂区的两侧，所述N型集电区与所述P型集电区相邻；

在所述P型阱区上形成第一深槽和第二深槽，将所述P型阱区划分为第一P型浮柱、第二P型浮柱以及第三P型浮柱；其中，所述第二N型掺杂区、所述第三N型掺杂区位于所述第一深槽和所述第二深槽之间；

在所述第一深槽内形成第一栅极介质层以及第一多晶硅层，在所述第二深槽内形成第二栅极介质层以及第二多晶硅层；其中，所述第一栅极介质层包裹所述第一多晶硅层，所述第二栅极介质层包裹所述第二多晶硅层；

形成与所述第一P型掺杂区、所述第二P型掺杂区、所述第一N型掺杂区、所述第二N型掺杂区以及所述第三N型掺杂区接触的发射极，并形成与所述P型集电区和所述N型集电区接触的集电极；其中，所述集电极与所述N型集电区之间为肖特基接触，所述集电极与所述P型集电区之间为欧姆接触。

在一些实施例中，所述在所述电势截止层上的指定区域形成N型集电区，包括：

对所述电势截止层上的指定区域进行刻蚀，并沉积硅材料后向所述硅材料注入N型掺杂离子以形成于所述N型集电区。

在一些实施例中，所述在所述电势截止层上的指定区域形成N型集电区，包括：

对所述电势截止层上的指定区域进行刻蚀，并沉积碳化硅材料后向所述碳化硅材料注入N型掺杂离子以形成于所述N型集电区；所述N型集电区与所述电势截止层之间形成异质结结构。

在一些实施例中，所述电势截止层内的N型掺杂离子的浓度大于所述N型漂移层内N型掺杂离子的浓度。

在一些实施例中，所述第一多晶硅层的底部形成有第一高K介质层；所述第二多晶硅层的底部形成有第二高K介质层。

在一些实施例中，所述制备方法还包括：

在所述第一高K介质层的底部形成第一P型屏蔽层。

在一些实施例中，所述制备方法还包括：

在所述第二高K介质层的底部形成第二P型屏蔽层。

在一些实施例中，所述第一P型屏蔽层和所述第二P型屏蔽层为凹形结构，所述第一P型屏蔽层包裹所述第一高K介质的底部，所述第二P型屏蔽层包裹所述第二高K介质的底部。

本申请实施例第二方面还提供了一种RC-LIGBT，所述RC-LIGBT由上述任一项实施例所述的制备方法制备。

本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的制备方法制备的RC-LIGBT。

本申请实施例的有益效果：在SOI晶圆衬底的正面形成N型漂移层，在N型漂移层上形成P型阱区、电势截止层，在P型阱区上形成第一P型掺杂区、第二P型掺杂区、第一N型掺杂区、第二N型掺杂区、第三N型掺杂区，并将P型阱区划分为第一P型浮柱、第二P型浮柱以及第三P型浮柱，在电势截止层上形成P型集电区，形成发射极和集电极，其中集电极与P型集电区和N型集电区接触，通过设置N型集电区与集电极之间为肖特基接触，可以使得器件导通的初始阶段，增加N型集电区的导通电势，解决了器件存在的电压回弹的问题。

附图说明

图1是本申请实施例提供的RC-LIGBT的制备方法的流程示意图；

图2是本申请实施例提供的形成N型漂移层310后的示意图；

图3是本申请实施例提供的形成P型阱区410、电势截止层420后的示意图；

图4是本申请实施例提供的形成第一P型掺杂区511、第二P型掺杂区512、P型集电区531、第一N型掺杂区521、第二N型掺杂区522、第三N型掺杂区523、N型集电区532后的示意图；

图5是本申请实施例提供的形成第一深槽401和第二深槽402后的示意图；

图6是本申请实施例提供的形成第一栅极介质层621、第一多晶硅层611、第二栅极介质层622、第二多晶硅层612、集电极120、发射极110后的示意图；

图7是本申请实施例提供的RC-LIGBT的一种示意图；

图8是本申请实施例提供的RC-LIGBT的一种示意图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。

目前的LIGBT限于其内部结构特点，使得其在进行反向导通时等效于一个PNP型三极管，当阴极接高电位、栅极接零电位、阳极接低电位时，位于集电极的P型集电区与N型缓冲区组成的PN结始终处于反向偏置状态，因此LIGBT不具备反向导电能力。

为了解决上述技术问题，本申请实施例提供了一种RC-LIGBT的制备方法，参见图1所示，本实施例中的RC-LIGBT的制备方法包括步骤S100至步骤S700。

在步骤S100中，通过键合制备SOI晶圆衬底，并在SOI晶圆衬底的正面注入N型掺杂离子形成N型漂移层310。

结合图2所示，采用SOI键合工艺制备SOI晶圆衬底，具体的，将两个晶片分别制成SOI结构,然后通过键合技术将它们连接在一起形成一个新的晶片，即SOI晶圆衬底，SOI晶圆衬底包括P型衬底220、氧化缓冲层210以及硅基底，通过向硅基底注入N型掺杂离子形成N型漂移层310。

在步骤S200中，在N型漂移层310上第一预设区域注入P型掺杂离子形成P型阱区410，并在N型漂移层310的第二预设区域注入N型掺杂离子形成电势截止层420。

在本实施例中，如图3所示，在N型漂移层310上第一预设区域注入P型掺杂离子形成P型阱区410，并在N型漂移层310的第二预设区域注入N型掺杂离子形成电势截止层420，P型阱区410和电势截止层420分别位于N型漂移层310上相对的两侧。

在一个实施例中，P型阱区410和电势截止层420的厚度可以相同，电势截止层420可以放置器件出现穿通现象。

在步骤S300中，在P型阱区410上的第三预设区域和第四预设区域注入P型掺杂离子形成第一P型掺杂区511、第二P型掺杂区512，在电势截止层420的第五预设区域注入P型掺杂离子形成P型集电区531。

在本实施例中，结合图4所示，在P型阱区410和电势截止层420上形成光刻胶或者掩膜版，然后按照预设图案向P型阱区410上的第三预设区域和第四预设区域注入P型掺杂离子形成第一P型掺杂区511、第二P型掺杂区512，向电势截止层420的第五预设区域注入P型掺杂离子形成P型集电区531，P型集电区531的掺杂浓度和第一P型掺杂区511、第二P型掺杂区512的掺杂浓度相同，P型集电区531的离子注入能量和第一P型掺杂区511、第二P型掺杂区512的离子注入能量相同。

在本实施例中，P型集电区531与电势截止层420之间形成PN结。

在步骤S400中，在P型阱区410上的多个区域注入N型掺杂离子形成第一N型掺杂区521、第二N型掺杂区522、第三N型掺杂区523，在电势截止层420上的指定区域形成N型集电区532。

在本实施例中，结合图4所示，第一N型掺杂区521与第一P型掺杂区511相邻，第二N型掺杂区522、第三N型掺杂区523分别位于第二P型掺杂区512的两侧，N型集电区532与P型集电区531相邻。

在步骤S500中，在P型阱区410上形成第一深槽401和第二深槽402，将P型阱区410划分为第一P型浮柱411、第二P型浮柱412以及第三P型浮柱413。

在本实施例中，结合图5所示，第二N型掺杂区522、第三N型掺杂区523位于第一深槽401和第二深槽402之间，第一深槽401和第二深槽402深入至N型漂移层310，第一P型掺杂区511和第一N型掺杂区521位于第一P型浮柱411上。第二N型掺杂区522、第二P型掺杂区512、第三N型掺杂区523位于第三P型浮柱413上。

在一个实施例中，在P型阱区410上形成的深槽的个数可以至少为三个，可以使得第二P型浮柱412与电势截止层420之间具有多个第三P型浮柱413，多个第三P型浮柱413之间可以由深槽进行隔离，并在深槽内填充绝缘介质材料，多个第三P型浮柱413可以增加器件的发射侧的空穴浓度，增强器件的电导调制效应，降低器件的导通损耗。

在步骤S600中，在第一深槽401内形成第一栅极介质层621以及第一多晶硅层611，在第二深槽402内形成第二栅极介质层622以及第二多晶硅层612。

在本实施例中，结合图6所示，第一栅极介质层621包裹第一多晶硅层611，第二栅极介质层622包裹第二多晶硅层612。

在步骤S700中，形成与第一P型掺杂区511、第二P型掺杂区512、第一N型掺杂区521、第二N型掺杂区522以及第三N型掺杂区523接触的发射极110，并形成与P型集电区531和N型集电区532接触的集电极120。

在本实施例中，结合图6所示，发射极110可以通过封装层130上的通孔与第一P型掺杂区511、第二P型掺杂区512、第一N型掺杂区521、第二N型掺杂区522以及第三N型掺杂区523接触，第一P型掺杂区511与第一N型掺杂区521之间形成PN结，第一N型掺杂区521与第一P型浮柱411之间形成PN结。第二P型掺杂区512与第二N型掺杂区522之间形成PN结，第二P型掺杂区512与第三N型掺杂区523之间形成PN结，第二N型掺杂区522以及第三N型掺杂区523均与第二P型浮柱412之间形成PN结。集电极120通过封装层130上的通孔与N型集电区532和P型集电区531接触，第一栅极通过封装层130上的通孔与第一多晶硅层611接触，第二栅极通过封装层130上的通孔与第二多晶硅层612接触，集电极120与N型集电区532之间为肖特基接触，集电极120与P型集电区531之间为欧姆接触。

在本实施例中，集电极120与N型集电区532之间为肖特基接触，集电极120与P型集电区531之间为欧姆接触，通过在器件的集电侧引入肖特基势垒，可以增加N型集电区532的导通电势，并且有利于器件反向续流时空穴的抽出，抑制器件的电压回弹现象的发生。

在一些实施例中，封装层130可以通过沉积氧化硅材料或者氮化硅材料形成。

在一些实施例中，在电势截止层420上的指定区域形成N型集电区532，包括：对电势截止层420上的指定区域进行刻蚀，并沉积硅材料后向硅材料注入N型掺杂离子以形成于N型集电区532。

在一些实施例中，在电势截止层420上的指定区域形成N型集电区532，包括：对电势截止层420上的指定区域进行刻蚀，并沉积碳化硅材料后向碳化硅材料注入N型掺杂离子以形成于N型集电区532；N型集电区532与电势截止层420之间形成异质结结构，可以提高N型集电区532与电势截止层420之间的电势差，使得异质结结构内部的内建电势大于P型集电区531与电势截止层420之间的PN结的内建电势，从而达到消除电压回弹的目的。

在一些实施例中，电势截止层420内的N型掺杂离子的浓度大于N型漂移层310内N型掺杂离子的浓度。

在一些实施例中，第一多晶硅层611的底部形成有第一高K介质层631；第二多晶硅层612的底部形成有第二高K介质层632。

在一些实施例中，本实施例中的制备方法还包括：在第一高K介质层631的底部形成第一P型屏蔽层641。

在一些实施例中，本实施例中的制备方法还包括：在第二高K介质层632的底部形成第二P型屏蔽层642。

在一个实施例中，第一高K介质层631的宽度由P型衬底220向发射极110的方向上逐渐增加。

在一个实施例中，第二高K介质层632的宽度由P型衬底220向发射极110的方向上逐渐增加。

在一个实施例中，结合图8所示，在第一深槽401内沉积高介电常数的介质材料形成第一高K介质层631之前，在第一深槽401的底部形成第一P型屏蔽层641；在第二深槽402内沉积高介电常数的介质材料形成第二高K介质层632之前，在第二深槽402的底部形成第二P型屏蔽层642。

在本实施例中，结合图5和图8所示，在形成第一深槽401和第二深槽402后，第一P型屏蔽层641形成于第一深槽401的底部，第二P型屏蔽层642形成于第二深槽402的底部。具体的，可以通过在第一深槽401的底部进行离子注入工艺形成第一P型屏蔽层641，离子注入的角度在30°以内，离子注入角度为注入方向与第一深槽401的中轴线之间的角度。同样的，可以通过在第二深槽402的底部进行离子注入工艺形成第二P型屏蔽层642，离子注入的角度在30°以内，离子注入角度为注入方向与第二深槽402的中轴线之间的角度。

在一些实施例中，在第一深槽401的底部进行离子注入工艺形成第一P型屏蔽层641的过程中，其注入角度可以由0°逐渐增加至30°，使得P型掺杂离子可以同时注入至第一深槽401的底部以及其两侧壁的底部形成第一P型屏蔽层641，第一P型屏蔽层641呈圆弧状，第一深槽401的底部为圆弧状的第一P型屏蔽层641的底部，第一深槽401的两侧壁的底部的P型掺杂离子的浓度小于第一深槽401的底部的P型掺杂离子的浓度。

在一些实施例中，在第二深槽402的底部进行离子注入工艺形成第二P型屏蔽层642的过程中，其注入角度可以由0°逐渐增加至30°，使得P型掺杂离子可以同时注入至第二深槽402的底部以及其两侧壁的底部形成第二P型屏蔽层642，第二P型屏蔽层642呈圆弧状，第二深槽402的底部为圆弧状的第二P型屏蔽层642的底部，第二深槽402的两侧壁的底部的P型掺杂离子的浓度小于第二深槽402的底部的P型掺杂离子的浓度。

在一些实施例中，第一P型屏蔽层641和第二P型屏蔽层642为凹形结构，第一P型屏蔽层641包裹第一高K介质层631的底部，第二P型屏蔽层642包裹第二高K介质层632的底部。

在本实施例中，通过在第一高K介质层631的底部设置第一P型屏蔽层641，可以降低第一高K介质层631底部的拐角区域的电场峰值，在第二高K介质层632的底部设置第二P型屏蔽层642，可以降低第二高K介质层632底部的拐角区域的电场峰值。

本申请实施例还提供了一种RC-LIGBT，RC-LIGBT由上述任一项实施例的制备方法制备。

本申请实施例还提供了一种RC-LIGBT，参见图6所示，P型衬底220、氧化缓冲层210、N型漂移层310层叠设置，P型阱区410和电势截止层420分别位于N型漂移层310上相对的两侧，第一P型掺杂区511、第二P型掺杂区512位于P型阱区410上的第三预设区域和第四预设区域，P型集电区531位于电势截止层420上的第五预设区域，电势截止层420上的指定区域形成有N型集电区532，P型阱区410上还设有第一N型掺杂区521、第二N型掺杂区522、第三N型掺杂区523。N型集电区532与P型集电区531相邻，第一P型掺杂区511和第一N型掺杂区521位于第一P型浮柱411上，第二N型掺杂区522、第二P型掺杂区512、第三N型掺杂区523位于第三P型浮柱413上。第二P型浮柱412与电势截止层420之间具有多个第三P型浮柱413，多个第三P型浮柱413之间可以由深槽进行隔离，深槽内填充绝缘介质材料。第一栅极介质层621包裹第一多晶硅层611，第二栅极介质层622包裹第二多晶硅层612，发射极110可以通过封装层130上的通孔与第一P型掺杂区511、第二P型掺杂区512、第一N型掺杂区521、第二N型掺杂区522以及第三N型掺杂区523接触，第一P型掺杂区511与第一N型掺杂区521之间形成PN结，第一N型掺杂区521与第一P型浮柱411之间形成PN结。第二P型掺杂区512与第二N型掺杂区522之间形成PN结，第二P型掺杂区512与第三N型掺杂区523之间形成PN结，第二N型掺杂区522以及第三N型掺杂区523均与第二P型浮柱412之间形成PN结。集电极120通过封装层130上的通孔与N型集电区532和P型集电区531接触，第一栅极通过封装层130上的通孔与第一多晶硅层611接触，第二栅极通过封装层130上的通孔与第二多晶硅层612接触，集电极120与N型集电区532之间为肖特基接触，集电极120与P型集电区531之间为欧姆接触。

在本实施例中，集电极120与N型集电区532之间为肖特基接触，集电极120与P型集电区531之间为欧姆接触，通过在器件的集电侧引入肖特基势垒，可以增加N型集电区532的导通电势，并且有利于器件反向续流时空穴的抽出，抑制器件的电压回弹现象的发生。

在一些实施例中，封装层130可以通过沉积氧化硅材料或者氮化硅材料形成。

在一些实施例中，N型集电区532与电势截止层420之间形成异质结结构，可以提高N型集电区532与电势截止层420之间的电势差，使得异质结结构内部的内建电势大于P型集电区531与电势截止层420之间的PN结的内建电势，从而达到消除电压回弹的目的。

本申请实施例还提供了一种芯片，包括如上述任一项实施例所述的制备方法制备的RC-LIGBT。

在本实施例中，芯片包括芯片衬底，衬底上设置有一个或者多个RC-LIGBT，该RC-LIGBT可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的RC-LIGBT。

在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和RC-LIGBT组成集成电路。

在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。

本申请实施例的有益效果：通过在LIGBT器件内设置N型集电区与集电极之间为肖特基接触，可以使得器件导通的初始阶段，增加N型集电区的导通电势，解决了器件存在的电压回弹的问题。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (8)

1.一种RC-LIGBT的制备方法，其特征在于，所述RC-LIGBT的制备方法包括：

通过键合制备SOI晶圆衬底，并在所述SOI晶圆衬底的正面注入N型掺杂离子形成N型漂移层；

在所述N型漂移层上第一预设区域注入P型掺杂离子形成P型阱区，并在所述N型漂移层的第二预设区域注入N型掺杂离子形成电势截止层；所述电势截止层内的N型掺杂离子的浓度大于所述N型漂移层内N型掺杂离子的浓度；

在所述P型阱区上的第三预设区域和第四预设区域注入P型掺杂离子形成第一P型掺杂区、第二P型掺杂区，在所述电势截止层的第五预设区域注入P型掺杂离子形成P型集电区；

在所述P型阱区上的多个区域注入N型掺杂离子形成第一N型掺杂区、第二N型掺杂区、第三N型掺杂区，在所述电势截止层上的指定区域形成N型集电区；其中，所述第一N型掺杂区与所述第一P型掺杂区相邻，所述第二N型掺杂区、所述第三N型掺杂区分别位于所述第二P型掺杂区的两侧，所述N型集电区与所述P型集电区相邻；

在所述P型阱区上形成第一深槽和第二深槽，将所述P型阱区划分为第一P型浮柱、第二P型浮柱以及第三P型浮柱；其中，所述第二N型掺杂区、所述第三N型掺杂区位于所述第一深槽和所述第二深槽之间；

在所述第一深槽内形成第一栅极介质层以及第一多晶硅层，在所述第二深槽内形成第二栅极介质层以及第二多晶硅层；其中，所述第一栅极介质层包裹所述第一多晶硅层，所述第二栅极介质层包裹所述第二多晶硅层，所述第一多晶硅层的底部形成有第一高K介质层；所述第二多晶硅层的底部形成有第二高K介质层；

形成与所述第一P型掺杂区、所述第二P型掺杂区、所述第一N型掺杂区、所述第二N型掺杂区以及所述第三N型掺杂区接触的发射极，并形成与所述P型集电区和所述N型集电区接触的集电极；其中，所述集电极与所述N型集电区之间为肖特基接触，所述集电极与所述P型集电区之间为欧姆接触。

2.如权利要求1所述的RC-LIGBT的制备方法，其特征在于，所述在所述电势截止层上的指定区域形成N型集电区，包括：

对所述电势截止层上的指定区域进行刻蚀，并沉积硅材料后向所述硅材料注入N型掺杂离子以形成于所述N型集电区。

3.如权利要求1所述的RC-LIGBT的制备方法，其特征在于，所述在所述电势截止层上的指定区域形成N型集电区，包括：

对所述电势截止层上的指定区域进行刻蚀，并沉积碳化硅材料后向所述碳化硅材料注入N型掺杂离子以形成于所述N型集电区；所述N型集电区与所述电势截止层之间形成异质结结构。

4.如权利要求1所述的RC-LIGBT的制备方法，其特征在于，所述制备方法还包括：

在所述第一高K介质层的底部形成第一P型屏蔽层。

5.如权利要求4所述的RC-LIGBT的制备方法，其特征在于，所述制备方法还包括：

在所述第二高K介质层的底部形成第二P型屏蔽层。

6.如权利要求5所述的RC-LIGBT的制备方法，其特征在于，所述第一P型屏蔽层和所述第二P型屏蔽层为凹形结构，所述第一P型屏蔽层包裹所述第一高K介质的底部，所述第二P型屏蔽层包裹所述第二高K介质的底部。

7.一种RC-LIGBT，其特征在于，所述RC-LIGBT由权利要求1-6任一项所述的RC-LIGBT的制备方法制备。

8.一种芯片，其特征在于，包括如权利要求1-6任一项所述的制备方法制备的RC-LIGBT。