JP3355851B2 - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、モータ駆動用インバー
タ、イグナイタ等に、パワースイッチング素子として用
いる絶縁ゲート型電界効果トランジスタに関する。
タ、イグナイタ等に、パワースイッチング素子として用
いる絶縁ゲート型電界効果トランジスタに関する。
【０００２】
【従来の技術】従来、バイポーラ集積回路においてバイ
ポーラトランジスタのコレクタ抵抗を低減する目的で、
半導体層中に埋め込み領域を設けたものがある。この埋
め込み領域を形成する方法として、一般に熱拡散法が用
いられている。この方法は、酸化膜をマスクとし、酸化
膜を部分的に開口した拡散窓から不純物の拡散を行うも
のである。例えば、Ａｓの拡散を固体ソースＡｓ2 Ｏ3
で行う場合、固体ソースＡｓ2 Ｏ3 を蒸発させて酸化性
のキャリアガスで拡散窓に送り込み、拡散窓に酸化膜を
形成しつつＡｓの拡散を行う。
ポーラトランジスタのコレクタ抵抗を低減する目的で、
半導体層中に埋め込み領域を設けたものがある。この埋
め込み領域を形成する方法として、一般に熱拡散法が用
いられている。この方法は、酸化膜をマスクとし、酸化
膜を部分的に開口した拡散窓から不純物の拡散を行うも
のである。例えば、Ａｓの拡散を固体ソースＡｓ2 Ｏ3
で行う場合、固体ソースＡｓ2 Ｏ3 を蒸発させて酸化性
のキャリアガスで拡散窓に送り込み、拡散窓に酸化膜を
形成しつつＡｓの拡散を行う。
【０００３】ここで、その拡散中の酸化膜の形成により
下地シリコンの表面にへこみができる。他の不純物（リ
ンＰ、アンチモンＳｂ、ボロンＢ等）でも同様の現象が
生じる。この後、酸化膜を除去し所定の厚さのシリコン
層をエピタキシャル成長により形成する。この場合、そ
のシリコン層の表面にもへこみが現れ、従って表面に凹
凸が発生する。
下地シリコンの表面にへこみができる。他の不純物（リ
ンＰ、アンチモンＳｂ、ボロンＢ等）でも同様の現象が
生じる。この後、酸化膜を除去し所定の厚さのシリコン
層をエピタキシャル成長により形成する。この場合、そ
のシリコン層の表面にもへこみが現れ、従って表面に凹
凸が発生する。
【０００４】この凹凸による表面段差は、バイポーラ集
積回路作成時には埋め込み領域のパターンと表面パター
ンの位置合わせのために利用される。また、この種の埋
め込み領域を有する構造は、縦型ＩＧＢＴあるいは縦型
ＭＯＳＦＥＴにおいても用いられている（Ｗ０９１／０
３８４２号公報、特公平３ー３０３１０号公報）。
積回路作成時には埋め込み領域のパターンと表面パター
ンの位置合わせのために利用される。また、この種の埋
め込み領域を有する構造は、縦型ＩＧＢＴあるいは縦型
ＭＯＳＦＥＴにおいても用いられている（Ｗ０９１／０
３８４２号公報、特公平３ー３０３１０号公報）。
【０００５】
【発明が解決しようとする課題】しかしながら、そのよ
うな埋め込み構造を有する絶縁ゲート型電界効果トラン
ジスタにおいて、表面に発生する凹凸部、すなわち埋め
込み領域パターンによる段差部にＭＯＳ構造を形成する
と、その構造部分に発生する電界値が、平坦な表面にＭ
ＯＳ構造を形成する場合に比べて大きくなり、その結
果、ゲートーソース間絶縁耐圧特性が劣化するという問
題が発生する。
うな埋め込み構造を有する絶縁ゲート型電界効果トラン
ジスタにおいて、表面に発生する凹凸部、すなわち埋め
込み領域パターンによる段差部にＭＯＳ構造を形成する
と、その構造部分に発生する電界値が、平坦な表面にＭ
ＯＳ構造を形成する場合に比べて大きくなり、その結
果、ゲートーソース間絶縁耐圧特性が劣化するという問
題が発生する。
【０００６】一方、上記の熱拡散法を用いずに、イオン
注入法を用いて埋め込み領域を形成することができる。
この場合には、上記のような表面段差は生じない。この
ようなイオン注入法により埋め込み領域を形成するもの
としては、特開昭６３ー１８６７５号公報に示すものが
ある。このイオン注入法を用いたものと熱拡散法を用い
たもの（後述する第１実施例により表面段差を４ｎｍ程
度に少なくしたもの）とのゲート酸化膜耐圧特性につい
て検討を行った。この検討は、ゲート酸化膜に８ＭＶ／
ｃｍの電界を印加した状態での経時的破壊率を示す、Ｔ
ＤＤＢ（Time Dependent Dielectric Breakdown ）特性
により行った。図９にその検討結果を示す。この図９の
（ａ）はイオン注入法を用いたものを示し、（ｂ）は熱
拡散法を用いたものを示している。この図から明らかな
ように、イオン注入法を用いたものの方が累積故障率が
高くなっている。
注入法を用いて埋め込み領域を形成することができる。
この場合には、上記のような表面段差は生じない。この
ようなイオン注入法により埋め込み領域を形成するもの
としては、特開昭６３ー１８６７５号公報に示すものが
ある。このイオン注入法を用いたものと熱拡散法を用い
たもの（後述する第１実施例により表面段差を４ｎｍ程
度に少なくしたもの）とのゲート酸化膜耐圧特性につい
て検討を行った。この検討は、ゲート酸化膜に８ＭＶ／
ｃｍの電界を印加した状態での経時的破壊率を示す、Ｔ
ＤＤＢ（Time Dependent Dielectric Breakdown ）特性
により行った。図９にその検討結果を示す。この図９の
（ａ）はイオン注入法を用いたものを示し、（ｂ）は熱
拡散法を用いたものを示している。この図から明らかな
ように、イオン注入法を用いたものの方が累積故障率が
高くなっている。
【０００７】従って、イオン注入を用いて埋め込み領域
を形成したものについても、ゲートーソース間絶縁耐圧
特性が劣化するという問題が発生する。本発明は上記問
題に鑑みてなされたもので、埋め込み領域を有する絶縁
ゲート型電界効果トランジスタにおいて、ゲートーソー
ス間絶縁耐圧特性の劣化を防止することを共通の目的と
する。
を形成したものについても、ゲートーソース間絶縁耐圧
特性が劣化するという問題が発生する。本発明は上記問
題に鑑みてなされたもので、埋め込み領域を有する絶縁
ゲート型電界効果トランジスタにおいて、ゲートーソー
ス間絶縁耐圧特性の劣化を防止することを共通の目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、絶縁ゲート型電界効果
トランジスタにおいて、第１半導体層（１）と、この第
１半導体層に接する第２導電型の第２半導体層（６）
と、前記第２半導体層内に形成されるとともに、前記第
２半導体層表面に接合部が終端するように部分的に形成
された第１導電型の第３半導体層（８、９）と、この第
３半導体層内に形成されるとともに、前記第３半導体層
表面に接合部が終端するように部分的に形成された第２
導電型の第４半導体層（１０）と、前記第１半導体層と
前記第２半導体層の境界面に接触するかあるいはその近
傍に埋め込み形成された第２導電型の第５半導体領域
（５）と、前記第２半導体層と第４半導体層間の前記第
３半導体層をチャネル領域として、少なくともこのチャ
ネル領域上にゲート絶縁膜（１１）を介して形成された
ゲート電極（１２）と、前記第３半導体層と前記第４半
導体層の両方に接触部を有するソース電極（１４）と、
前記第１半導体層を介してドレイン電流を供給するドレ
イン電極（１５）とを備え、前記第５半導体領域は酸化
雰囲気中で熱拡散法により拡散形成されたものであっ
て、前記第５半導体領域の形成時に生じる段差に対し前
記第２半導体層はその表面が平坦化されて形成されてい
ることを特徴としている。
め、請求項１に記載の発明では、絶縁ゲート型電界効果
トランジスタにおいて、第１半導体層（１）と、この第
１半導体層に接する第２導電型の第２半導体層（６）
と、前記第２半導体層内に形成されるとともに、前記第
２半導体層表面に接合部が終端するように部分的に形成
された第１導電型の第３半導体層（８、９）と、この第
３半導体層内に形成されるとともに、前記第３半導体層
表面に接合部が終端するように部分的に形成された第２
導電型の第４半導体層（１０）と、前記第１半導体層と
前記第２半導体層の境界面に接触するかあるいはその近
傍に埋め込み形成された第２導電型の第５半導体領域
（５）と、前記第２半導体層と第４半導体層間の前記第
３半導体層をチャネル領域として、少なくともこのチャ
ネル領域上にゲート絶縁膜（１１）を介して形成された
ゲート電極（１２）と、前記第３半導体層と前記第４半
導体層の両方に接触部を有するソース電極（１４）と、
前記第１半導体層を介してドレイン電流を供給するドレ
イン電極（１５）とを備え、前記第５半導体領域は酸化
雰囲気中で熱拡散法により拡散形成されたものであっ
て、前記第５半導体領域の形成時に生じる段差に対し前
記第２半導体層はその表面が平坦化されて形成されてい
ることを特徴としている。
【０００９】請求項２に記載の発明では、請求項１に記
載の絶縁ゲート型電界効果トランジスタにおいて、前記
第２半導体層の表面段差が８ｎｍ以下になっていること
を特徴としている。請求項３に記載の発明では、請求項
１又は２に記載の絶縁ゲート型電界効果トランジスタに
おいて、前記第１半導体層は、ゲッタリング処理が施さ
れた半導体層（１Ａ）であることを特徴としている。
載の絶縁ゲート型電界効果トランジスタにおいて、前記
第２半導体層の表面段差が８ｎｍ以下になっていること
を特徴としている。請求項３に記載の発明では、請求項
１又は２に記載の絶縁ゲート型電界効果トランジスタに
おいて、前記第１半導体層は、ゲッタリング処理が施さ
れた半導体層（１Ａ）であることを特徴としている。
【００１０】請求項４に記載の発明では、絶縁ゲート型
電界効果トランジスタにおいて、第１半導体層（１Ａ）
と、この第１半導体層に接する第２導電型の第２半導体
層（６）と、前記第２半導体層内に形成されるととも
に、前記第２半導体層表面に接合部が終端するように部
分的に形成された第１導電型の第３半導体層（８、９）
と、この第３半導体層内に形成されるとともに、前記第
３半導体層表面に接合部が終端するように部分的に形成
された第２導電型の第４半導体層（１０）と、前記第１
半導体層と前記第２半導体層の境界面に接触するかある
いはその近傍に埋め込み形成された第２導電型の第５半
導体領域（５）と、前記第２半導体層と第４半導体層間
の前記第３半導体層をチャネル領域として、少なくとも
このチャネル領域上にゲート絶縁膜（１１）を介して形
成されたゲート電極（１２）と、前記第３半導体層と前
記第４半導体層の両方に接触部を有するソース電極（１
４）と、前記第１半導体層を介してドレイン電流を供給
するドレイン電極（１５）とを備え、前記第５半導体領
域は、イオン注入法により不純物が注入され熱処理によ
ってその不純物が拡散して形成された拡散領域であっ
て、前記第１半導体層は、ゲッタリング処理が施された
半導体層であることを特徴としている。
電界効果トランジスタにおいて、第１半導体層（１Ａ）
と、この第１半導体層に接する第２導電型の第２半導体
層（６）と、前記第２半導体層内に形成されるととも
に、前記第２半導体層表面に接合部が終端するように部
分的に形成された第１導電型の第３半導体層（８、９）
と、この第３半導体層内に形成されるとともに、前記第
３半導体層表面に接合部が終端するように部分的に形成
された第２導電型の第４半導体層（１０）と、前記第１
半導体層と前記第２半導体層の境界面に接触するかある
いはその近傍に埋め込み形成された第２導電型の第５半
導体領域（５）と、前記第２半導体層と第４半導体層間
の前記第３半導体層をチャネル領域として、少なくとも
このチャネル領域上にゲート絶縁膜（１１）を介して形
成されたゲート電極（１２）と、前記第３半導体層と前
記第４半導体層の両方に接触部を有するソース電極（１
４）と、前記第１半導体層を介してドレイン電流を供給
するドレイン電極（１５）とを備え、前記第５半導体領
域は、イオン注入法により不純物が注入され熱処理によ
ってその不純物が拡散して形成された拡散領域であっ
て、前記第１半導体層は、ゲッタリング処理が施された
半導体層であることを特徴としている。
【００１１】請求項５に記載の発明では、請求項３又は
４に記載の絶縁ゲート型電界効果トランジスタにおい
て、前記第１半導体層は、第１の単結晶半導体層（１）
上に多結晶層（１ａ）および第２の単結晶半導体層（１
ｂ）が形成されたものであることを特徴としている。請
求項６に記載の発明では、絶縁ゲート型電界効果トラン
ジスタの製造方法において、第１半導体層（１）の上に
第２導電型半導体層（２）が形成された第１半導体基板
（１、２）を用意する工程と、酸化雰囲気中で熱拡散法
により前記第２導電型半導体層に第２導電型の拡散領域
（５）を形成する工程と、この拡散領域形成後に、前記
第１半導体基板上に気相成長法により第２導電型の第２
半導体層（６）を形成する工程と、この第２半導体層の
表面を平坦化する工程と、この平坦化された第２半導体
層に対し、ゲート絶縁膜（１１）およびゲート電極（１
２）を前記第２半導体層上に形成するとともにソース領
域（１０）およびチャネル領域を前記第２半導体層内に
形成し、さらに前記ソース領域に電気的に接続されるソ
ース電極（１４）を形成するとともに前記第１半導体基
板の裏面にドレイン電極（１５）を形成する工程とを備
えたことを特徴としている。
４に記載の絶縁ゲート型電界効果トランジスタにおい
て、前記第１半導体層は、第１の単結晶半導体層（１）
上に多結晶層（１ａ）および第２の単結晶半導体層（１
ｂ）が形成されたものであることを特徴としている。請
求項６に記載の発明では、絶縁ゲート型電界効果トラン
ジスタの製造方法において、第１半導体層（１）の上に
第２導電型半導体層（２）が形成された第１半導体基板
（１、２）を用意する工程と、酸化雰囲気中で熱拡散法
により前記第２導電型半導体層に第２導電型の拡散領域
（５）を形成する工程と、この拡散領域形成後に、前記
第１半導体基板上に気相成長法により第２導電型の第２
半導体層（６）を形成する工程と、この第２半導体層の
表面を平坦化する工程と、この平坦化された第２半導体
層に対し、ゲート絶縁膜（１１）およびゲート電極（１
２）を前記第２半導体層上に形成するとともにソース領
域（１０）およびチャネル領域を前記第２半導体層内に
形成し、さらに前記ソース領域に電気的に接続されるソ
ース電極（１４）を形成するとともに前記第１半導体基
板の裏面にドレイン電極（１５）を形成する工程とを備
えたことを特徴としている。
【００１２】請求項７に記載の発明では、絶縁ゲート型
電界効果トランジスタの製造方法において、第１半導体
層（１）の上に第２導電型半導体層（２）が形成された
第１半導体基板（１、２）を用意する工程と、酸化雰囲
気中で熱拡散法により前記第２導電型半導体層に第２導
電型の拡散領域（５）を形成する工程と、この拡散領域
形成後に、前記第２導電型半導体層の表面を平坦化する
工程と、この平坦化された第１半導体基板上に第２導電
型の第２半導体層（６）を形成する工程と、この第２半
導体層に対し、ゲート絶縁膜（１１）およびゲート電極
（１２）を前記第２半導体層上に形成するとともにソー
ス領域（１０）およびチャネル領域を前記第２半導体層
内に形成し、さらに前記ソース領域に電気的に接続され
るソース電極（１４）を形成するとともに前記第１半導
体基板の裏面にドレイン電極（１５）を形成する工程と
を備えたことを特徴としている。
電界効果トランジスタの製造方法において、第１半導体
層（１）の上に第２導電型半導体層（２）が形成された
第１半導体基板（１、２）を用意する工程と、酸化雰囲
気中で熱拡散法により前記第２導電型半導体層に第２導
電型の拡散領域（５）を形成する工程と、この拡散領域
形成後に、前記第２導電型半導体層の表面を平坦化する
工程と、この平坦化された第１半導体基板上に第２導電
型の第２半導体層（６）を形成する工程と、この第２半
導体層に対し、ゲート絶縁膜（１１）およびゲート電極
（１２）を前記第２半導体層上に形成するとともにソー
ス領域（１０）およびチャネル領域を前記第２半導体層
内に形成し、さらに前記ソース領域に電気的に接続され
るソース電極（１４）を形成するとともに前記第１半導
体基板の裏面にドレイン電極（１５）を形成する工程と
を備えたことを特徴としている。
【００１３】請求項８に記載の発明では、絶縁ゲート型
電界効果トランジスタの製造方法において、第１半導体
層（１）の上に第２導電型半導体層（２）が形成された
第１半導体基板（１、２）を用意する工程と、この第１
半導体基板上にＰＳＧ膜（１９）をＣＶＤ法により形成
し、熱処理を行って、前記第２導電型半導体層にリンの
拡散領域（５）を形成する工程と、この拡散領域形成後
に、前記第１半導体基板上に第２導電型の第２半導体層
（６）を形成する工程と、この第２半導体層に対し、ゲ
ート絶縁膜（１１）およびゲート電極（１２）を前記第
２半導体層上に形成するとともにソース領域（１０）お
よびチャネル領域を前記第２半導体層内に形成し、さら
に前記ソース領域に電気的に接続されるソース電極（１
４）を形成するとともに前記第１半導体基板の裏面にド
レイン電極（１５）を形成する工程とを備えたことを特
徴としている。
電界効果トランジスタの製造方法において、第１半導体
層（１）の上に第２導電型半導体層（２）が形成された
第１半導体基板（１、２）を用意する工程と、この第１
半導体基板上にＰＳＧ膜（１９）をＣＶＤ法により形成
し、熱処理を行って、前記第２導電型半導体層にリンの
拡散領域（５）を形成する工程と、この拡散領域形成後
に、前記第１半導体基板上に第２導電型の第２半導体層
（６）を形成する工程と、この第２半導体層に対し、ゲ
ート絶縁膜（１１）およびゲート電極（１２）を前記第
２半導体層上に形成するとともにソース領域（１０）お
よびチャネル領域を前記第２半導体層内に形成し、さら
に前記ソース領域に電気的に接続されるソース電極（１
４）を形成するとともに前記第１半導体基板の裏面にド
レイン電極（１５）を形成する工程とを備えたことを特
徴としている。
【００１４】請求項９に記載の発明では、請求項６乃至
８のいずれか１つに記載の絶縁ゲート型電界効果トラン
ジスタの製造方法において、前記第１半導体層は、ゲッ
タリング処理が施されたものであることを特徴としてい
る。請求項１０に記載の発明では、絶縁ゲート型電界効
果トランジスタの製造方法において、ゲッタリング処理
が施された第１半導体層（１Ａ、１７）の上に第２導電
型半導体層（２）が形成された第１半導体基板（１Ａ、
１７、２）を用意する工程と、前記第２導電型半導体層
にイオン注入法を用いて不純物を注入し熱処理により拡
散して第２導電型の拡散領域（５）を形成する工程と、
この拡散領域形成後に、前記第１半導体基板上に第２導
電型の第２半導体層（６）を形成する工程と、この第２
半導体層に対し、ゲート絶縁膜（１１）およびゲート電
極（１２）を前記第２半導体層上に形成するとともにソ
ース領域（１０）およびチャネル領域を前記第２半導体
層内に形成し、さらに前記ソース領域に電気的に接続さ
れるソース電極（１４）を形成するとともに前記第１半
導体基板の裏面にドレイン電極（１５）を形成する工程
とを備えたことを特徴としている。
８のいずれか１つに記載の絶縁ゲート型電界効果トラン
ジスタの製造方法において、前記第１半導体層は、ゲッ
タリング処理が施されたものであることを特徴としてい
る。請求項１０に記載の発明では、絶縁ゲート型電界効
果トランジスタの製造方法において、ゲッタリング処理
が施された第１半導体層（１Ａ、１７）の上に第２導電
型半導体層（２）が形成された第１半導体基板（１Ａ、
１７、２）を用意する工程と、前記第２導電型半導体層
にイオン注入法を用いて不純物を注入し熱処理により拡
散して第２導電型の拡散領域（５）を形成する工程と、
この拡散領域形成後に、前記第１半導体基板上に第２導
電型の第２半導体層（６）を形成する工程と、この第２
半導体層に対し、ゲート絶縁膜（１１）およびゲート電
極（１２）を前記第２半導体層上に形成するとともにソ
ース領域（１０）およびチャネル領域を前記第２半導体
層内に形成し、さらに前記ソース領域に電気的に接続さ
れるソース電極（１４）を形成するとともに前記第１半
導体基板の裏面にドレイン電極（１５）を形成する工程
とを備えたことを特徴としている。
【００１５】請求項１１に記載の発明では、請求項９又
は１０に記載の絶縁ゲート型電界効果トランジスタの製
造方法において、前記ゲッタリング処理が施された第１
半導体層は、第１の単結晶半導体基板（１）上に多結晶
層（１ａ）を形成し、その上に第２の単結晶半導体基板
（１ｂ）を重ね合わせて形成したものであることを特徴
としている。
は１０に記載の絶縁ゲート型電界効果トランジスタの製
造方法において、前記ゲッタリング処理が施された第１
半導体層は、第１の単結晶半導体基板（１）上に多結晶
層（１ａ）を形成し、その上に第２の単結晶半導体基板
（１ｂ）を重ね合わせて形成したものであることを特徴
としている。
【００１６】なお、上記各手段のカッコ内の符号は、後
述する実施例記載の具体的手段との対応関係を示すもの
である。
述する実施例記載の具体的手段との対応関係を示すもの
である。
【００１７】
【発明の作用効果】請求項１に記載の発明によれば、埋
め込み領域を有する絶縁ゲート型電界効果トランジスタ
において、その埋め込み領域は酸化雰囲気中で熱拡散法
により拡散形成されたものであって、その埋め込み領域
の形成時に生じる段差に対し、ＭＯＳ構造部が形成され
る半導体層の表面が平坦化されている。
め込み領域を有する絶縁ゲート型電界効果トランジスタ
において、その埋め込み領域は酸化雰囲気中で熱拡散法
により拡散形成されたものであって、その埋め込み領域
の形成時に生じる段差に対し、ＭＯＳ構造部が形成され
る半導体層の表面が平坦化されている。
【００１８】従って、その半導体層の表面が平坦化され
ているため、ゲートーソース間絶縁耐圧特性の劣化を防
止することができる。請求項２に記載の発明によれば、
その半導体層の表面段差が８ｎｍ以下になるように平坦
化されている。従って、埋め込み領域を有さない絶縁ゲ
ート型電界効果トランジスタと同等のゲートーソース間
絶縁耐圧特性を得ることができる。
ているため、ゲートーソース間絶縁耐圧特性の劣化を防
止することができる。請求項２に記載の発明によれば、
その半導体層の表面段差が８ｎｍ以下になるように平坦
化されている。従って、埋め込み領域を有さない絶縁ゲ
ート型電界効果トランジスタと同等のゲートーソース間
絶縁耐圧特性を得ることができる。
【００１９】請求項３に記載の発明によれば、ゲッタリ
ング処理が施された第１半導体層を用いている。従っ
て、ゲートーソース間絶縁耐圧特性を向上させることが
できる。請求項４に記載の発明によれば、イオン注入法
を用いた拡散領域にて埋め込み領域が形成されており、
この場合、第１半導体層としてゲッタリング処理が施さ
れたものを用いている。従って、そのゲッタリング処理
を用いた第１半導体層により、イオン注入法を用いて拡
散領域を形成した場合のゲートーソース間絶縁耐圧特性
の劣化を防止することができる。
ング処理が施された第１半導体層を用いている。従っ
て、ゲートーソース間絶縁耐圧特性を向上させることが
できる。請求項４に記載の発明によれば、イオン注入法
を用いた拡散領域にて埋め込み領域が形成されており、
この場合、第１半導体層としてゲッタリング処理が施さ
れたものを用いている。従って、そのゲッタリング処理
を用いた第１半導体層により、イオン注入法を用いて拡
散領域を形成した場合のゲートーソース間絶縁耐圧特性
の劣化を防止することができる。
【００２０】請求項５に記載の発明によれば、ゲッタリ
ング処理を用いた第１半導体層として、第１の単結晶半
導体層上に多結晶層および第２の単結晶半導体層が形成
されたものを用いている。従って、その多結晶層により
再現性のよいゲッタリングサイトとして作用させること
ができる。請求項７乃至１１に記載の発明により、上記
した絶縁ゲート型電界効果トランジスタを製造すること
ができる。
ング処理を用いた第１半導体層として、第１の単結晶半
導体層上に多結晶層および第２の単結晶半導体層が形成
されたものを用いている。従って、その多結晶層により
再現性のよいゲッタリングサイトとして作用させること
ができる。請求項７乃至１１に記載の発明により、上記
した絶縁ゲート型電界効果トランジスタを製造すること
ができる。
【００２１】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１に、本発明の第１実施例を示す縦型
ＩＧＢＴ素子の製造方法を示す。なお、この図では単位
セルについての断面構造が示されている。
する。 （第１実施例）図１に、本発明の第１実施例を示す縦型
ＩＧＢＴ素子の製造方法を示す。なお、この図では単位
セルについての断面構造が示されている。
【００２２】まず、半導体基板であるシリコンのｐ+ 層
１を用意する（図１（ａ））。この上に気相成長法によ
り高抵抗のｎ- 層２を形成する（図１（ｂ））。表面に
熱酸化膜３を形成し、酸化膜の選択エッチングを行い、
不純物の拡散窓を形成する（図１（ｃ））。次に、固相
拡散あるいは気相拡散といった熱拡散法によりｎ型不純
物を選択拡散させ、拡散領域５を形成する（図１
（ｄ））。この熱拡散法においては、従来技術の欄で述
べたような固体ソースを用いたもの、あるいは図１中に
示す拡散源４を用いた塗布拡散を用いることができる。
この熱拡散法においては酸化雰囲気中で熱拡散が行われ
るため、拡散窓の部分に酸化膜が成長し、ｎ- 層２の表
面にへこみができる。
１を用意する（図１（ａ））。この上に気相成長法によ
り高抵抗のｎ- 層２を形成する（図１（ｂ））。表面に
熱酸化膜３を形成し、酸化膜の選択エッチングを行い、
不純物の拡散窓を形成する（図１（ｃ））。次に、固相
拡散あるいは気相拡散といった熱拡散法によりｎ型不純
物を選択拡散させ、拡散領域５を形成する（図１
（ｄ））。この熱拡散法においては、従来技術の欄で述
べたような固体ソースを用いたもの、あるいは図１中に
示す拡散源４を用いた塗布拡散を用いることができる。
この熱拡散法においては酸化雰囲気中で熱拡散が行われ
るため、拡散窓の部分に酸化膜が成長し、ｎ- 層２の表
面にへこみができる。
【００２３】その後、酸化膜３を除去し、ｎ- 層６を気
相成長法により所定の厚さだけ形成する（図１
（ｅ））。このｎ- 層６の表面７にもへこみが現れ、表
面７に凹凸が発生する。このｎ- 層６の表面７の凹凸を
研磨処理により除去し平坦化する（図１（ｆ））。この
研磨処理により平坦化されたｎ- 層６の表面の所定の位
置にｐ領域８を選択拡散法により形成する。さらに、ｎ
- 層６の表面を酸化してゲート酸化膜１１を形成し、そ
の上にゲート電極１２を形成する。そして、ゲート電極
１２をマスクとして、いわゆるＤＳＡ技術（Diffusion
Self Alignment) によりｐ領域９とｎ+ 領域１０を自己
整合的に形成する。その後、コンタクト孔を開口し、ア
ルミニウムを数μｍ蒸着し、選択エッチングしてソース
電極１４及びゲート電極を形成する。また、ｐ+ 層１の
裏面に金属膜を蒸着して、ドレイン電極１５を形成する
（図１（ｇ））。
相成長法により所定の厚さだけ形成する（図１
（ｅ））。このｎ- 層６の表面７にもへこみが現れ、表
面７に凹凸が発生する。このｎ- 層６の表面７の凹凸を
研磨処理により除去し平坦化する（図１（ｆ））。この
研磨処理により平坦化されたｎ- 層６の表面の所定の位
置にｐ領域８を選択拡散法により形成する。さらに、ｎ
- 層６の表面を酸化してゲート酸化膜１１を形成し、そ
の上にゲート電極１２を形成する。そして、ゲート電極
１２をマスクとして、いわゆるＤＳＡ技術（Diffusion
Self Alignment) によりｐ領域９とｎ+ 領域１０を自己
整合的に形成する。その後、コンタクト孔を開口し、ア
ルミニウムを数μｍ蒸着し、選択エッチングしてソース
電極１４及びゲート電極を形成する。また、ｐ+ 層１の
裏面に金属膜を蒸着して、ドレイン電極１５を形成する
（図１（ｇ））。
【００２４】以上の工程により、埋め込み領域５を有す
るＩＧＢＴ素子が製造される。このようにして製造され
たＩＧＢＴ素子においては、平坦化されたｎ- 層６の表
面にＭＯＳ構造部が形成されるため、ゲートーソース間
絶縁耐圧特性の劣化を防止することができる。ここで、
ｎ- 層６の表面段差とゲートーソース間の絶縁耐圧特性
の関係を実験により確認した。その結果を図２に示す。
ｎ- 層６の表面段差が小さくなる程、ゲートーソース間
破壊電界値が向上し、表面段差が８ｎｍ以下の時にゲー
トーソース間絶縁耐圧特性が、通常の埋め込み領域を有
しないものと同等になる。従って、表面段差が８ｎｍ以
下になるようにｎ- 層６の平坦化を行うとよい。 （第２実施例）図３に、本発明の第２実施例を示す。
るＩＧＢＴ素子が製造される。このようにして製造され
たＩＧＢＴ素子においては、平坦化されたｎ- 層６の表
面にＭＯＳ構造部が形成されるため、ゲートーソース間
絶縁耐圧特性の劣化を防止することができる。ここで、
ｎ- 層６の表面段差とゲートーソース間の絶縁耐圧特性
の関係を実験により確認した。その結果を図２に示す。
ｎ- 層６の表面段差が小さくなる程、ゲートーソース間
破壊電界値が向上し、表面段差が８ｎｍ以下の時にゲー
トーソース間絶縁耐圧特性が、通常の埋め込み領域を有
しないものと同等になる。従って、表面段差が８ｎｍ以
下になるようにｎ- 層６の平坦化を行うとよい。 （第２実施例）図３に、本発明の第２実施例を示す。
【００２５】第１実施例ではｎ- 層６の形成後にその表
面の凹凸を平坦化していたが、この第２実施例ではｎ-
層６の形成前にｎ- 層２の表面を平坦しｎ- 層６の表面
に凹凸を生じさせないようにしている。具体的には、図
３（ａ）〜（ｄ）は図１（ａ）〜（ｄ）の工程と同じで
あり、拡散領域５を形成した後、図３（ｅ）の工程に
て、酸化膜３を除去し、ｎ- 層２の表面を平坦化する。
この後、ｎ- 層６を気相成長法により形成する（図３
（ｆ））。この場合、ｎ- 層２の表面が平坦化されてい
るため、ｎ- 層６の表面７には凹凸が生じない。そし
て、第１実施例と同様、ｎ- 層６の表面にＭＯＳ構造部
を形成する。 （第３実施例）図４に、本発明の第３実施例を示す。
面の凹凸を平坦化していたが、この第２実施例ではｎ-
層６の形成前にｎ- 層２の表面を平坦しｎ- 層６の表面
に凹凸を生じさせないようにしている。具体的には、図
３（ａ）〜（ｄ）は図１（ａ）〜（ｄ）の工程と同じで
あり、拡散領域５を形成した後、図３（ｅ）の工程に
て、酸化膜３を除去し、ｎ- 層２の表面を平坦化する。
この後、ｎ- 層６を気相成長法により形成する（図３
（ｆ））。この場合、ｎ- 層２の表面が平坦化されてい
るため、ｎ- 層６の表面７には凹凸が生じない。そし
て、第１実施例と同様、ｎ- 層６の表面にＭＯＳ構造部
を形成する。 （第３実施例）図４に、本発明の第３実施例を示す。
【００２６】この第３実施例は、イオン注入法を用いて
埋め込み領域を形成するようにしたものである。まず、
単結晶半導体基板であるｐ+ 層１を用意する（図４
（ａ））。この表面にｐ+ 型多結晶層１ａを例えばＣＶ
Ｄ法を用いて堆積する。さらに、その上に単結晶半導体
基板１ｂを重ね、いわゆるウェハ直接接合法を用いて両
基板を一体化する。さらに、単結晶基板１ｂを研磨処理
により所定の厚さにして、半導体基板１Ａを得る（図４
（ｂ））。
埋め込み領域を形成するようにしたものである。まず、
単結晶半導体基板であるｐ+ 層１を用意する（図４
（ａ））。この表面にｐ+ 型多結晶層１ａを例えばＣＶ
Ｄ法を用いて堆積する。さらに、その上に単結晶半導体
基板１ｂを重ね、いわゆるウェハ直接接合法を用いて両
基板を一体化する。さらに、単結晶基板１ｂを研磨処理
により所定の厚さにして、半導体基板１Ａを得る（図４
（ｂ））。
【００２７】この上に気相成長法により高抵抗のｎ- 層
２を形成する（図４（ｃ））。次に、表面に所定の膜厚
の酸化膜３を形成し、さらに所定のパターンのレジスト
膜１６を形成する。この後、レジスト膜１６をマスクと
してイオン打ち込み法により例えばひ素（Ａｓ）やアン
チモン（Ｓｂ）のイオンをｎ- 層２中に注入する（図４
（ｄ））。
２を形成する（図４（ｃ））。次に、表面に所定の膜厚
の酸化膜３を形成し、さらに所定のパターンのレジスト
膜１６を形成する。この後、レジスト膜１６をマスクと
してイオン打ち込み法により例えばひ素（Ａｓ）やアン
チモン（Ｓｂ）のイオンをｎ- 層２中に注入する（図４
（ｄ））。
【００２８】そして、レジスト膜１６を除去し、所定の
熱処理を行ってｎ+ 拡散領域５を形成する（図４
（ｅ））。その後、酸化膜３を除去しｎ- 層６を気相成
長法により形成する（図４（ｆ））。この場合、イオン
注入法を用いて拡散領域５が形成されているため、ｎ-
層２の表面が平坦化されおり、従ってｎ- 層６の表面７
には凹凸が生じない。そして、第１実施例と同様、ｎ-
層６の表面にＭＯＳ構造部を形成する。
熱処理を行ってｎ+ 拡散領域５を形成する（図４
（ｅ））。その後、酸化膜３を除去しｎ- 層６を気相成
長法により形成する（図４（ｆ））。この場合、イオン
注入法を用いて拡散領域５が形成されているため、ｎ-
層２の表面が平坦化されおり、従ってｎ- 層６の表面７
には凹凸が生じない。そして、第１実施例と同様、ｎ-
層６の表面にＭＯＳ構造部を形成する。
【００２９】なお、上記製造工程において、半導体基板
１Ａの多結晶層１ａおよびその近傍は欠陥を多く含む領
域となっている。この領域は、拡散領域５を形成する工
程において混入汚染不純物（例えば、Ｆｅ、Ａｌ等の重
金属）あるいは発生した欠陥の吸収源となる、ゲッタリ
ングサイトとして働く。従って、そのゲッタリング作用
により拡散領域５上部に形成されるゲート酸化膜の膜質
を高品質化することができ、イオン注入法を用いて埋め
込み領域を形成した場合のゲート酸化膜耐圧特性を改善
することができる。
１Ａの多結晶層１ａおよびその近傍は欠陥を多く含む領
域となっている。この領域は、拡散領域５を形成する工
程において混入汚染不純物（例えば、Ｆｅ、Ａｌ等の重
金属）あるいは発生した欠陥の吸収源となる、ゲッタリ
ングサイトとして働く。従って、そのゲッタリング作用
により拡散領域５上部に形成されるゲート酸化膜の膜質
を高品質化することができ、イオン注入法を用いて埋め
込み領域を形成した場合のゲート酸化膜耐圧特性を改善
することができる。
【００３０】なお、ゲッタリング処理が施された半導体
基板としては、上記半導体基板１Ａとするもの以外に、
半導体基板の裏面に機械加工により欠陥領域を形成した
もの、あるいは半導体基板中に所定両の酸素を含有させ
所定の熱処理を施し酸素析出欠陥を名部に形成するよう
にしたものを用いることができる。しかしながら、前者
はトータルプロセス中の酸化やエッチング工程を繰り返
すうちに裏面欠陥領域が減少あるいは消失し、ゲッタリ
ング効果が弱められる場合があり、また後者では酸素含
有量と熱処理条件により欠陥量が変化し欠陥量の制御に
煩わしさがある。この点、上述した多結晶層１ａを用い
たものにおいては、多結晶層の欠陥領域はトータルプロ
セス中の熱処理条件に影響されにくく、再現性のよいゲ
ッタリングサイトを形成できるという点で上記２つのも
のに比べて優れている。 （第４実施例）図５に、本発明の第４実施例を示す。
基板としては、上記半導体基板１Ａとするもの以外に、
半導体基板の裏面に機械加工により欠陥領域を形成した
もの、あるいは半導体基板中に所定両の酸素を含有させ
所定の熱処理を施し酸素析出欠陥を名部に形成するよう
にしたものを用いることができる。しかしながら、前者
はトータルプロセス中の酸化やエッチング工程を繰り返
すうちに裏面欠陥領域が減少あるいは消失し、ゲッタリ
ング効果が弱められる場合があり、また後者では酸素含
有量と熱処理条件により欠陥量が変化し欠陥量の制御に
煩わしさがある。この点、上述した多結晶層１ａを用い
たものにおいては、多結晶層の欠陥領域はトータルプロ
セス中の熱処理条件に影響されにくく、再現性のよいゲ
ッタリングサイトを形成できるという点で上記２つのも
のに比べて優れている。 （第４実施例）図５に、本発明の第４実施例を示す。
【００３１】この第４実施例は、第３実施例を変形させ
たものである。まず、上述したようなゲッタリング処理
が施された半導体基板１７を用意する（図５（ａ））。
この上に気相成長法により高抵抗のｎ- 層２を形成する
（図５（ｂ））。次に、表面に所定の膜厚の酸化膜３を
形成し、それを所定のパターンにする。このパターンニ
ングされた酸化膜３をマスクとしてイオン打ち込み法に
よりｎ-層２中にイオン注入する（図５（ｃ））。
たものである。まず、上述したようなゲッタリング処理
が施された半導体基板１７を用意する（図５（ａ））。
この上に気相成長法により高抵抗のｎ- 層２を形成する
（図５（ｂ））。次に、表面に所定の膜厚の酸化膜３を
形成し、それを所定のパターンにする。このパターンニ
ングされた酸化膜３をマスクとしてイオン打ち込み法に
よりｎ-層２中にイオン注入する（図５（ｃ））。
【００３２】酸化膜３を残したまま（あるいは酸化膜３
の除去後）、ガラス１８をスピン塗布して、所定の熱処
理を施し、ｎ+ 拡散領域５を形成する（図５（ｄ））。
この後、後化膜３、塗布ガラス１８を除去し、ｎ- 層６
を形成する（図５（ｅ））。この後、第１実施例と同
様、ｎ- 層６の表面にＭＯＳ構造部を形成する。なお、
上記塗布ガラス１８は、イオン注入された不純物が熱処
理により外に飛び出さないようにキャッピングする意味
で形成されるものである。つまり、イオン注入した不純
物が熱処理により外飛拡散することを防止しようとする
と、酸素雰囲気中での拡散が必要となり、そうなると第
１実施例と同様に表面に凹凸が形成されてしまうため、
この熱処理による凹凸形成を防止するためである。 （第５実施例）図６に、本発明の第５実施例を示す。
の除去後）、ガラス１８をスピン塗布して、所定の熱処
理を施し、ｎ+ 拡散領域５を形成する（図５（ｄ））。
この後、後化膜３、塗布ガラス１８を除去し、ｎ- 層６
を形成する（図５（ｅ））。この後、第１実施例と同
様、ｎ- 層６の表面にＭＯＳ構造部を形成する。なお、
上記塗布ガラス１８は、イオン注入された不純物が熱処
理により外に飛び出さないようにキャッピングする意味
で形成されるものである。つまり、イオン注入した不純
物が熱処理により外飛拡散することを防止しようとする
と、酸素雰囲気中での拡散が必要となり、そうなると第
１実施例と同様に表面に凹凸が形成されてしまうため、
この熱処理による凹凸形成を防止するためである。 （第５実施例）図６に、本発明の第５実施例を示す。
【００３３】この第５実施例は、第１実施例の変形に係
るもので、上記第３実施例に示すような多結晶層１ａを
用いた半導体基板１Ａを用いて構成したものである。図
６（ａ）〜（ｃ）までは、図４（ａ）〜（ｃ）と同じで
あり、これらの工程にて半導体基板１Ａを形成する。こ
の後、図６（ｄ）〜（ｇ）の工程にて、図１（ｃ）〜
（ｆ）の工程と同様に、ｎ- 層２、拡散領域５、ｎ- 層
６を形成し、ｎ- 層６の表面７の凹凸を平坦化する。そ
して、第１実施例と同様、平坦化されたｎ- 層６の表面
にＭＯＳ構造部を形成する。
るもので、上記第３実施例に示すような多結晶層１ａを
用いた半導体基板１Ａを用いて構成したものである。図
６（ａ）〜（ｃ）までは、図４（ａ）〜（ｃ）と同じで
あり、これらの工程にて半導体基板１Ａを形成する。こ
の後、図６（ｄ）〜（ｇ）の工程にて、図１（ｃ）〜
（ｆ）の工程と同様に、ｎ- 層２、拡散領域５、ｎ- 層
６を形成し、ｎ- 層６の表面７の凹凸を平坦化する。そ
して、第１実施例と同様、平坦化されたｎ- 層６の表面
にＭＯＳ構造部を形成する。
【００３４】このように、熱拡散法を用いた埋め込み領
域を形成したものにおいて、さらにゲッタリング作用を
加えることによって、一層ゲートーソース間絶縁耐圧特
性を向上させることができる。なお、第２実施例に示す
ものについても、上記のような半導体基板１Ａを用いて
ゲッタリング作用を有するようにしてもよい。
域を形成したものにおいて、さらにゲッタリング作用を
加えることによって、一層ゲートーソース間絶縁耐圧特
性を向上させることができる。なお、第２実施例に示す
ものについても、上記のような半導体基板１Ａを用いて
ゲッタリング作用を有するようにしてもよい。
【００３５】また、ゲッタリング処理が施された半導体
基板としては上記多結晶層１ａを有する半導体基板を用
いるものの他、上述したような他のゲッタリング処理が
施されたものを用いるようにしてもよい。 （第６実施例）上記実施例においてはいずれもｎ- 層６
を気相成長法により形成していたが、この第６実施例で
はいわゆるウェハ直接接合法を用いてｎ- 層６を形成し
ている。
基板としては上記多結晶層１ａを有する半導体基板を用
いるものの他、上述したような他のゲッタリング処理が
施されたものを用いるようにしてもよい。 （第６実施例）上記実施例においてはいずれもｎ- 層６
を気相成長法により形成していたが、この第６実施例で
はいわゆるウェハ直接接合法を用いてｎ- 層６を形成し
ている。
【００３６】すなわち、上記種々の実施例によりｎ- 層
２中に拡散領域５を形成した後、その表面を鏡面研磨し
（図７（ａ））、ｎ- 層６を有する半導体基板を用い、
ウェハ直接接合法を用いて両基板を接合する（図７
（ｂ））。その後、第１実施例と同様、ｎ- 層６の表面
にＭＯＳ構造部を形成する。この実施例のようにウェハ
直接接合法を用いてｎ- 層６を形成することによりｎ-
層６の表面７に発生する凹凸は少なく、従ってｎ- 層６
の表面凹凸によるゲートーソース間絶縁耐圧特性の劣化
は生じない。 （第７実施例）図８に、本発明の第７実施例を示す。
２中に拡散領域５を形成した後、その表面を鏡面研磨し
（図７（ａ））、ｎ- 層６を有する半導体基板を用い、
ウェハ直接接合法を用いて両基板を接合する（図７
（ｂ））。その後、第１実施例と同様、ｎ- 層６の表面
にＭＯＳ構造部を形成する。この実施例のようにウェハ
直接接合法を用いてｎ- 層６を形成することによりｎ-
層６の表面７に発生する凹凸は少なく、従ってｎ- 層６
の表面凹凸によるゲートーソース間絶縁耐圧特性の劣化
は生じない。 （第７実施例）図８に、本発明の第７実施例を示す。
【００３７】図８（ａ）〜（ｃ）までは、図１（ａ）〜
（ｃ）と同じ工程であり、シリコンのｐ+ 層１の上にｎ
- 層２を形成し、表面に熱酸化膜３を形成した後、拡散
窓を形成する。そして、ｎ型不純物（例えばリン）を含
んだガラスであるＰＳＧ（PhosphoSilicate Glass）膜
１９をＣＶＤ法により表面に形成する（図８（ｄ））。
そして、所定の熱処理を行い、ＰＳＧ膜１９中のリンを
ｎ- 層２中に拡散させ、ｎ+拡散領域５を形成する（図
８（ｅ））。
（ｃ）と同じ工程であり、シリコンのｐ+ 層１の上にｎ
- 層２を形成し、表面に熱酸化膜３を形成した後、拡散
窓を形成する。そして、ｎ型不純物（例えばリン）を含
んだガラスであるＰＳＧ（PhosphoSilicate Glass）膜
１９をＣＶＤ法により表面に形成する（図８（ｄ））。
そして、所定の熱処理を行い、ＰＳＧ膜１９中のリンを
ｎ- 層２中に拡散させ、ｎ+拡散領域５を形成する（図
８（ｅ））。
【００３８】この後、酸化膜３およびＰＳＧ膜１９を弗
酸系エッチング液を用いて除去し、ｎ- 層６を気相成長
法により形成する（図８（ｆ））。そして、第１実施例
と同様、ｎ- 層６の表面７にＭＯＳ構造部を形成する。
この第７実施例においては、ＰＳＧ膜１９をＣＶＤ法に
より形成し、熱処理を行ってｎ+ 拡散領域５を形成して
いる。このような方法を用いることにより拡散窓に形成
される酸化膜は非常に薄く、ｎ- 層６の表面７の凹凸を
非常に少なくすることができる。従って、その表面７に
ＭＯＳ構造部を形成しても、ゲートーソース間絶縁耐圧
特性の劣化を生じさせることはない。
酸系エッチング液を用いて除去し、ｎ- 層６を気相成長
法により形成する（図８（ｆ））。そして、第１実施例
と同様、ｎ- 層６の表面７にＭＯＳ構造部を形成する。
この第７実施例においては、ＰＳＧ膜１９をＣＶＤ法に
より形成し、熱処理を行ってｎ+ 拡散領域５を形成して
いる。このような方法を用いることにより拡散窓に形成
される酸化膜は非常に薄く、ｎ- 層６の表面７の凹凸を
非常に少なくすることができる。従って、その表面７に
ＭＯＳ構造部を形成しても、ゲートーソース間絶縁耐圧
特性の劣化を生じさせることはない。
【００３９】この第７実施例においても、第３実施例の
ようなゲッタリング処理が施された半導体基板を用いる
ようにしてもよく、また第６実施例のような直接接合法
を用いてｎ- 層６を形成するようにしてもよい。なお、
上記した種々の実施例において、ｎ+ 拡散領域５は、ｎ
- 層２とｎ- 層６の境界面に接触するかあるいはその近
傍に埋め込み形成されるものであればよい。
ようなゲッタリング処理が施された半導体基板を用いる
ようにしてもよく、また第６実施例のような直接接合法
を用いてｎ- 層６を形成するようにしてもよい。なお、
上記した種々の実施例において、ｎ+ 拡散領域５は、ｎ
- 層２とｎ- 層６の境界面に接触するかあるいはその近
傍に埋め込み形成されるものであればよい。
【００４０】また、本発明は上記した縦型ＩＧＢＴのみ
ならず、特公平３ー３０３１０号公報に示されるような
縦型ＭＯＳＦＥＴにも同様に適用することができる。
ならず、特公平３ー３０３１０号公報に示されるような
縦型ＭＯＳＦＥＴにも同様に適用することができる。
【図１】本発明の第１実施例を示す工程図である。
【図２】表面段差とゲートーソース間絶縁耐圧特性の実
験結果を示すグラフである。
験結果を示すグラフである。
【図３】本発明の第２実施例を示す工程図である。
【図４】本発明の第３実施例を示す工程図である。
【図５】本発明の第４実施例を示す工程図である。
【図６】本発明の第５実施例を示す工程図である。
【図７】本発明の第６実施例を示す工程図である。
【図８】本発明の第７実施例を示す工程図である。
【図９】イオン注入法を用いたものと熱拡散法を用いた
ものとのＴＤＤＢ特性比較を示す図である。
ものとのＴＤＤＢ特性比較を示す図である。
１…ｐ+ 層（第１半導体層）、２…ｎ- 層、５…拡散領
域（第５半導体領域）、６…ｎ- 層（第２半導体層）、
８、９…ｐ領域（第３半導体層）、１０…ｎ+ 領域（第
４半導体層）、１１…ゲート酸化膜、１２…ゲート電
極、１４…ソース電極、１５…ドレイン電極、１９…Ｐ
ＳＧ膜。
域（第５半導体領域）、６…ｎ- 層（第２半導体層）、
８、９…ｐ領域（第３半導体層）、１０…ｎ+ 領域（第
４半導体層）、１１…ゲート酸化膜、１２…ゲート電
極、１４…ソース電極、１５…ドレイン電極、１９…Ｐ
ＳＧ膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−5485（ＪＰ，Ａ) 特開 平１−209766（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/78
Claims (11)
- 【請求項１】 第１半導体層と、 この第１半導体層に接する第２導電型の第２半導体層
と、 前記第２半導体層内に形成されるとともに、前記第２半
導体層表面に接合部が終端するように部分的に形成され
た第１導電型の第３半導体層と、 この第３半導体層内に形成されるとともに、前記第３半
導体層表面に接合部が終端するように部分的に形成され
た第２導電型の第４半導体層と、 前記第１半導体層と前記第２半導体層の境界面に接触す
るかあるいはその近傍に埋め込み形成された第２導電型
の第５半導体領域と、 前記第２半導体層と第４半導体層間の前記第３半導体層
をチャネル領域として、少なくともこのチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、 前記第３半導体層と前記第４半導体層の両方に接触部を
有するソース電極と、 前記第１半導体層を介してドレイン電流を供給するドレ
イン電極とを備え、 前記第５半導体領域は酸化雰囲気中で熱拡散法により拡
散形成されたものであって、前記第５半導体領域の形成
時に生じる段差に対し前記第２半導体層はその表面が平
坦化されて形成されていることを特徴とする絶縁ゲート
型電界効果トランジスタ。 - 【請求項２】 前記第２半導体層の表面段差が８ｎｍ以
下になっていることを特徴とする請求項１に記載の絶縁
ゲート型電界効果トランジスタ。 - 【請求項３】 前記第１半導体層は、ゲッタリング処理
が施された半導体層であることを特徴とする請求項１又
は２に記載の絶縁ゲート型電界効果トランジスタ。 - 【請求項４】 第１半導体層と、 この第１半導体層に接する第２導電型の第２半導体層
と、 前記第２半導体層内に形成されるとともに、前記第２半
導体層表面に接合部が終端するように部分的に形成され
た第１導電型の第３半導体層と、 この第３半導体層内に形成されるとともに、前記第３半
導体層表面に接合部が終端するように部分的に形成され
た第２導電型の第４半導体層と、 前記第１半導体層と前記第２半導体層の境界面に接触す
るかあるいはその近傍に埋め込み形成された第２導電型
の第５半導体領域と、 前記第２半導体層と第４半導体層間の前記第３半導体層
をチャネル領域として、少なくともこのチャネル領域上
にゲート絶縁膜を介して形成されたゲート電極と、 前記第３半導体層と前記第４半導体層の両方に接触部を
有するソース電極と、 前記第１半導体層を介してドレイン電流を供給するドレ
イン電極とを備え、 前記第５半導体領域は、イオン注入法により不純物が注
入され熱処理によってその不純物が拡散して形成された
拡散領域であって、前記第１半導体層は、ゲッタリング
処理が施された半導体層であることを特徴とする絶縁ゲ
ート型電界効果トランジスタ。 - 【請求項５】 前記第１半導体層は、第１の単結晶半導
体層上に多結晶層および第２の単結晶半導体層が形成さ
れたものであることを特徴とする請求項３又は４に記載
の絶縁ゲート型電界効果トランジスタ。 - 【請求項６】 第１半導体層の上に第２導電型半導体層
が形成された第１半導体基板を用意する工程と、 酸化雰囲気中で熱拡散法により前記第２導電型半導体層
に第２導電型の拡散領域を形成する工程と、 この拡散領域形成後に、前記第１半導体基板上に気相成
長法により第２導電型の第２半導体層を形成する工程
と、 この第２半導体層の表面を平坦化する工程と、 この平坦化された第２半導体層に対し、ゲート絶縁膜お
よびゲート電極を前記第２半導体層上に形成するととも
にソース領域およびチャネル領域を前記第２半導体層内
に形成し、さらに前記ソース領域に電気的に接続される
ソース電極を形成するとともに前記第１半導体基板の裏
面にドレイン電極を形成する工程とを備えたことを特徴
とする絶縁ゲート型電界効果トランジスタの製造方法。 - 【請求項７】 第１半導体層の上に第２導電型半導体層
が形成された第１半導体基板を用意する工程と、 酸化雰囲気中で熱拡散法により前記第２導電型半導体層
に第２導電型の拡散領域を形成する工程と、 この拡散領域形成後に、前記第２導電型半導体層の表面
を平坦化する工程と、 この平坦化された第１半導体基板上に第２導電型の第２
半導体層を形成する工程と、 この第２半導体層に対し、ゲート絶縁膜およびゲート電
極を前記第２半導体層上に形成するとともにソース領域
およびチャネル領域を前記第２半導体層内に形成し、さ
らに前記ソース領域に電気的に接続されるソース電極を
形成するとともに前記第１半導体基板の裏面にドレイン
電極を形成する工程とを備えたことを特徴とする絶縁ゲ
ート型電界効果トランジスタの製造方法。 - 【請求項８】 第１半導体層の上に第２導電型半導体層
が形成された第１半導体基板を用意する工程と、 この第１半導体基板上にＰＳＧ膜をＣＶＤ法により形成
し、熱処理を行って、前記第２導電型半導体層にリンの
拡散領域を形成する工程と、 この拡散領域形成後に、前記第１半導体基板上に第２導
電型の第２半導体層を形成する工程と、 この第２半導体層に対し、ゲート絶縁膜およびゲート電
極を前記第２半導体層上に形成するとともにソース領域
およびチャネル領域を前記第２半導体層内に形成し、さ
らに前記ソース領域に電気的に接続されるソース電極を
形成するとともに前記第１半導体基板の裏面にドレイン
電極を形成する工程とを備えたことを特徴とする絶縁ゲ
ート型電界効果トランジスタの製造方法。 - 【請求項９】 前記第１半導体層は、ゲッタリング処理
が施されたものであることを特徴とする請求項６乃至８
のいずれか１つに記載の絶縁ゲート型電界効果トランジ
スタの製造方法。 - 【請求項１０】 ゲッタリング処理が施された第１半導
体層の上に第２導電型半導体層が形成された第１半導体
基板を用意する工程と、前記第２導電型半導体層 にイオン注入法を用いて不純物
を注入し熱処理により拡散して第２導電型の拡散領域を
形成する工程と、 この拡散領域形成後に、前記第１半導体基板上に第２導
電型の第２半導体層を形成する工程と、 この第２半導体層に対し、ゲート絶縁膜およびゲート電
極を前記第２半導体層上に形成するとともにソース領域
およびチャネル領域を前記第２半導体層内に形成し、さ
らに前記ソース領域に電気的に接続されるソース電極を
形成するとともに前記第１半導体基板の裏面にドレイン
電極を形成する工程とを備えたことを特徴とする絶縁ゲ
ート型電界効果トランジスタの製造方法。 - 【請求項１１】 前記ゲッタリング処理が施された第１
半導体層は、第１の単結晶半導体基板上に多結晶層を形
成し、その上に第２の単結晶半導体基板を重ね合わせて
形成したものであることを特徴とする請求項９又は１０
に記載の絶縁ゲート型電界効果トランジスタの製造方
法。
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|---|---|---|---|
| JP04754595A JP3355851B2 (ja) | 1995-03-07 | 1995-03-07 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
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| US08/612,285 US5753943A (en) | 1995-03-07 | 1996-03-07 | Insulated gate type field effect transistor and method of manufacturing the same |
| US09/054,493 US6146947A (en) | 1995-03-07 | 1998-04-03 | Insulated gate type field effect transistor and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04754595A JP3355851B2 (ja) | 1995-03-07 | 1995-03-07 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
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ID=12778128
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|---|---|---|---|
| JP04754595A Expired - Fee Related JP3355851B2 (ja) | 1995-03-07 | 1995-03-07 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
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| US5234867A (en) * | 1992-05-27 | 1993-08-10 | Micron Technology, Inc. | Method for planarizing semiconductor wafers with a non-circular polishing pad |
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| JPH05218049A (ja) * | 1992-01-31 | 1993-08-27 | Nec Corp | 半導体素子形成用基板 |
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| US5479031A (en) * | 1993-09-10 | 1995-12-26 | Teccor Electronics, Inc. | Four layer overvoltage protection device having buried regions aligned with shorting dots to increase the accuracy of overshoot voltage value |
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-
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