[go: up one dir, main page]

JP2011216587A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2011216587A
JP2011216587A JP2010081905A JP2010081905A JP2011216587A JP 2011216587 A JP2011216587 A JP 2011216587A JP 2010081905 A JP2010081905 A JP 2010081905A JP 2010081905 A JP2010081905 A JP 2010081905A JP 2011216587 A JP2011216587 A JP 2011216587A
Authority
JP
Japan
Prior art keywords
region
conductivity type
type
semiconductor device
power mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010081905A
Other languages
English (en)
Inventor
Tomohiro Tamaki
朋宏 玉城
Yoshito Nakazawa
芳人 中沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010081905A priority Critical patent/JP2011216587A/ja
Priority to US13/075,834 priority patent/US8598657B2/en
Publication of JP2011216587A publication Critical patent/JP2011216587A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0293—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】エピタキシトレンチフィリング方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。すなわち、Ｐ型カラム領域が理想的な直方体とならず、下ほど狭い逆台形状となるほか、濃度分布が下ほど薄くなるため、予想外に耐圧が得られないというものである。
【解決手段】本願の一つの発明は、アクティブセル部にトレンチフィル方式によって形成されたスーパジャンクション構造を有するパワーＭＯＳＦＥＴ部を含む半導体装置において、ベースエピタキシ層を上方が不純物濃度の高い多段構造としたものである。
【選択図】図３

Description

本発明は、パワー系半導体装置（または半導体集積回路装置）のデバイス構造および製造プロセス等に適用して有効な技術に関する。
日本特開２００８−１２４３４６号公報（特許文献１）または米国特許第７６４２５９７号公報（特許文献２）には、マルチエピタキシ（Ｍｕｌｔｉ−Ｅｐｉｔａｘｙ）方式やエピタキシトレンチフィリング（Ｅｐｉｔａｘｙ Ｔｒｅｎｃｈ Ｆｉｌｌｉｎｇ）方式を用いて製造され、ドリフト領域の途中までスーパジャンクション（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を導入した、いわゆる、セミスーパジャンクション（Ｓｅｍｉ−Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＰ型カラム領域に、上方から下方に向かい徐々に不純物濃度が低下するような不純物プロファイルを形成することにより、埋め込みフィールドプレート（Ｔｒｅｎｃｈ Ｆｉｅｌｄ Ｐｌａｔｅ）の下端部における電界集中を緩和し、高耐圧特性と低オン抵抗を達成する旨の説明がされている。
日本特開２００４−１１９６１１号公報（特許文献３）には、主にマルチエピタキシ方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域に、上方から下方に向かい徐々に不純物濃度が増加するような不純物プロファイルを形成することにより、Ｎ型カラム領域とＰ型カラム領域間のチャージアンバランスに起因する耐圧低下を軽減する旨の説明がされている。
日本特開２００８−２５８４４２号公報（特許文献４）または米国特許公開２００８−２４６０７９号公報（特許文献５）には、主にマルチエピタキシ方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域に、中央部が高い不純物プロファイルを形成することにより、上下端での空乏化を容易にして当該部分での電界集中を緩和する旨の説明がされている。
日本特開２００８−９１４５０号公報（特許文献６）または米国特許公開２００８−２３７７７４号公報（特許文献７）には、主にマルチエピタキシ方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域に、上方から下方に向かい階段状に不純物濃度が減少するような不純物プロファイルを形成することにより、高耐圧特性と低オン抵抗を実現する旨の説明がされている。
日本特開２００７−３０００３４号公報（特許文献８）または米国特許公開２００８−１７８９７号公報（特許文献９）には、主にエピタキシトレンチフィリング方式を用いて製造されるセミスーパジャンクション構造を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、セミスーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域の幅を上下で異ならせる（具体的には、Ｐ型カラム領域の下方の幅を薄くする）ことにより、カラム下方でのボロンの拡散を抑制し、オン抵抗の上昇を防止する旨の説明がされている。
日本特開２００６−６６４２１号公報（特許文献１０）または米国特許第７４２０２４５号公報（特許文献１１）には、マルチエピタキシ方式を用いて製造され、ドリフト領域を貫通するようにスーパジャンクション構造を導入した、いわゆる、フルスーパジャンクション（Ｆｕｌｌ−Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造（あるいは、単に「スーパジャンクション構造」と言う）を有するパワーＭＯＳＦＥＴの一例が開示されている。この例においては、スーパジャンクション構造を構成するＮ型カラム領域およびＰ型カラム領域は、それぞれ上下２段のセクションに分かれており、上のセクションを高濃度とすることにより、Ｎ型カラム領域とＰ型カラム領域間のチャージアンバランスに起因する耐圧低下を軽減する旨の説明がされている。
特開２００８−１２４３４６号公報 米国特許第７６４２５９７号公報 特開２００４−１１９６１１号公報 特開２００８−２５８４４２号公報 米国特許公開２００８−２４６０７９号公報 特開２００８−９１４５０号公報 米国特許公開２００８−２３７７７４号公報 特開２００７−３０００３４号公報 米国特許公開２００８−１７８９７号公報 特開２００６−６６４２１号公報 米国特許第７４２０２４５号公報
パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ（たとえば、ソースドレイン耐圧６５０ボルト程度以上）等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラム領域およびＰ型カラム領域を交互に有するスーパジャンクション構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシ方式、トレンチ絶縁膜埋め込み方式、および、エピタキシトレンチフィリング方式（トレンチフィル方式またはトレンチエピタキシ埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシ方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチ（Ｐ型カラム領域を埋め込む溝）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。
これらに対して、エピタキシトレンチフィリング方式は、ベースとなるエピタキシャル層（「ベースエピタキシ層」と言う）にトレンチを形成して、そこに埋め込みエピタキシャル成長により反対導電型のカラム領域を埋め込み形成するものであり、埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らは、エピタキシトレンチフィリング方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。すなわち、Ｐ型カラム領域が理想的な直方体とならず、下ほど狭い逆台形状となるほか、濃度分布が下ほど薄くなるため、予想外に耐圧が得られないというものである。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、高耐圧で且つ低オン抵抗のパワー系固体能動素子等の半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、アクティブセル部にトレンチフィル方式によって形成されたスーパジャンクション構造を有するパワーＭＯＳＦＥＴ部を含む半導体装置（パワーＭＯＳＦＥＴ、ＩＧＢＴ等）において、ベースエピタキシ層を上方が不純物濃度の高い多段構造（２段構造を含む）としたものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、アクティブセル部にトレンチフィル方式によって形成されたスーパジャンクション構造を有するパワーＭＯＳＦＥＴ部を含む半導体装置において、ベースエピタキシ（Ｂａｓｅ Ｅｐｉｔａｘｙ）層を上方が不純物濃度の高い多段構造（２段構造を含む）とすることにより、カラムの上下における不純物濃度のアンバランスを低減することができる。
本願の第１の実施の形態（各実施の形態に共通）の半導体チップの全体上面図である。 図１のアクティブセル端部及びチップ周辺部領域切り出し部Ｒ１に対応する内部構造拡大平面図である。 図１及び図２のＡ−Ａ’断面に対応するデバイス断面図である。 図１のアクティブセル中央部切り出し部Ｒ２に対応する内部構造拡大平面図である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図である。 図５に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（エピタキシトレンチフィリング工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（平坦化工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ−型リサーフ領域導入工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（フィールド絶縁膜エッチング工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型ボディ領域導入工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲート酸化工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（層間絶縁膜成膜工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（コンタクトホール形成工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。 図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（アルミニウム系メタル電極形成工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（エピタキシトレンチフィリング工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（平坦化工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型ボディ領域導入工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲート酸化工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（層間絶縁膜成膜工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（コンタクトホール形成工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。 図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（アルミニウム系メタル電極形成工程）である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第２の実施の形態）である。 図３５に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第３の実施の形態）である。 図３７に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第４の実施の形態）である。 図３９に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。 図３９のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。 図３９のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（Ｎ型カラム領域への斜めイオン注入工程）である。 図３９のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（エピタキシトレンチフィリング工程）である。 図３９のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（平坦化工程）である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｐ型カラム溝開口工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（エピタキシトレンチフィリング工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（平坦化工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（絶縁膜ハードマスク除去工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（トレンチエッチ用絶縁膜成膜工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（トレンチエッチ用絶縁膜成膜異方性エッチバック工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲートトレンチエッチ工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲート酸化工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（層間絶縁膜成膜工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（コンタクトホール形成工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。 図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（アルミニウム系メタル電極形成工程）である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第２の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第３の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）である。 図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第４の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有し、パワーＭＯＳＦＥＴが形成された半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側に設けられた前記パワーＭＯＳＦＥＴのソース電極；
（ｃ）前記半導体チップの前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワーＭＯＳＦＥＴのドリフト領域；
（ｄ）前記半導体チップの前記第１の主面側から前記ドリフト領域を貫通するように設けられた複数のトレンチ；
（ｅ）前記複数のトレンチ内に、エピタキシャル成長により、それぞれ埋め込まれ、前記第１導電型と反対導電型の第２導電型を有する複数の第２導電型カラム領域；
（ｆ）前記複数の第２導電型カラム領域の間にあり、それらとともにスーパジャンクション構造を構成する前記第１導電型を有する複数の第１導電型カラム領域、
ここで、前記複数の第１導電型カラム領域の各々は、以下を含む：
（ｆ１）第１の不純物濃度を有する下層領域；
（ｆ２）前記下層領域と前記第１の主面との間にあって、前記第１の不純物濃度よりも濃度の高い第２の不純物濃度を有する上層領域。
２．前記１項の半導体装置において、前記ドリフト領域は、通常エピタキシ層である。
３．前記１または２項の半導体装置において、前記複数の第１導電型カラム領域の各々は、更に以下を含む：
（ｆ３）前記下層領域と前記上層領域との間にあって、前記第１の不純物濃度と前記第２の不純物濃度との中間の第３の不純物濃度を有する中層領域。
４．前記１から３項のいずれか一つの半導体装置において、前記第１の不純物濃度は、前記第１導電型カラム領域が単一の領域であると仮定したときに、前記第２導電型カラム領域と前記第１導電型カラム領域とがチャージバランスを保つ濃度である。
５．前記１または２項の半導体装置において、前記第１の不純物濃度は、前記第１導電型カラム領域が単一の領域であると仮定したときに、前記第２導電型カラム領域と前記第１導電型カラム領域とがチャージバランスを保つ濃度よりも低い濃度である。
６．前記１から５項のいずれか一つの半導体装置において、前記上層領域は、前記第１導電型を有する不純物をイオン注入することによって、その濃度を高くしている。
７．前記１から６項のいずれか一つの半導体装置において、前記半導体チップは、シリコン系部材を主要な構成要素とする。
８．前記１から７項のいずれか一つの半導体装置において、前記第１導電型は、Ｎ型である。
９．前記１から８項のいずれか一つの半導体装置において、前記半導体チップは、単体または複合のパワー系能動デバイスを構成している。
１０．前記１から９項のいずれか一つの半導体装置において、前記半導体チップは、パワーＭＯＳＦＥＴ単体デバイスを構成している。
１１．前記１から１０項のいずれか一つの半導体装置において、前記パワーＭＯＳＦＥＴは、プレーナ型である。
１２．前記１から１０項のいずれか一つの半導体装置において、前記パワーＭＯＳＦＥＴは、トレンチ型である。
１３．前記１から１２項のいずれか一つの半導体装置において、前記第２導電型カラム領域は、前記第１の主面側が幅が広い逆台形形状を呈している。
１４．前記１、２および４から１３項のいずれか一つの半導体装置において、前記下層領域の厚さは、前記上層領域の厚さよりも厚い。
１５．前記１、２および４から１３項のいずれか一つの半導体装置において、前記下層領域の厚さは、前記上層領域の厚さよりも薄い。
１６．前記１から１５項のいずれか一つの半導体装置において、更に、以下を含む：
（ｇ）前記半導体チップの前記第１の主面側の前記ドリフト領域の表面領域に形成された前記第２導電型を有し、前記パワーＭＯＳＦＥＴのチャネル領域を構成する第２導電型ボディ領域；
（ｈ）前記半導体チップの前記第１の主面側の前記第２導電型ボディ領域の表面に形成されたゲート絶縁膜；
（ｉ）前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に形成されたポリシリコン膜を主要な構成要素とするゲート電極。
１７．前記１６項の半導体装置において、前記第２導電型ボディ領域の導入は、前記ポリシリコン膜の成膜に先行して行われる。
１８．以下を含む半導体装置：
（ａ）第１の主面及び第２の主面を有し、パワーＭＯＳＦＥＴが形成された半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側に設けられた前記パワーＭＯＳＦＥＴのソース電極；
（ｃ）前記半導体チップの前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワーＭＯＳＦＥＴのドリフト領域；
（ｄ）前記半導体チップの前記第１の主面側から前記ドリフト領域を貫通するように設けられ、前記第１導電型と反対導電型の第２導電型を有する複数の第２導電型カラム領域；
（ｅ）前記複数の第２導電型カラム領域の間にあり、それらとともにスーパジャンクション構造を構成する前記第１導電型を有する複数の第１導電型カラム領域；
（ｆ）前記半導体チップの前記第１の主面側の前記ドリフト領域の表面領域に形成された前記第２導電型を有し、前記パワーＭＯＳＦＥＴのチャネル領域を構成する第２導電型ボディ領域；
（ｇ）前記半導体チップの前記第１の主面側の前記第２導電型ボディ領域の表面に形成されたゲート絶縁膜；
（ｈ）前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に形成されたポリシリコン膜を主要な構成要素とするゲート電極、
ここで、前記第２導電型ボディ領域の導入は、前記ポリシリコン膜の成膜に先行して行われる。
１９．前記１８項の半導体装置において、前記複数の第１導電型カラム領域の各々は、以下を含む：
（ｅ１）第１の不純物濃度を有する下層領域；
（ｅ２）前記下層領域と前記第１の主面との間にあって、前記第１の不純物濃度よりも濃度の高い第２の不純物濃度を有する上層領域
２０．前記１８または１９項の半導体装置において、前記ドリフト領域は、通常エピタキシ層である。
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板等のシリコン系部材を基材とする矩形板状等の形状を有するデバイス）上に集積した単体または複合のパワー系能動デバイス（一般に、数ワット以上の電力を扱うことができるデバイスを言う）をいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
なお、パワーＭＯＳＦＥＴ等（ＩＧＢＴも基本的に同じ）は、縦（Ｖｅｒｔｉｃａｌ）型と横（Ｌａｔｅｒａｌ）型に大別され、この縦型パワーＭＯＳＦＥＴ等は、更に、プレーナ（Ｐｌａｎａｒ）型とトレンチ（Ｔｒｅｎｃｈ）型に分類でき、本願では、プレーナ型パワーＭＯＳＦＥＴとトレンチ型パワーＭＯＳＦＥＴを具体的に説明する。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ ）構造またはジャンクションエッジターミネーション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ）構造に関して、ジャンクションエッジエクステンション（Ｊｕｎｃｔｉｏｎ Ｅｄｇｅ Ｅｘｔｅｎｓｉｏｎ）または表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域を言う。通常、セル部を取り巻くようにリング状に形成される。なお、本願においては、Ｎ型を「第１導電型」と呼び、Ｐ型を「第２導電型」と呼ぶ。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、各図に示すＰ型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、３か５本程度を示したが、実際は１０本程度を超える場合もある。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（具体的には、たとえば２００ボルトまたは６００ボルト）の耐圧の製品を例にとり説明する。
なお、スーパージャンクション構造を利用したパワーＭＯＳＦＥＴについて開示した先行特許出願としては、たとえば日本特願第２００９−２６３６００号（日本出願日２００９年１１月１９日）がある。
以下の実施の形態は、基本的に、縦型のパワー系デバイスにおいて、ドリフト領域にトレンチフィリング方式（トレンチフィリングによる埋め込みエピタキシ領域を上下に多層に形成することは原理的に困難）によるスーパージャンクション構造を導入するに当たり、エピタキシャルウエハの（埋め込みエピタキシ層ではない通常の）エピタキシ層（すなわち、通常またはベースエピタキシ層）を予め多層（上方が高濃度）とするか、または、単層として、上方に選択的に不純物ドープして高濃度層化することで、ドリフト領域における電界強度分布に複数のピークを持たせることによって、高耐圧を実現しようとするものである。この多層構造の総数は、通常、工程上の制限から、２から５程度であるが、連続的に濃度を変化させても良い。
また別の面から見ると、ここに示す構造は、カラム領域が理想的な直方体ではなく、断面が台形又は逆台形になることから来る必然的なチャージアンバランスを、ベースエピタキシ層を多層にすることにより、補償するものである。すなわち、Ｎ型ベースエピタキシ層の場合を例にとると、Ｎ型カラム領域は台形となり、Ｐ型カラム領域は逆台形となり、更に埋め込みエピタキシ工程の熱処理による拡散によるＰ型カラム領域下方の低濃度化が進行する。従って、そのままでは、電荷量の水平面密度は上から下に単調増加と単調減少の関係になり、中央部のみでチャージバランスが取れるため、電界強度分布は横向きの三角形様となり、耐圧は理想的な長方形分布と比較すると大きく低下する。そこで、ここに示す各例では、Ｎ型カラム領域を多層化（連続変化を含む。ただし、有限の層のほうが作りやすい）することによって、電界強度分布に複数のピークを持たせることで、長方形分布に近づけている。ただし、長方形分布といっても、上下端部近傍に高電界領域を作ることは、耐圧面で不利であるので、内部領域にピークを位置させるようにするのが良い。
１．本願の第１の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ＋/Ｎ型２段通常エピタキシ方式）の説明（主に図１から図６）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
図１は本願の第１の実施の形態（各実施の形態に共通）の半導体チップ（シリコン系部材チップ）の全体上面図である。図２は図１のアクティブセル端部及びチップ周辺部領域切り出し部Ｒ１に対応する内部構造拡大平面図である。図３は図１及び図２のＡ−Ａ’断面に対応するデバイス断面図である（Ｐ型カラム領域の形状は、実際には逆台形形状を呈している。通常、側面の垂直からの傾きは８９度から８９．５度程度である）。図４は図１のアクティブセル中央部切り出し部Ｒ２に対応する内部構造拡大平面図である。図５は図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図である。図６は図５に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。これらに基づいて、本願の第１の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ＋/Ｎ型２段通常エピタキシ方式）を説明する。
先ず、図１に基づいて、チップ（単体または複合のパワー系能動デバイス）の全体レイアウトから説明する。図１に示すように、チップ２の周辺部には、ガードリング３が設けられており、その内側には、ゲートメタル電極４が設けられている。チップ２の中央部は、ソースメタル電極５が占有しており、ソースメタル電極５の下のほとんどの部分には、アクティブセル領域６が形成されている。
次に、図１に示すチップ２のセル端部及びチップ周辺部領域切り出し部Ｒ１のソースメタル電極５下の半導体基板表面領域の平面構造拡大図を図２に示す。図２に示すように、ガードリング３の外側には、最外周Ｐ＋型領域７が形成されており、Ｎ＋型チャネルストッパ領域８を介して、通常、ドレイン電位に接続されている。ガードリング３より内部の領域は、アクティブセル領域６とエッジターミネーション領域１５（セル周辺領域）に別れており、これらの領域のＮ型シリコンエピタキシャル層１ｎ内には、交互に周期的に、Ｐ型カラム領域９およびＮ型カラム領域１０が設けられている。エッジターミネーション領域１５の表層部には、Ｐ−型リサーフ（Ｒｅｓｕｒｆ）領域１４（もちろん、これらは、必須ではない）が設けられており、表面での電界集中を緩和している。一方、アクティブセル領域６の半導体基板の表面上には、ポリシリコンゲート電極１１が配置されており、このポリシリコンゲート電極１１に一部オーバラップするように、チャネル領域等を構成するＰ型ボディ領域１２が設けられている。
次に、図２のＡ−Ａ’断面に対応するデバイス断面図を図３に示す。図３に示すように、このデバイスが形成される半導体基板１は、Ｎ＋型単結晶シリコン基板１ｓ（半導体基板１の裏面１ｂ側）に、Ｎ型下層シリコンエピタキシャル層１ｔおよびＮ型上層シリコンエピタキシャル層１ｄからなる２層の通常エピタキシ層１ｎを成膜したものである。従って、Ｎ型カラム領域１０を構成するＮ型上層カラム領域１０ｄは、Ｎ型上層シリコンエピタキシャル層１ｄの一部であり、同様に、Ｎ型カラム領域１０を構成するＮ型下層カラム領域１０ｔは、Ｎ型下層シリコンエピタキシャル層１ｔの一部である。半導体基板１の表面１ａ側には、フィールド絶縁膜１６、および、ゲート絶縁膜２１が設けられており、ゲート絶縁膜２１上にはポリシリコンゲート電極１１が設けられている。フィールド絶縁膜１６およびポリシリコンゲート電極１１を覆うように層間絶縁膜１７が設けられており、半導体基板１の表面１ａ側の表面領域には、ポリシリコンゲート電極１１と自己整合的に、Ｎ＋型ソース領域１９が設けられている（なお、Ｎ＋型チャネルストッパ領域８は、通常、この工程と同時に形成される）。また、ポリシリコンゲート電極１１の周辺の層間絶縁膜１７に開口されたコンタクトホールに対応して、半導体基板１の表面１ａ側の表面領域には、Ｐ＋型ボディコンタクト領域１８が設けられており、最外周Ｐ＋型領域７は、通常、この工程と同時に形成される。更に、層間絶縁膜１７上には、バリアメタル膜およびアルミニウム系メタル電極膜等から構成されたガードリング３およびソースメタル電極５等が形成されており、アクティブセル領域６の端部のＰ型ボディ領域１２の外端部付近から外側は、セル周辺領域１５となっている。
次に、図１に示すチップ２のセル中央部切り出し部Ｒ２下の半導体基板表面領域の平面構造拡大図を図４に示す。図４に示すように、アクティブセル領域６は横方向に並進対象性（周期性）を持ってレイアウトされており、それぞれ線状または帯状の複数のＰ型カラム領域９、Ｎ型カラム領域１０、Ｐ型ボディ領域１２、およびポリシリコンゲート電極１１等が繰り返し設けられている。
次に、図４のＢ−Ｂ’断面を図５に示す。図５に示すように、半導体基板１は、Ｎ＋型単結晶シリコン基板１ｓ上にＮ型シリコンエピタキシャル層１ｎ（デバイスとしての機能では、ドリフト領域３０）を有し、このＮ型シリコンエピタキシャル層１ｎには、それを貫通する複数のＰ型カラム領域９が周期的に埋め込まれている。Ｐ型カラム領域９の間のＮ型シリコンエピタキシャル層１ｎは、Ｎ型カラム領域１０として作用しており、各Ｎ型カラム領域１０は、Ｎ型下層カラム領域１０ｔとＮ型上層カラム領域１０ｄから構成されている。この例では、Ｎ型下層カラム領域１０ｔの不純物濃度は、Ｐ型カラム領域９とほぼチャージバランスを保つ程度の濃度（このドナー濃度を「Ｎｄ」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。一方、Ｎ型上層カラム領域１０ｄの不純物濃度は、Ｎ型下層カラム領域１０ｔの不純物濃度よりも若干高めのドナー濃度（このドナー濃度を「Ｎｄ＋」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。なお、Ｐ型カラム領域９の不純物濃度Ｎａは、通常、一定に設定されている。しかし、実際には熱処理時間の関係で下方が薄くなる傾向にある。
次に、図５のセル構造における半導体基板１の電気的構造を図６に示す。図６において、図に向かって左側は不純物構造（繰返し周期のハーフピッチ）、中央は電荷分布（繰返し周期のハーフピッチ）、右側は電界強度分布（Ｐ型カラム領域９とＮ型カラム領域１０の境界近傍およびその延長線上近傍の電界強度の絶対値）である。図６に示すように、Ｐ型カラム領域９の幅Ｌｐ，ｙは、下の方ほど細くなるテーパ状となっており、Ｎ型カラム領域１０の幅Ｌｎ，ｙは、逆に、上の方ほど細くなるテーパ状となっている。その結果、対称面であるＰ型カラム領域９の垂直中心面と近接するＮ型カラム領域１０の垂直中心面間の最小対象単位領域（図６の左側）におけるドナーの分布Ｑｎ（ｙ）及びアクセプタの分布Ｑｐ（ｙ）（ここで、折れ線とＹ軸で囲まれた部分の面積は、ドナーの総量Ｑｎおよびアクセプタの総量Ｑｐである）は、図６の中央のようになる。すなわち、チャージバランスが正確に取れる点が２点あることがわかる。これに対応して、図６の右側に示すように、これらの２点に対応して、電界強度Ｅの分布に、極大点（頂点）が２個現れている。このため、頂点が１個の場合（すなわち、Ｎ型カラム領域１０が一つの濃度領域からなる場合）に比較して、ソースドレイン耐圧ＶＢ（折れ線とＹ軸で囲まれた部分の面積）を向上させることができる。
２．本願の第１の実施の形態の半導体装置の製造方法におけるウエハプロセスの要部説明（主に図７から図２１および図２２から図３４）
このセクションでは、図３のデバイス断面に例を取り、ウエハ処理プロセスの要部を説明する。
図７は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。図８は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口工程）である。図９は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（エピタキシトレンチフィリング工程）である。図１０は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（平坦化工程）である。図１１は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ−型リサーフ領域導入工程）である。図１２は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（フィールド絶縁膜エッチング工程）である。図１３は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型ボディ領域導入工程）である。図１４は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲート酸化工程）である。図１５は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。図１６は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。図１７は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。図１８は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（層間絶縁膜成膜工程）である。図１９は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（コンタクトホール形成工程）である。図２０は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。図２１は図３のデバイス断面に対応するプロセスフローを示すデバイス断面図（アルミニウム系メタル電極形成工程）である。図２２は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。図２３は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型カラム溝開口工程）である。図２４は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（エピタキシトレンチフィリング工程）である。図２５は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（平坦化工程）である。図２６は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ型ボディ領域導入工程）である。図２７は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲート酸化工程）である。図２８は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。図２９は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。図３０は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。図３１は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（層間絶縁膜成膜工程）である。図３２は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（コンタクトホール形成工程）である。図３３は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。図３４は図５のデバイス断面に対応するプロセスフローを示すデバイス断面図（アルミニウム系メタル電極形成工程）である。これらに基づいて、本願の第１の実施の形態の半導体装置の製造方法におけるウエハプロセスの要部を説明する。
まず、図７および図２２に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ５０マイクロメートル程度のリンドープＮエピタキシャル層１ｎ（デバイスとしてはドリフト領域となるべき領域であり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度、すなわち、Ｎ型下層シリコンエピタキシャル層１ｔの厚さ３０マイクロメートル程度、リン濃度を３ｘ１０１５/ｃｍ３程度とすると、Ｎ型上層シリコンエピタキシャル層１ｄの厚さ２０マイクロメートル程度、リン濃度を４ｘ１０１５/ｃｍ３程度とする）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜２２を形成する。ここで、パターニングレベルでのＮ型カラム領域の幅Ｗｎは、たとえば、６マイクロメートル程度であり、Ｐ型カラム領域の幅Ｗｐは、たとえば、４マイクロメートル程度である（すなわち、スーパジャンクションのピッチは、１０マイクロメートル程度である）。
次に、図８および図２３に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜２２（たとえば、プラズマＴＥＯＳ膜または窒化シリコン膜、あるいは、それらの積層膜で、厚さは、たとえば、１．５マイクロメートル程度を例示することができる）をマスクとして、Ｎエピタキシャル層１ｎ等を異方性ドライエッチング（ガス雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等の混合雰囲気、エッチング深さとしては、たとえば、５０マイクロメートル程度を例示することができる）することにより、Ｐ型カラム用トレンチ２３を形成する。続いて、不要になったハードマスク膜２２を除去する。
次に、図９及び図２４に示すように、Ｐ型カラム用トレンチ２３に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層２４（ボロン濃度としては、たとえば５ｘ１０１５/ｃｍ３の程度）を形成する。ここで、埋め込みエピタキシャル成長の原料ガスとしては、四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシランを例示することができる。処理気圧としては、たとえば、１０ｋＰａから１１０ｋＰａ程度を好適な範囲として例示することができる。
次に、図１０および図２５に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２３外のＰ型埋め込みエピタキシャル層２４を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。
次に、図１１に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜１６（フィールド酸化膜であり、厚さは、たとえば、３５０ｎｍ程度）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜２５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜２５をマスクとして、イオン注入（たとえばドーパントは、たとえばボロンで、ドーズ量は、たとえば、１ｘ１０１１から１ｘ１０１２/ｃｍ２程度、打ち込みエネルギは、たとえば、２００ｋｅＶ程度）により、Ｐ−型表面リサーフ領域１４を導入する。その後、不要になったレジスト膜２５を全面除去する。
次に、図１２に示すように、フィールド酸化膜１６上に、リソグラフィによりフィールド絶縁膜加工用レジスト膜２６を形成し、それをマスクとして、チップのエッジ部、アクティブセル領域６等を露出させる。その後、不要になったレジスト膜２６を全面除去する。
次に、図１３及び図２６に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰ型ボディ領域導入用レジスト膜２７を形成し、それをマスクとして、イオン注入（ドーパントは、ボロン）により、Ｐ型ボディ領域１２を導入する。このイオン注入は、たとえば、以下のような２ステップで実行する。第１ステップとして、たとえば２００ｋｅＶ、１０１３/ｃｍ２オーダで注入を行い、続いて、第２ステップとして、たとえば７５ｋｅＶ、１０１２/ｃｍ２オーダで注入を実行する。
なお、図２６において、ゲート電極の幅と位置１１ｘからわかるように、ここで用いた非自己整合Ｐ型ボディ領域導入プロセスによれば、ドーピングの時点で、すでに、たとえば、１マイクロメートルほど、ゲート電極となるべき部分に入り込んでいるので、後の熱処理負担を軽減することができ、その結果、スーパジャンクションの不純物分布の不所望な変化を低減することができる。しかし、副作用として、Ｐ型ボディ領域１２の深さが浅くなる結果、耐圧が低下することがある。このため、前記のように、Ｐ型ボディ領域１２のイオン注入を２ステップとすることにより、このような問題を回避している。
このように、第２導電型のＰ型ボディ領域１２の導入を、ゲートポリシリコン膜の形成より前に実行すると、ゲートの幅及び位置によって導入部分が制限されないので、最適な位置に導入することができ、後の熱処理負担を低減できるほか、後続の熱処理（ゲートポリシリコン膜の形成等を含む）を共用することが可能となる。なお、この非自己整合Ｐ型ボディ領域導入プロセスは、スーパジャンクションを形成するベースとなる通常エピタキシ層が、多層のほか、単層の場合にも同様に適用できる。
次に、図１４及び図２７に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜２１（膜厚は、たとえば、５０から２００ｎｍ程度）を形成する。
図１５及び図２８に示すように、ゲート酸化膜２１上に、ゲートポリシリコン膜１１（膜厚は、たとえば、２００から８００ｎｍ程度）をたとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図１６及び図２９に示すように、ドライエッチングによりゲート電極１１をパターニングする。
続いて、図１７及び図３０に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜２８を形成し、それをマスクとして、イオン注入（たとえば砒素）により、Ｎ＋ソース領域１９、チップエッジ部のN＋型チャネルストッパ領域８等を導入する（ドーパントは、たとえば砒素であり、ドーズ量としては、たとえば１０１５/ｃｍ２のオーダ程度であり、打ち込みエネルギとしては、たとえば、４０ｋｅＶ程度を例示することができる）。その後、不要になったレジスト膜２８を全面除去する。
次に、図１８及び図３１に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜１７（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。層間絶縁膜１７としては、ＰＳＧ膜のほか、ＢＰＳＧ，ＴＥＯＳ膜、ＳｉＮ膜、その他、または、これらの複合膜を適用することができる。また、層間絶縁膜１７の全膜厚としては、たとえば、９００ｎｍ程度を例示することができる。
次に、図１９及び図３２に示すように、半導体ウエハ１の表面１ａ上に、ソース・コンタクト・ホール開口用レジスト膜２９を形成し、それをマスクとして、ドライ・エッチングにより、ソース・コンタクト・ホール２０、チップエッジ開口等を開口する。続いて、不要になったレジスト膜２９を全面除去する。
次に、図２０及び図３３に示すように、パターニングされた層間絶縁膜１７をマスクとして、異方性ドライエッチングにより、基板表面をエッチング（たとえば、深さ０．３マイクロメートル程度）することにより、リセス領域を形成する。続いて、このリセス領域にイオン注入することにより、Ｐ＋型ボディコンタクト領域１８および最外周Ｐ＋型領域７を形成する。このイオン注入条件としては、ドーパント：ＢＦ２，打ち込みエネルギ：３０ｋｅＶ程度、ドーズ量：１０１５/ｃｍ２のオーダ程度を例示することができる。
次に、図２１及び図３４に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタル・ソース電極５、ガード・リング電極３等を形成する。
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
３．本願の第２の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−型２段通常エピタキシ方式）の説明（主に図３５および図３６）
以下の例は、セクション１及び２（Ｎ型下層シリコンエピタキシャル層１ｔに比べてＮ型上層シリコンエピタキシャル層１ｄの方がエピタキシャル層の厚さが薄い）で説明したアクティブセル構造（図５）および全域のＮ型シリコンエピタキシャル層構造（図３のＮ型下層シリコンエピタキシャル層１ｔおよびＮ型上層シリコンエピタキシャル層１ｄ）の変形例（Ｎ型下層シリコンエピタキシャル層１ｔに比べてＮ型上層シリコンエピタキシャル層１ｄの方がエピタキシャル層の厚さが厚い）であり、変更部分は、アクティブセル領域ではドリフト領域３０にあり、アクティブセル領域以外では、Ｎ型シリコンエピタキシャル層１ｎにのみ現れるので、以下の例（以下の他のセクションにおいても同じ）では、アクティブセル領域６（図３５）のみについて説明する。
図３５は図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第２の実施の形態）である。図３６は図３５に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。これらに基づいて、本願の第２の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−型２段通常エピタキシ方式）を説明する。
基本的構造および目的は、図５及び図６に示したものと同じであるが、この例では図３５及び図３６に示すように、Ｎ型上層カラム領域１０ｄ（Ｎ型上層シリコンエピタキシャル層１ｄ）の不純物濃度は、Ｐ型カラム領域９とほぼチャージバランスを保つ程度の濃度（このドナー濃度を「Ｎｄ」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。一方、Ｎ型下層カラム領域１０ｔ（Ｎ型下層シリコンエピタキシャル層１ｔ）の不純物濃度は、Ｎ型上層カラム領域１０ｄの不純物濃度よりも若干低めのドナー濃度（このドナー濃度を「Ｎｄ−」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。この例で、Ｎ型上層シリコンエピタキシャル層１ｄの厚さとしては、たとえば、３０マイクロメートル程度、Ｎ型下層シリコンエピタキシャル層１ｔの厚さとしては、たとえば、２０マイクロメートル程度を例示することができる。
４．本願の第３の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴデバイス構造（Ｎ＋/Ｎ/Ｎ−型３段通常エピタキシ方式）の説明（主に図３７および図３８）
図３７は図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第３の実施の形態）である。図３８は図３７に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。これらに基づいて、本願の第３の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴデバイス構造（Ｎ＋/Ｎ/Ｎ−型３段通常エピタキシ方式）を説明する。
基本的構造および目的は、図５及び図６に示したものと同じであるが、この例では図３７及び図３８に示すように、Ｎ型シリコンエピタキシャル層１ｎ（Ｎ型カラム領域１０）が３層構造とされている。すなわち、Ｎ型中層シリコンエピタキシャル層１ｍ（Ｎ型中層カラム領域１０ｍ）、その上層のＮ型上層シリコンエピタキシャル層１ｄ（Ｎ型上層カラム領域１０ｄ）および、下層のＮ型下層シリコンエピタキシャル層１ｔ（Ｎ型下層カラム領域１０ｔ）から構成されている。ここで、各エピタキシャル層の厚さとして、たとえば、上から順に１６マイクロメートル程度、１７マイクロメートル程度、１７マイクロメートル程度を例示することができる。
ここで、Ｎ型中層カラム領域１０ｍの不純物濃度は、Ｐ型カラム領域９とほぼチャージバランスを保つ程度の濃度（このドナー濃度を「Ｎｄ」と表記するが、カラム以外の濃度表記とは対応していない）に設定されており、Ｎ型下層カラム領域１０ｔの不純物濃度は、Ｎ型中層カラム領域１０ｍの不純物濃度よりも若干低めのドナー濃度（このドナー濃度を「Ｎｄ−」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。一方、Ｎ型上層カラム領域１０ｄの不純物濃度は、Ｎ型中層カラム領域１０ｍの不純物濃度よりも若干高めのドナー濃度（このドナー濃度を「Ｎｄ＋」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。
この例の場合では、図３８の右側に示すように、電界強度の頂点又は極大点が、３個存在するので、２個の場合に比較して、更に、高い耐圧を確保することができる。
５．本願の第４の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴデバイス構造（上方イオン注入Ｎ＋/Ｎ型通常シングルエピタキシ方式）の説明（主に図３９および図４０）
図３９は図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第４の実施の形態）である。図４０は図３９に示すアクティブセル領域におけるドリフト領域のスーパジャンクション構造のハーフピッチ分の電荷分布等の説明図（左側が半導体基板内の不純物領域構造、中央がｙ方向の各電荷分布、右側がｙ方向の電界強度の絶対値の分布）である。これらに基づいて、本願の第４の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴデバイス構造（上方イオン注入Ｎ＋/Ｎ型通常シングルエピタキシ方式）を説明する。
この例は、構造的にはセクション１（図５）のものと同じであるが、相違点は、Ｎ型上層カラム領域１０ｄが、多層エピタキシ層の上層ではなく、単層のＮ型シリコンエピタキシャル層１ｎの上半部にイオン注入により、高濃度部を形成したものである点である。従って、スーパジャンクションのない領域では、Ｎ型シリコンエピタキシャル層１ｎは、単層のままである。また、ここでは、セクション１と同様に、Ｎ型下層カラム領域１０ｔの不純物濃度は、Ｐ型カラム領域９とほぼチャージバランスを保つ程度の濃度（このドナー濃度を「Ｎｄ」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。一方、Ｎ型上層カラム領域１０ｄの不純物濃度は、Ｎ型下層カラム領域１０ｔの不純物濃度よりも若干高めのドナー濃度（このドナー濃度を「Ｎｄ＋」と表記するが、カラム以外の濃度表記とは対応していない）に設定されている。この例の場合は、図４０に示すように、耐圧に関しては、図６とほぼ同様になる。ここで、Ｎ型上層カラム領域１０ｄの厚さ（深さ）としては、たとえば１６マイクロメートル程度を例示することができる。
しかし、セクション２３のように、Ｎ型上層カラム領域１０ｄ（Ｎ型上層シリコンエピタキシャル層１ｄ）の不純物濃度を、Ｐ型カラム領域９とほぼチャージバランスを保つ程度の濃度（このドナー濃度を「Ｎｄ」と表記するが、カラム以外の濃度表記とは対応していない）に設定し、Ｎ型下層カラム領域１０ｔ（Ｎ型下層シリコンエピタキシャル層１ｔ）の不純物濃度を、Ｎ型上層カラム領域１０ｄの不純物濃度よりも若干低めのドナー濃度（このドナー濃度を「Ｎｄ−」と表記するが、カラム以外の濃度表記とは対応していない）に設定してもよい。この場合は、耐圧に関しては、図３６とほぼ同様になる。
６．本願の第４の実施の形態の半導体装置の製造方法におけるウエハプロセスの要部説明（主に図４１から図４４）
ここでは、セクション５で説明したアクティブセル領域に対応するプロセスの要部を説明する。基本的な部分は、セクション２に説明したところと同様であり、異なる部分のみを説明する。
ｑのデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。図４２は図３９のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（Ｎ型カラム領域への斜めイオン注入工程）である。図４３は図３９のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（エピタキシトレンチフィリング工程）である。図４４は図３９のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（平坦化工程）である。これらに基づいて、本願の第４の実施の形態の半導体装置の製造方法におけるウエハプロセスの要部を説明する。
図４１に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜２２をマスクとして、Ｎエピタキシャル層１ｎ（たとえば、厚さ５０マイクロメートル程度）等をドライエッチングすることにより、Ｐ型カラム用トレンチ２３を形成する。続いて、不要になったハードマスク膜２２を除去する。
次に、図４２に示すように、複数の斜め方向からイオン注入（たとえば、ドーパント：リン、打ち込みエネルギ：３０ｋｅＶ程度、ドーズ量：１０１５/ｃｍ２のオーダ程度）を実行することにより、Ｎ型不純物イオン注入領域３１を形成する。
次に、図４３に示すように、Ｐ型カラム用トレンチ２３に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層２４（ボロン濃度としては、たとえば５ｘ１０１５/ｃｍ３の程度）を形成する。
次に、図４４に示すように、平坦化工程、例えばＣＭＰにより、Ｐ型カラム用トレンチ２３外のＰ型埋め込みエピタキシャル層２４を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。
この後は、セクション２の図２６以降（その他の領域を含めると図１１以降）とほぼ同じである。
７．本願の第１の実施の形態の半導体装置の変形例であるトレンチ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ＋/Ｎ型２段通常エピタキシ方式）の説明（主に図４５）
本セクションにおいては、図５のアクティブセル構造のトレンチゲート版を説明する。スーパジャンクションを有するトレンチ型バーティカル（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴは、主にソースドレイン耐圧が１００ボルトから３００ボルト程度のものに有効と考えられている。従って、以下の説明では、ソースドレイン耐圧が２００ボルト程度のものを例にとり説明する（以下のその他のセクションでも同じ）。
図４５は図５のデバイス断面に対応するプロセスフロー（第４の実施の形態）を示すデバイス断面図（平坦化工程）である。これに基づいて、本願の第１の実施の形態の半導体装置の変形例であるトレンチ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ＋/Ｎ型２段通常エピタキシ方式）を説明する。
図４５に示すように、この例では、ゲートトレンチ３４（ゲート用線状溝）内にゲート絶縁膜２１を介して、線状のポリシリコンゲート電極１１が埋め込まれている。このトレンチゲート構造においては、プレーナ型（セクション６以前の例）に比較して、低オン抵抗を実現しやすいメリットがある。一方、プレーナ型のような５００から６００ボルト台のソースドレイン耐圧を実現することについては、不利な点を有する。
８．本願の第１の実施の形態（変形例）の半導体装置の製造方法におけるウエハプロセスの要部説明（主に図４６から図６１）
トレンチゲート構造といっても、アクティブセルの構造の相違に起因する製法の違いがあるのみで、デバイス全体としては、セクション２で説明したものと基本的に同様である。従って、以下では、異なる部分を中心に説明する。
図４６は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｐ型カラム溝開口用ハードマスク膜パターニング工程）である。図４７は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｐ型カラム溝開口工程）である。図４８は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（エピタキシトレンチフィリング工程）である。図４９は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（平坦化工程）である。図５０は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（絶縁膜ハードマスク除去工程）である。図５１は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（トレンチエッチ用絶縁膜成膜工程）である。図５２は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（トレンチエッチ用絶縁膜成膜異方性エッチバック工程）である。図５３は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲートトレンチエッチ工程）である。図５４は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲート酸化工程）である。図５５は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲートポリシリコン膜成膜工程）である。図５６は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（ゲートポリシリコン膜パターニング工程）である。図５７は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｎ＋型ソース領域導入工程）である。図５８は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（層間絶縁膜成膜工程）である。図５９は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（コンタクトホール形成工程）である。図６０は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（Ｐ＋型ボディコンタクト領域導入工程）である。図６１は図４５のデバイス断面に対応するプロセスフロー（第１の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）を示すデバイス断面図（アルミニウム系メタル電極形成工程）である。これらに基づいて、本願の第１の実施の形態（変形例）の半導体装置の製造方法におけるウエハプロセスの要部を説明する。
図７および図２２と同様に図４６に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ＋シリコン単結晶基板１ｓ（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ１５マイクロメートル程度のリンドープＮエピタキシャル層１ｎ（デバイスとしてはドリフト領域となるべき領域であり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度、すなわち、Ｎ型下層シリコンエピタキシャル層１ｔの厚さ９マイクロメートル程度、リン濃度を３ｘ１０１５/ｃｍ３程度とすると、Ｎ型上層シリコンエピタキシャル層１ｄの厚さ６マイクロメートル程度、リン濃度を４ｘ１０１５/ｃｍ３程度とする）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜２２を形成する。ここで、パターニングレベルでのＮ型カラム領域の幅Ｗｎは、たとえば、２マイクロメートル程度であり、Ｐ型カラム領域の幅Ｗｐは、たとえば、１マイクロメートル程度である（すなわち、スーパジャンクションのピッチは、３マイクロメートル程度である）。
次に、図４６に示すように、トレンチゲートプロセスでは、プレーナ型デバイスと比較して、各部の寸法が小さいので、熱的な負担の大きいＰ型ボディ領域１２の導入工程を初期に実施する。このＰ型ボディ領域１２の導入のためのイオン注入は、たとえば、以下のような２ステップで実行する。第１ステップとして、たとえば２００ｋｅＶ、１０１３/ｃｍ２オーダで注入を行い、続いて、第２ステップとして、たとえば７５ｋｅＶ、１０１２/ｃｍ２オーダで注入を実行する。
次に、図４７に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜２２（たとえば、厚さ１マイクロメートル程度のＣＶＤ酸化シリコン膜）をマスクとして、Ｎエピタキシャル層１ｎ等を異方性ドライエッチング（ガス雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等の混合雰囲気、エッチング深さとしては、たとえば、１８マイクロメートル程度を例示することができる）することにより、Ｐ型カラム用トレンチ２３を形成する。
次に、図４８に示すように、Ｐ型カラム用トレンチ２３に対して、埋め込みエピタキシャル成長を実行し、Ｐ型埋め込みエピタキシャル層２４（ボロン濃度としては、たとえば５ｘ１０１５/ｃｍ３の程度）を形成する。ここで、埋め込みエピタキシャル成長の原料ガスとしては、四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシランを例示することができる。処理気圧としては、たとえば、１０ｋＰａから１１０ｋＰａ程度を好適な範囲として例示することができる。
次に、図４９に示すように、平坦化工程、例えばＰ型カラム溝加工用ハードマスク膜２２をストッパとしたＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２３外のＰ型埋め込みエピタキシャル層２４を除去するとともに、半導体ウエハ１の表面１ａを平坦化する。
次に、図５０に示すように、不要になったＰ型カラム溝加工用ハードマスク膜２２をウエットエッチングにより、除去する。
次に、図５１に示すように、ウエハ１の表側主面１ａのほぼ全面に、トレンチ加工用ハードマスク膜３３（たとえばＣＶＤ酸化シリコン膜）を形成する。
次に、図５２に示すように、異方性ドライエッチングにより、トレンチ加工用ハードマスク膜３３を加工する。
次に、図５２に示すように、異方性ドライエッチング（エッチング混合ガス雰囲気としては、アルゴン、酸素、ＳＦ６など）により、ウエハ１の表側主面１ａのシリコン基板領域をエッチバックするとともに、ゲートトレンチ３４（ゲート用線状溝）を形成する。
次に、図５４に示すように、半導体ウエハ１の表面１ａに熱酸化（たとえば、摂氏９５０度でのウエット酸化）により、ゲート酸化膜２１（厚さは、たとえば、２０から１００ｎｍ程度）を形成する。
図５５に示すように、ゲート酸化膜２１上に、ゲートポリシリコン膜１１（厚さは、たとえば、８００ｎｍ程度）をたとえば低圧ＣＶＤにより形成する。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
次に、図５６に示すように、異方性ドライエッチングによりゲート電極１１をパターニングする。
次に、図５７に示すように、セクション２と同様に、リソグラフィによりＮ＋ソース領域導入用レジスト膜を形成し、それをマスクとして、イオン注入（たとえば砒素）により、Ｎ＋ソース領域１９、チップエッジ部のN＋型チャネルストッパ領域８（図３０等参照）等を導入する（ドーパントは、たとえば砒素であり、ドーズ量としては、たとえば１０１５/ｃｍ２のオーダ程度であり、打ち込みエネルギとしては、たとえば、４０ｋｅＶ程度を例示することができる）。その後、不要になったレジスト膜を全面除去する。
次に、図５８に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜１７（層間絶縁膜）をＣＶＤ等により成膜する（上方にＳＯＧ膜を重ねて平坦化してもよい）。層間絶縁膜１７としては、ＰＳＧ膜のほか、ＢＰＳＧ，ＴＥＯＳ膜、ＳｉＮ膜、その他、または、これらの複合膜を適用することができる。また、層間絶縁膜１７の全膜厚としては、たとえば、９００ｎｍ程度を例示することができる。
次に、図５９に示すように、半導体ウエハ１の表面１ａ上に、ソース・コンタクト・ホール開口用レジスト膜２９を形成し、それをマスクとして、ドライ・エッチングにより、ソース・コンタクト・ホール２０、チップエッジ開口（図３２等参照）等を開口する。続いて、不要になったレジスト膜２９を全面除去する。
次に、図６０に示すように、パターニングされた層間絶縁膜１７をマスクとして、異方性ドライエッチングにより、基板表面をエッチング（たとえば、深さ０．３マイクロメートル程度）することにより、リセス領域を形成する。続いて、このリセス領域にイオン注入することにより、Ｐ＋型ボディコンタクト領域１８および最外周Ｐ＋型領域７（図３３等参照）を形成する。このイオン注入条件としては、ドーパント：ＢＦ２，打ち込みエネルギ：３０ｋｅＶ程度、ドーズ量：１０１５/ｃｍ２のオーダ程度を例示することができる。
次に、図６１に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタル・ソース電極５、ガード・リング電極３（図３４等参照）等を形成する。
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
９．本願の第２の実施の形態の半導体装置の変形例であるトレンチ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−型２段通常エピタキシ方式）の説明（主に図６２）
本セクションにおいては、図３５のアクティブセル構造のトレンチゲート版を説明する。
図６２は図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第２の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）である。これに基づいて、本願の第２の実施の形態の半導体装置の変形例であるトレンチ型パワーＭＯＳＦＥＴのデバイス構造（Ｎ/Ｎ−型２段通常エピタキシ方式）を説明する。
図６２に示すように、この例では、ゲートトレンチ３４（ゲート用線状溝）内にゲート絶縁膜２１を介して、線状のポリシリコンゲート電極１１が埋め込まれている。このトレンチゲート構造においては、プレーナ型（セクション６以前の例）に比較して、低オン抵抗を実現しやすいメリットがある。一方、プレーナ型のような５００から６００ボルト台のソースドレイン耐圧を実現することについては、不利な点を有する。
１０．本願の第３の実施の形態の半導体装置の変形例であるトレンチ型パワーＭＯＳＦＥＴデバイス構造（Ｎ＋/Ｎ/Ｎ−型３段通常エピタキシ方式）の説明（主に図６３）
本セクションにおいては、図３７のアクティブセル構造のトレンチゲート版を説明する。
図６３は図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第３の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）である。これに基づいて、本願の第３の実施の形態の半導体装置の変形例であるトレンチ型パワーＭＯＳＦＥＴデバイス構造（Ｎ＋/Ｎ/Ｎ−型３段通常エピタキシ方式）を説明する。
図６３に示すように、この例では、ゲートトレンチ３４（ゲート用線状溝）内にゲート絶縁膜２１を介して、線状のポリシリコンゲート電極１１が埋め込まれている。このトレンチゲート構造においては、プレーナ型（セクション６以前の例）に比較して、低オン抵抗を実現しやすいメリットがある。一方、プレーナ型のような５００から６００ボルト台のソースドレイン耐圧を実現することについては、不利な点を有する。
１１．本願の第４の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴデバイス構造（上方イオン注入Ｎ＋/Ｎ型通常シングルエピタキシ方式）の説明（主に図６４）
本セクションにおいては、図３９のアクティブセル構造のトレンチゲート版を説明する。
図６４は図１及び図２のＢ−Ｂ’断面に対応するデバイス断面図（第４の実施の形態の変形例であるトレンチ型パワーＭＯＳＦＥＴ）である。これに基づいて、本願の第４の実施の形態の半導体装置の一例であるプレーナ型パワーＭＯＳＦＥＴデバイス構造（上方イオン注入Ｎ＋/Ｎ型通常シングルエピタキシ方式）を説明する。
図６４に示すように、この例では、ゲートトレンチ３４（ゲート用線状溝）内にゲート絶縁膜２１を介して、線状のポリシリコンゲート電極１１が埋め込まれている。このトレンチゲート構造においては、プレーナ型（セクション６以前の例）に比較して、低オン抵抗を実現しやすいメリットがある。一方、プレーナ型のような５００から６００ボルト台のソースドレイン耐圧を実現することについては、不利な点を有する。
１２．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、ＭＯＳＦＥＴのレイアウトとして、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）パワーデバイス、すなわち、ダイオード、バイポーラトランジスタ等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
１ ウエハまたは半導体基板
１ａ 半導体基板の表面（ソース側表面）
１ｂ 半導体基板の裏面（ドレイン側表面）
１ｄ Ｎ型上層シリコンエピタキシャル層（第１導電型の通常エピタキシ領域）
１ｍ Ｎ型中層シリコンエピタキシャル層
１ｎ Ｎ型シリコンエピタキシャル層
１ｓ Ｎ＋型単結晶シリコン基板部
１ｔ Ｎ型下層シリコンエピタキシャル層
２ 半導体チップ（チップ領域）
３ ガードリング
４ ゲートメタル電極
５ ソースメタル電極
６ アクティブセル領域
７ 最外周Ｐ＋型領域
８ Ｎ＋型チャネルストッパ領域
９ Ｐ型カラム領域（第２導電型のカラム領域）
１０ Ｎ型カラム領域（第１導電型のカラム領域）
１０ｄ Ｎ型上層カラム領域（上層領域）
１０ｍ Ｎ型中層カラム領域（中層領域）
１０ｔ Ｎ型下層カラム領域（下層領域）
１１ ポリシリコンゲート電極（ポリシリコン膜）
１１ｘ ゲート電極の幅と位置
１２ Ｐ型ボディ領域（第２導電型のＰ型ボディ領域）
１４ Ｐ−型リサーフ領域
１５ エッジターミネーション領域（セル周辺領域）
１６ フィールド絶縁膜
１７ 層間絶縁膜
１８ Ｐ＋型ボディコンタクト領域
１９ Ｎ＋型ソース領域
２０ コンタクトホール
２１ ゲート絶縁膜
２２ Ｐ型カラム溝加工用ハードマスク膜
２３ Ｐ型カラム溝
２４ Ｐ型埋め込みエピタキシャル層
２５ リサーフ領域導入用レジスト膜
２６ フィールド絶縁膜加工用レジスト膜
２７ Ｐ型ボディ領域導入用レジスト膜
２８ Ｎ＋型ソース領域導入用レジスト膜
２９ コンタクトホール開口用レジスト膜
３０ ドリフト領域
３１ Ｎ型不純物イオン注入領域
３２ 表面リセス部
３３ トレンチ加工用ハードマスク膜
３４ ゲートトレンチ（ゲート用線状溝）
Ｅ ドリフト領域の電界強度
Ｌｎ，ｙ ｙ位置におけるＮ型カラムの半幅
Ｌｐ，ｙ ｙ位置におけるP型カラムの半幅
Ｎｄ Ｎ型カラムの標準Ｎ型不純物濃度
Ｎｄ＋ Ｎ型カラムの高めのＮ型不純物濃度
Ｎｄ− Ｎ型カラムの低めのＮ型不純物濃度
Ｑｎ（ｙ） ｙ一定の平面におけるドナー面密度
Ｑｎ Ｎ型カラムの総電荷量
Ｑｐ（ｙ） ｙ一定の平面におけるアクセプタ面密度
Ｑｐ P型カラムの総電荷量
Ｒ１ セル端部及びチップ周辺部領域切り出し部
Ｒ２ セル中央部切り出し部
ＶＢ ソースドレイン耐圧
Ｗｎ パターニングレベルでのＮ型カラム領域の幅
Ｗｐ パターニングレベルでのＰ型カラム領域の幅
Ｘ P型カラムからＮ型カラムに向かい、これらに直交する軸
Ｙ 半導体基板の表面から裏面に向かう垂直軸

Claims (20)

  1. 以下を含む半導体装置：
    （ａ）第１の主面及び第２の主面を有し、パワーＭＯＳＦＥＴが形成された半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面側に設けられた前記パワーＭＯＳＦＥＴのソース電極；
    （ｃ）前記半導体チップの前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワーＭＯＳＦＥＴのドリフト領域；
    （ｄ）前記半導体チップの前記第１の主面側から前記ドリフト領域を貫通するように設けられた複数のトレンチ；
    （ｅ）前記複数のトレンチ内に、エピタキシャル成長により、それぞれ埋め込まれ、前記第１導電型と反対導電型の第２導電型を有する複数の第２導電型カラム領域；
    （ｆ）前記複数の第２導電型カラム領域の間にあり、それらとともにスーパジャンクション構造を構成する前記第１導電型を有する複数の第１導電型カラム領域、
    ここで、前記複数の第１導電型カラム領域の各々は、以下を含む：
    （ｆ１）第１の不純物濃度を有する下層領域；
    （ｆ２）前記下層領域と前記第１の主面との間にあって、前記第１の不純物濃度よりも濃度の高い第２の不純物濃度を有する上層領域。
  2. 前記１項の半導体装置において、前記ドリフト領域は、通常エピタキシ層である。
  3. 前記２項の半導体装置において、前記複数の第１導電型カラム領域の各々は、更に以下を含む：
    （ｆ３）前記下層領域と前記上層領域との間にあって、前記第１の不純物濃度と前記第２の不純物濃度との中間の第３の不純物濃度を有する中層領域。
  4. 前記２項の半導体装置において、前記第１の不純物濃度は、前記第１導電型カラム領域が単一の領域であると仮定したときに、前記第２導電型カラム領域と前記第１導電型カラム領域とがチャージバランスを保つ濃度である。
  5. 前記２項の半導体装置において、前記第１の不純物濃度は、前記第１導電型カラム領域が単一の領域であると仮定したときに、前記第２導電型カラム領域と前記第１導電型カラム領域とがチャージバランスを保つ濃度よりも低い濃度である。
  6. 前記２項の半導体装置において、前記上層領域は、前記第１導電型を有する不純物をイオン注入することによって、その濃度を高くしている。
  7. 前記２項の半導体装置において、前記半導体チップは、シリコン系部材を主要な構成要素とする。
  8. 前記７項の半導体装置において、前記第１導電型は、Ｎ型である。
  9. 前記８項の半導体装置において、前記半導体チップは、単体または複合のパワー系能動デバイスを構成している。
  10. 前記９項の半導体装置において、前記半導体チップは、パワーＭＯＳＦＥＴ単体デバイスを構成している。
  11. 前記１０項の半導体装置において、前記パワーＭＯＳＦＥＴは、プレーナ型である。
  12. 前記１０項の半導体装置において、前記パワーＭＯＳＦＥＴは、トレンチ型である。
  13. 前記１２項の半導体装置において、前記第２導電型カラム領域は、前記第１の主面側が幅が広い逆台形形状を呈している。
  14. 前記４項の半導体装置において、前記下層領域の厚さは、前記上層領域の厚さよりも厚い。
  15. 前記５項の半導体装置において、前記下層領域の厚さは、前記上層領域の厚さよりも薄い。
  16. 前記１１項の半導体装置において、更に、以下を含む：
    （ｇ）前記半導体チップの前記第１の主面側の前記ドリフト領域の表面領域に形成された前記第２導電型を有し、前記パワーＭＯＳＦＥＴのチャネル領域を構成する第２導電型ボディ領域；
    （ｈ）前記半導体チップの前記第１の主面側の前記第２導電型ボディ領域の表面に形成されたゲート絶縁膜；
    （ｉ）前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に形成されたポリシリコン膜を主要な構成要素とするゲート電極。
  17. 前記１６項の半導体装置において、前記第２導電型ボディ領域の導入は、前記ポリシリコン膜の成膜に先行して行われる。
  18. 以下を含む半導体装置：
    （ａ）第１の主面及び第２の主面を有し、パワーＭＯＳＦＥＴが形成された半導体チップ；
    （ｂ）前記半導体チップの前記第１の主面側に設けられた前記パワーＭＯＳＦＥＴのソース電極；
    （ｃ）前記半導体チップの前記第１の主面側の表面内に設けられ、第１導電型を有する前記パワーＭＯＳＦＥＴのドリフト領域；
    （ｄ）前記半導体チップの前記第１の主面側から前記ドリフト領域を貫通するように設けられ、前記第１導電型と反対導電型の第２導電型を有する複数の第２導電型カラム領域；
    （ｅ）前記複数の第２導電型カラム領域の間にあり、それらとともにスーパジャンクション構造を構成する前記第１導電型を有する複数の第１導電型カラム領域；
    （ｆ）前記半導体チップの前記第１の主面側の前記ドリフト領域の表面領域に形成された前記第２導電型を有し、前記パワーＭＯＳＦＥＴのチャネル領域を構成する第２導電型ボディ領域；
    （ｇ）前記半導体チップの前記第１の主面側の前記第２導電型ボディ領域の表面に形成されたゲート絶縁膜；
    （ｈ）前記ゲート絶縁膜を挟んで前記第２導電型ボディ領域の反対側に形成されたポリシリコン膜を主要な構成要素とするゲート電極、
    ここで、前記第２導電型ボディ領域の導入は、前記ポリシリコン膜の成膜に先行して行われる。
  19. 前記１８項の半導体装置において、前記複数の第１導電型カラム領域の各々は、以下を含む：
    （ｅ１）第１の不純物濃度を有する下層領域；
    （ｅ２）前記下層領域と前記第１の主面との間にあって、前記第１の不純物濃度よりも濃度の高い第２の不純物濃度を有する上層領域
  20. 前記１９項の半導体装置において、前記ドリフト領域は、通常エピタキシ層である。
JP2010081905A 2010-03-31 2010-03-31 半導体装置 Pending JP2011216587A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010081905A JP2011216587A (ja) 2010-03-31 2010-03-31 半導体装置
US13/075,834 US8598657B2 (en) 2010-03-31 2011-03-30 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010081905A JP2011216587A (ja) 2010-03-31 2010-03-31 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014225792A Division JP5895038B2 (ja) 2014-11-06 2014-11-06 半導体集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011216587A true JP2011216587A (ja) 2011-10-27

Family

ID=44708637

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010081905A Pending JP2011216587A (ja) 2010-03-31 2010-03-31 半導体装置

Country Status (2)

Country Link
US (1) US8598657B2 (ja)
JP (1) JP2011216587A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013235960A (ja) * 2012-05-09 2013-11-21 Mitsubishi Electric Corp 半導体装置
WO2014087633A1 (ja) * 2012-12-07 2014-06-12 株式会社デンソー スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置およびその製造方法
JP2014116410A (ja) * 2012-12-07 2014-06-26 Denso Corp スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置の製造方法
JP2014132612A (ja) * 2013-01-07 2014-07-17 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔ
JP2014132638A (ja) * 2012-12-07 2014-07-17 Denso Corp スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置の製造方法
JP2014179595A (ja) * 2013-02-14 2014-09-25 Fuji Electric Co Ltd 半導体装置およびその製造方法
US9536943B2 (en) 2012-10-24 2017-01-03 Renesas Electronics Corporation Vertical power MOSFET
JP2017126770A (ja) * 2017-03-14 2017-07-20 三菱電機株式会社 半導体装置
KR20180023854A (ko) * 2016-08-25 2018-03-07 인피니언 테크놀로지스 오스트리아 아게 하이 애벌런치 강건성을 가진 트랜지스터 디바이스

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525260B2 (en) * 2010-03-19 2013-09-03 Monolithic Power Systems, Inc. Super junction device with deep trench and implant
JP5659558B2 (ja) * 2010-05-20 2015-01-28 富士電機株式会社 超接合半導体装置の製造方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP2014060361A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
US9496331B2 (en) * 2012-12-07 2016-11-15 Denso Corporation Semiconductor device having vertical MOSFET with super junction structure, and method for manufacturing the same
JP6161903B2 (ja) * 2013-01-21 2017-07-12 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔの製造方法
US8901623B2 (en) 2013-02-18 2014-12-02 Infineon Technologies Austria Ag Super junction semiconductor device with overcompensation zones
US9997443B2 (en) * 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US9240476B2 (en) 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9012984B2 (en) * 2013-03-13 2015-04-21 Cree, Inc. Field effect transistor devices with regrown p-layers
US9306061B2 (en) 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
US9558986B2 (en) * 2013-09-18 2017-01-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN104517853A (zh) * 2014-05-15 2015-04-15 上海华虹宏力半导体制造有限公司 超级结半导体器件制造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
DE102016118543B4 (de) * 2015-10-15 2025-01-30 Infineon Technologies Ag Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
TWI628791B (zh) * 2017-01-16 2018-07-01 通嘉科技股份有限公司 具有立體超接面的金氧半場效功率元件及其製造方法
CN108807517B (zh) * 2018-06-29 2021-06-08 上海华虹宏力半导体制造有限公司 沟槽栅超结器件及其制造方法
JP7175787B2 (ja) * 2019-02-07 2022-11-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102306123B1 (ko) * 2020-03-19 2021-09-28 파워마스터반도체 주식회사 반도체 장치
CN111540685A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
US20230282693A1 (en) * 2022-03-07 2023-09-07 Semiconductor Components Industries, Llc Trench channel semiconductor devices and related methods
CN115394652B (zh) * 2022-09-06 2024-10-01 龙腾半导体股份有限公司 一种优化雪崩耐量的超结mosfet结构及制造方法
CN119815888B (zh) * 2025-03-12 2025-06-06 江西萨瑞半导体技术有限公司 一种超结mos器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置
JP2007012977A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3634830B2 (ja) 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP4851694B2 (ja) 2004-08-24 2012-01-11 株式会社東芝 半導体装置の製造方法
JP2007300034A (ja) 2006-05-02 2007-11-15 Toshiba Corp 半導体装置及び半導体装置の製造方法
US20080017897A1 (en) 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
JP2008091450A (ja) 2006-09-29 2008-04-17 Toshiba Corp 半導体素子
JP2008124346A (ja) 2006-11-14 2008-05-29 Toshiba Corp 電力用半導体素子
JP4564509B2 (ja) 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置
JP2007012977A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP2008305927A (ja) * 2007-06-06 2008-12-18 Denso Corp 半導体装置およびその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013235960A (ja) * 2012-05-09 2013-11-21 Mitsubishi Electric Corp 半導体装置
US9536943B2 (en) 2012-10-24 2017-01-03 Renesas Electronics Corporation Vertical power MOSFET
WO2014087633A1 (ja) * 2012-12-07 2014-06-12 株式会社デンソー スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置およびその製造方法
JP2014116410A (ja) * 2012-12-07 2014-06-26 Denso Corp スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置の製造方法
JP2014132638A (ja) * 2012-12-07 2014-07-17 Denso Corp スーパージャンクション構造の縦型ｍｏｓｆｅｔを有する半導体装置の製造方法
JP2014132612A (ja) * 2013-01-07 2014-07-17 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔ
US9041070B2 (en) 2013-01-07 2015-05-26 Renesas Electronics Corporation Vertical power MOSFET
TWI595543B (zh) * 2013-02-14 2017-08-11 富士電機股份有限公司 半導體裝置及其製造方法
JP2014179595A (ja) * 2013-02-14 2014-09-25 Fuji Electric Co Ltd 半導体装置およびその製造方法
KR20190071635A (ko) * 2016-08-25 2019-06-24 인피니언 테크놀로지스 오스트리아 아게 하이 애벌런치 강건성을 가진 트랜지스터 디바이스
KR20180023854A (ko) * 2016-08-25 2018-03-07 인피니언 테크놀로지스 오스트리아 아게 하이 애벌런치 강건성을 가진 트랜지스터 디바이스
KR101983319B1 (ko) * 2016-08-25 2019-05-29 인피니언 테크놀로지스 오스트리아 아게 하이 애벌런치 강건성을 가진 트랜지스터 디바이스
US10475880B2 (en) 2016-08-25 2019-11-12 Infineon Technologies Austria Ag Transistor device with high avalanche robustness
KR102085259B1 (ko) 2016-08-25 2020-03-05 인피니언 테크놀로지스 오스트리아 아게 하이 애벌런치 강건성을 가진 트랜지스터 디바이스
US10950691B2 (en) 2016-08-25 2021-03-16 Infineon Technologies Austria Ag Power converter circuit having a controller for generating a drive signal for driving an electronic switch with high avalanche robustness
JP2017126770A (ja) * 2017-03-14 2017-07-20 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
US20110241111A1 (en) 2011-10-06
US8598657B2 (en) 2013-12-03

Similar Documents

Publication Publication Date Title
JP2011216587A (ja) 半導体装置
JP5901003B2 (ja) パワー系半導体装置
JP5543758B2 (ja) 半導体装置
JP6253885B2 (ja) 縦型パワーｍｏｓｆｅｔ
JP5999748B2 (ja) パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
JP5848142B2 (ja) 縦型プレーナパワーｍｏｓｆｅｔの製造方法
JP2012142336A (ja) 半導体装置
US20110284957A1 (en) Semiconductor device and method for manufacturing the same
JP2014003200A (ja) 縦型パワーｍｏｓｆｅｔおよび半導体装置
JP5895038B2 (ja) 半導体集積回路装置の製造方法
JP6207676B2 (ja) パワーｍｏｓｆｅｔ
JP2012142334A (ja) 半導体装置
JP2017228794A (ja) パワーｍｏｓｆｅｔ
JP5872621B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140911

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150122