JP2010192691A

JP2010192691A - 半導体装置

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Publication number: JP2010192691A
Application number: JP2009035622A
Authority: JP
Inventors: Daisuke Ichikawa; 大介市川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2009-02-18
Filing date: 2009-02-18
Publication date: 2010-09-02

Abstract

【課題】第２ドリフト領域の完全空乏化による高耐圧と低オン抵抗とを両立させることができる、半導体装置を提供する。
【解決手段】素子分離用トレンチ５の側方において、Ｎ型の第２ドリフト領域１０とＰ型領域９とが並ぶＳＪ構造が形成されている。素子分離用トレンチ５には、導電体１５が素子分離用絶縁膜１４を介して埋設されている。導電体１５は、ゲート電極１２と接続されている。そのため、ゲート電極１２へのゲート電圧の印加時には、そのゲート電圧が導電体１５にも印加される。これにより、第２ドリフト領域１０における素子分離用絶縁膜１４の近傍に電子が蓄積された状態となり、第２ドリフト領域１０の抵抗が下がる。
【選択図】図１

Description

本発明は、プレーナゲート型ＶＤＭＩＳＦＥＴ（Vertical Double diffused Metal Insulator Semiconductor Field Effect Transistor）を備える半導体装置に関する。

プレーナゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の高耐圧化に有効な構造として、ＳＪ（Super Junction：スーパージャンクション）構造が知られている。
図６は、ＳＪ構造を採用した半導体装置の模式的な断面図である。
半導体装置１０１は、Ｎ^＋＋型の半導体基板１０２を備えている。半導体基板１０２上には、半導体層１０３が積層されている。半導体層１０３の基層部は、半導体基板１０２よりもＮ型不純物濃度が低いＮ^＋型の第１ドリフト領域１０４となっている。半導体層１０３には、互いに平行に延びる複数の素子分離用トレンチ１０５が形成されている。素子分離用トレンチ１０５の底部は、第１ドリフト領域１０４に達している。素子分離用トレンチ１０５内は、ＳｉＯ_２（酸化シリコン）により埋め尽くされている。

半導体層１０３の表層部には、Ｐ型のベース領域１０６が素子分離用トレンチ１０５と間隔を空けて形成されている。ベース領域１０６の表層部には、Ｎ型のソース領域１０７がベース領域１０６の周縁と間隔を空けて形成されている。また、ベース領域１０６の表層部には、Ｐ型のベースコンタクト領域１０８がソース領域１０７を厚さ方向に貫通して形成されている。

また、半導体層１０３には、第１ドリフト領域１０４とベース領域１０６との間に、Ｐ型領域１０９が素子分離用トレンチ１０５と間隔を空けて形成されている。そして、半導体層１０３には、Ｎ型の第２ドリフト領域１１０が素子分離用トレンチ１０５の側面に沿って形成されている。これにより、互いに隣り合う２つの素子分離用トレンチ１０５の間において、Ｐ型領域１０９が２つの第２ドリフト領域１１０に両側から挟まれ、Ｎ型の第２ドリフト領域１１０とＰ型領域１０９とが交互に並ぶＳＪ構造が形成されている。

半導体層１０３上には、ゲート酸化膜１１１が形成されている。ゲート酸化膜１１１は、素子分離用トレンチ１０５を跨いで設けられ、その両端縁がソース領域１０７上に配置されている。ゲート酸化膜１１１上には、ゲート電極１１２が形成されている。ゲート電極１１２は、素子分離用トレンチ１０５を跨いで設けられ、その両端部がベース領域１０６の周縁とソース領域１０７との間および第２ドリフト領域１１０に対向している。

そして、半導体層１０３上には、層間絶縁膜１１３が形成されている。層間絶縁膜１１３により、半導体層１０３の表面がゲート酸化膜１１１およびゲート電極１１２とともに被覆されている。層間絶縁膜１１３上には、ソース電極１１４が形成されている。ソース電極１１４は、層間絶縁膜１１３に選択的に形成されたコンタクトホール１１５を介して、ソース領域１０７およびベースコンタクト領域１０８に接続されている。

一方、半導体基板１０２の裏面（半導体層１０３が形成されている側と反対側の面）には、ドレイン電極１１６が形成されている。
ソース電極１１４が接地され、ドレイン電極１１６に正電圧が印加された状態で、ゲート電極１１２の電位（ゲート電圧）が制御されることにより、ベース領域１０６におけるゲート酸化膜１１１との界面近傍にチャネルが形成されて、半導体基板１０２、第１ドリフト領域１０４、第２ドリフト領域１１０、ベース領域１０６（チャネル領域）およびソース領域１０７を介して、ソース電極１１４とドレイン電極１１６との間に電流が流れる。

特開２００６−１８６１４５号公報

ＳＪ構造では、ソース領域１０７などからなるプレーナゲート型ＶＤＭＯＳＦＥＴのオフ時に、Ｐ型領域１０９および第２ドリフト領域１１０を完全に空乏化させることができ、Ｐ型領域１０９および第２ドリフト領域１１０の完全空乏化による高耐圧を発揮することができる。したがって、第２ドリフト領域１１０の不純物濃度を上げることにより、第２ドリフト領域１１０の抵抗を下げ、プレーナゲート型ＶＤＭＯＳＦＥＴのオン抵抗を下げることができながら、Ｐ型領域１０９および第２ドリフト領域１１０の完全空乏化による高耐圧を発揮することができる。しかしながら、第２ドリフト領域１１０の不純物濃度を上げすぎると、Ｐ型領域１０９と第２ドリフト領域１１０との間での耐圧、ベース領域１０６と第２ドリフト領域１１０との間での耐圧が低下し、それらの界面での破壊を生じるおそれがある。

本発明の目的は、高耐圧を維持しつつ、オン抵抗をさらに低下させることができる、半導体装置を提供することである。

前記の目的を達成するための請求項１記載の半導体装置は、半導体層と、前記半導体層の基層部に形成された第１導電型の第１ドリフト領域と、前記半導体層をその表面から掘り下がり、底部がドリフト領域に達する素子分離用トレンチと、前記半導体層の表層部に、前記素子分離用トレンチと間隔を空けて形成された第２導電型のベース領域と、前記ベース領域の表層部に、前記ベース領域の周縁と間隔を空けて形成された第１導電型のソース領域と、前記第１ドリフト領域と前記ベース領域との間に、前記素子分離用トレンチと間隔を空けて形成された第２導電型の第２導電型領域と、前記第１ドリフト領域、前記素子分離用トレンチ、前記ベース領域および前記第２導電型領域の間に形成された第１導電型の第２ドリフト領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、少なくとも前記ベース領域の周縁と前記ソース領域との間の部分に対向するゲート電極と、前記素子分離用トレンチの内面に形成された素子分離用絶縁膜と、前記素子分離用トレンチ内に前記素子分離用絶縁膜を介して埋設され、前記ゲート電極に接続された導電体とを含む。

この半導体装置では、第１ドリフト領域とソース領域との間に電圧が印加された状態で、ゲート電極の電位（ゲート電圧）が制御されることにより、ベース領域におけるゲート絶縁膜との界面近傍にチャネルが形成されて、第１ドリフト領域とソース領域との間を、電流が第２ドリフト領域およびベース領域（チャネル領域）を介して流れる。
素子分離用トレンチには、導電体が素子分離用絶縁膜を介して埋設されている。導電体は、ゲート電極と接続されている。そのため、ゲート電極へのゲート電圧の印加時には、そのゲート電圧が導電体にも印加される。これにより、第２ドリフト領域における素子分離用絶縁膜の近傍にキャリア（たとえば、第１導電型がＮ型である場合、電子）が蓄積された状態となり、第２ドリフト領域の抵抗が下がる。

また、第１ドリフト領域とベース領域との間には、第２導電型領域が形成され、第２ドリフト領域は、第２導電型領域と素子分離用トレンチとに挟まれている。これにより、素子分離用トレンチの側方において、第１導電型の第２ドリフト領域と第２導電型領域とが並ぶＳＪ構造が形成されている。そのため、第２ドリフト領域の不純物濃度が適当であれば、ゲート電極へのゲート電圧の非印加時（プレーナゲート型ＶＤＭＯＳＦＥＴのオフ時）には、第２導電型領域および第２ドリフト領域を完全に空乏化することができる。よって、その完全空乏化による高耐圧を発揮することができる。

第２ドリフト領域の不純物濃度を第２導電型領域および第２ドリフト領域の完全空乏化が可能な程度まで上げることにより、高耐圧を維持しつつ、第２ドリフト領域の抵抗を下げることができ、さらに、ゲート電極へのゲート電圧の印加時には、第２ドリフト領域の抵抗をキャリア蓄積効果により一層下げることができる。
請求項２に記載のように、半導体層の厚さ方向において、導電体の下面と第１ドリフト領域の上面とが同じ位置に配置されていることが好ましい。すなわち、導電体は、第２ドリフト領域に対して、その深さ方向（半導体層の厚さ方向に同じ。）における全域に対向していることが好ましい。これにより、ゲート電極へのゲート電圧の印加時に、第２ドリフト領域の深さ方向の全域にキャリアを蓄積させることができ、第２ドリフト領域の一層の低抵抗化を図ることができる。

また、請求項３に記載のように、素子分離用絶縁膜は、素子分離用トレンチの底面上で相対的に厚く形成され、素子分離用トレンチの側面上で相対的に薄く形成されていてもよい。この素子分離用絶縁膜は、たとえば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition：プラズマ化学気相成長）法により形成される。半導体層がシリコン層である場合、素子分離用絶縁膜は、熱酸化法により形成されてもよい。この場合、素子分離用絶縁膜は、素子分離用トレンチの底面および側面上でほぼ均一な厚さになる。

また、請求項４に記載のように、素子分離用トレンチ、ベース領域、ソース領域、ゲート電極および導電体が同一方向に延びていることが好ましい。これにより、チャネル幅および第２ドリフト領域におけるキャリアの蓄積部分の幅を増大させることができるので、オン抵抗の一層の低減を図ることができる。

図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。図２は、図１に示す半導体装置の切断線II−IIにおける断面図である。図３Ａは、図１に示す半導体装置の製造方法を説明するための模式的な断面図である。図３Ｂは、図３Ａの次の工程を示す模式的な断面図である。図３Ｃは、図３Ｂの次の工程を示す模式的な断面図である。図３Ｄは、図３Ｃの次の工程を示す模式的な断面図である。図３Ｅは、図３Ｄの次の工程を示す模式的な断面図である。図４は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。図５は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。図６は、従来の半導体装置の模式的な断面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。図２は、図１に示す半導体装置の切断線II−IIにおける断面図である。
半導体装置１は、以下に説明する各部からなる複数のプレーナゲート型ＭＯＳＦＥＴを備えている。

半導体装置１の基体は、後述する第１ドリフト領域４よりもＮ型不純物を高濃度に含むＮ^＋＋型の半導体基板２である。半導体基板２は、たとえば、シリコン基板からなる。
半導体基板２上には、半導体層３が積層されている。半導体層３は、たとえば、シリコンからなる。半導体層３の基層部は、半導体基板２よりもＮ型不純物を低濃度に含むＮ^＋型の第１ドリフト領域４となっている。

半導体層３には、複数の素子分離用トレンチ５が形成されている。各素子分離用トレンチ５の底部は、図１に示すように、第１ドリフト領域４に達している。また、素子分離用トレンチ５は、図２に示すように、図２に示す断面に沿う方向（図１に示す断面に直交する方向）に延び、図１に示すように、互いに平行をなしている。
図１に示すように、半導体層３の表層部には、Ｐ型のベース領域６が素子分離用トレンチ５と間隔を空けて形成されている。

ベース領域６の表層部には、Ｎ^＋型のソース領域７がベース領域６の周縁と間隔を空けて形成されている。また、ベース領域６の表層部には、ベース領域６よりもＰ型不純物を高濃度に含むＰ^＋型のベースコンタクト領域８がソース領域７を深さ方向に貫通して形成されている。ベースコンタクト領域８は、素子分離用トレンチ５が延びる方向に一定間隔で複数形成されている。

また、半導体層３には、第１ドリフト領域４とベース領域６との間に、Ｐ型領域９が素子分離用トレンチ５と間隔を空けて形成されている。そして、第１ドリフト領域４、素子分離用トレンチ５、ベース領域６およびＰ型領域９の間には、ソース領域７よりもＮ型不純物を低濃度に含むＮ型の第２ドリフト領域１０が素子分離用トレンチ５の側面に沿って形成されている。これにより、互いに隣り合う２つの素子分離用トレンチ５の間において、Ｐ型領域９が２つの第２ドリフト領域１０に両側から挟まれ、Ｎ型の第２ドリフト領域１０とＰ型領域９とが交互に並ぶＳＪ構造が形成されている。

半導体層３上には、ゲート絶縁膜１１が形成されている。ゲート絶縁膜１１は、たとえば、ＳｉＯ_２からなる。ゲート絶縁膜１１は、素子分離用トレンチ５の両側に設けられ、その素子分離用トレンチ５から離れる側の端縁がソース領域７上に配置されている。
ゲート絶縁膜１１上には、ゲート電極１２が形成されている。ゲート電極１２は、たとえば、ドープトポリシリコン（Ｎ型不純物またはＰ型不純物がドーピングされたポリシリコン）からなる。素子分離用トレンチ５を跨いで設けられ、その両端部がベース領域６の周縁とソース領域７との間および第２ドリフト領域１０に対向している。

ゲート絶縁膜１１およびゲート電極１２の周囲には、サイドウォール１３が形成されている。サイドウォール１３により、ゲート絶縁膜１１およびゲート電極１２の側面の全周が覆われている。サイドウォール１３は、たとえば、ＳｉＯ_２またはＳｉＮ（窒化シリコン）からなる。
そして、素子分離用トレンチ５の内面には、素子分離用絶縁膜１４が形成されている。素子分離用絶縁膜１４は、たとえば、ＳｉＯ_２からなる。素子分離用絶縁膜１４は、素子分離用トレンチ５の底面および側面上でほぼ均一な厚さに形成されている。素子分離用絶縁膜１４の厚さは、素子分離用トレンチ５が第１ドリフト領域４を掘り下がった深さとほぼ同じである。

素子分離用絶縁膜１４の内側は、導電体１５により埋め尽くされている。言い換えれば、素子分離用トレンチ５内には、導電体１５が素子分離用絶縁膜１４を介して埋設されている。導電体１５は、ゲート電極１２と同じ材料からなり、素子分離用トレンチ５上を跨るゲート電極１２と接続されることによって、ゲート電極１２と一体的に形成されている。導電体１５の下面は、半導体層３の厚さ方向において、第１ドリフト領域４の上面とほぼ同じ位置に配置されている。

半導体層３上には、図示しない層間絶縁膜が形成されている。層間絶縁膜は、たとえば、ＢＰＳＧ（Boron Phospho Silicate Glass）からなる。層間絶縁膜上には、図示しないソース電極が形成されている。ソース電極は、互いに隣り合うサイドウォール１３の間において、ソース領域７およびベースコンタクト領域８に接続されている。
一方、半導体基板２の裏面（半導体層３が形成されている側と反対側の面）には、ドレイン電極１６が形成されている。

ソース電極が接地され、ドレイン電極１６に正電圧が印加された状態で、ゲート電極１２の電位（ゲート電圧）が制御されることにより、ベース領域６におけるゲート絶縁膜１１との界面近傍にチャネルが形成されて、ソース電極とドレイン電極１６との間を、電流が半導体基板２、第１ドリフト領域４、第２ドリフト領域１０、ベース領域６（チャネル領域）およびソース領域７を介して流れる。

前述のように、素子分離用トレンチ５には、導電体１５が素子分離用絶縁膜１４を介して埋設されている。導電体１５は、ゲート電極１２と接続されている。そのため、ゲート電極１２へのゲート電圧の印加時には、そのゲート電圧が導電体１５にも印加される。これにより、第２ドリフト領域１０における素子分離用絶縁膜１４の近傍に電子が蓄積された状態となり、第２ドリフト領域１０の抵抗が下がる。

また、第１ドリフト領域４とベース領域６との間には、Ｐ型領域９が形成され、第２ドリフト領域１０は、Ｐ型領域９と素子分離用トレンチ５とに挟まれている。これにより、素子分離用トレンチ５の側方において、Ｎ型の第２ドリフト領域１０とＰ型領域９とが並ぶＳＪ構造が形成されている。そのため、第２ドリフト領域１０の不純物濃度が適当であれば、ゲート電極１２へのゲート電圧の非印加時（プレーナゲート型ＶＤＭＯＳＦＥＴのオフ時）には、Ｐ型領域９および第２ドリフト領域１０を完全に空乏化することができる。よって、その完全空乏化による高耐圧を発揮することができる。

第２ドリフト領域１０の不純物濃度をＰ型領域９および第２ドリフト領域１０の完全空乏化が可能な程度まで上げることにより、高耐圧を維持しつつ、第２ドリフト領域１０の抵抗を下げることができ、さらに、ゲート電極１２へのゲート電圧の印加時には、第２ドリフト領域１０の抵抗を電子蓄積効果により一層下げることができる。
また、半導体装置１では、半導体層３の厚さ方向において、導電体１５の下面と第１ドリフト領域４の上面とが同じ位置に配置されている。これにより、導電体１５は、第２ドリフト領域１０に対して、その深さ方向（半導体層３の厚さ方向に同じ。）における全域に対向している。そのため、ゲート電極１２へのゲート電圧の印加時に、第２ドリフト領域１０の深さ方向の全域にキャリアを蓄積させることができ、第２ドリフト領域１０の一層の低抵抗化を図ることができる。

また、半導体装置１では、素子分離用トレンチ５、ベース領域６、ソース領域、ゲート電極１２および導電体１５が同一方向（図２の断面に延びている。これにより、チャネル幅および第２ドリフト領域１０におけるキャリアの蓄積部分の幅を増大させることができるので、オン抵抗の一層の低減を図ることができる。
なお、素子分離用絶縁膜１４は、絶縁破壊を生じない十分な厚さに形成される。ＳｉＯ_２の耐圧が７〜８ＭｅＶ／ｃｍであることから、たとえば、素子分離用絶縁膜１４に要求される耐圧が６００Ｖである場合、ＳｉＯ_２からなる素子分離用絶縁膜１４の厚さは、１μｍ以上が確保される。

図３Ａ〜３Ｅは、図１に示す半導体装置の製造工程を順に示す模式的な断面図である。図３Ａ〜３Ｅの切断面は、図１の切断面と同じである。
半導体装置１の製造工程では、まず、エピタキシャル成長法により、半導体基板２上に、半導体層３が形成される。この時点では、半導体層３は、第１ドリフト領域４および第１ドリフト領域４上に積層されたＰ型層３１からなる。

次に、図３Ａに示すように、半導体層３上に、ＳｉＮからなるハードマスク３２が形成される。ハードマスク３２は、素子分離用トレンチ５を形成すべき部分に開口を有する。そして、ハードマスク３２をエッチングマスクとする半導体層３のエッチングにより、半導体層３に、素子分離用トレンチ５が形成される。
素子分離用トレンチ５の形成後、図３Ｂに示すように、ハードマスク３２を残したまま、熱処理が行われることにより、素子分離用トレンチ５の内面に、犠牲酸化膜３３が形成される。次いで、イオン注入法により、素子分離用トレンチ５の内面からＰ型層３１に、Ｎ型不純物（たとえば、Ａｓ（ヒ素））が注入される。Ｎ型不純物の注入角度は、たとえば、５〜３０°である。

その後、素子分離用トレンチ５の内面上の犠牲酸化膜３３が除去される。そして、図３Ｃに示すように、ハードマスク３２を残したまま、熱処理が行われることにより、素子分離用トレンチ５の内面に、素子分離用絶縁膜１４が形成される。このとき同時に、半導体層３に注入されたＮ型不純物が拡散および活性化されることにより、Ｐ型層３１の素子分離用トレンチ５の側面に沿った部分が第２ドリフト領域１０となり、残余の部分がＰ型領域９となる。

次いで、ハードマスク３２が除去される。そして、図３Ｄに示すように、熱酸化法により、半導体層３の表面に、ゲート絶縁膜１１が形成される。各図では、ゲート絶縁膜１１と素子分離用絶縁膜１４とが別体で示されているが、ゲート絶縁膜１１は、素子分離用絶縁膜１４と一体をなす。その後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ゲート絶縁膜１１および素子分離用絶縁膜１４上に、素子分離用トレンチ５内を埋め尽くすように、ドープトポリシリコン３４が堆積される。

ドープトポリシリコン３４の堆積後、図３Ｅに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン３４がゲート電極１２にパターニングされる。次いで、イオン注入法により、ゲート電極１２をマスクとして、半導体層３にその表面からＰ型不純物（たとえば、Ｂ（ボロン））が注入される。さらに、半導体層３にその表面からＮ型不純物が注入される。そして、それらの不純物を拡散させるための熱処理が行われることにより、半導体層３の表層部に、ベース領域６およびソース領域７が形成される。

その後、公知の手法により、サイドウォール１３が形成される。さらに、ゲート電極１２およびサイドウォール１３をマスクとするイオン注入法により、ベースコンタクト領域８が形成される。そして、ドレイン電極１６などが形成され、図１に示す構造の半導体装置１が得られる。
図４は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。図４において、図１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図４に示す構造について、図１に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。

図４に示す半導体装置４１では、素子分離用トレンチ５の内面上に形成される素子分離用絶縁膜４２の厚さが不均一である。具体的には、素子分離用絶縁膜１４は、素子分離用トレンチ５の底面上で相対的に厚く形成され、素子分離用トレンチ５の側面上で相対的に薄く形成されている。この素子分離用絶縁膜４２は、たとえば、ＰＥＣＶＤ法により形成される。

ゲート電極１２へのゲート電圧の印加時には、そのゲート電圧が導電体１５にも印加される。これにより、第２ドリフト領域１０における素子分離用絶縁膜４２の近傍に電子が蓄積された状態となる。そのため、第２ドリフト領域１０の抵抗が下がる。
図５は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。図５において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図５に示す構造について、図２に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。

図５に示す半導体装置５１では、素子分離用トレンチ５内が素子分離用絶縁膜５２の材料で埋め尽くされた後、その材料に複数の柱状の溝５３が形成され、各溝５３がゲート電極１２と同じ材料で埋め尽くされることにより、各溝５３に埋設された複数の柱状の導電体５４が形成されている。
ゲート電極１２へのゲート電圧の印加時には、そのゲート電圧が導電体５４にも印加される。これにより、第２ドリフト領域１０における素子分離用絶縁膜５２の近傍に電子が蓄積された状態となる。そのため、第２ドリフト領域１０（図１参照）の抵抗が下がる。

以上、本発明のいくつかの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、半導体装置１，４１，５１において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
また、ゲート絶縁膜１１および素子分離用絶縁膜１４，４２，５２は、ＳｉＮなど、ＳｉＯ_２以外の絶縁材料で形成されてもよい。すなわち、本発明は、プレーナゲート型ＶＤＭＯＳＦＥＴに限らず、ゲート絶縁膜の材料としてＳｉＯ_２以外の絶縁材料を採用したプレーナゲート型ＶＤＭＩＳＦＥＴを備える半導体装置およびその製造方法に適用することができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１半導体装置
３半導体層
４第１ドリフト領域
５素子分離用トレンチ
６ベース領域
７ソース領域
９Ｐ型領域（第２導電型領域）
１０第２ドリフト領域
１１ゲート絶縁膜
１２ゲート電極
１４素子分離用絶縁膜
１５導電体
４１半導体装置
４２素子分離用絶縁膜
５１半導体装置
５２素子分離用絶縁膜
５４導電体

Claims

半導体層と、
前記半導体層の基層部に形成された第１導電型の第１ドリフト領域と、
前記半導体層をその表面から掘り下がり、底部がドリフト領域に達する素子分離用トレンチと、
前記半導体層の表層部に、前記素子分離用トレンチと間隔を空けて形成された第２導電型のベース領域と、
前記ベース領域の表層部に、前記ベース領域の周縁と間隔を空けて形成された第１導電型のソース領域と、
前記第１ドリフト領域と前記ベース領域との間に、前記素子分離用トレンチと間隔を空けて形成された第２導電型の第２導電型領域と、
前記第１ドリフト領域、前記素子分離用トレンチ、前記ベース領域および前記第２導電型領域の間に形成された第１導電型の第２ドリフト領域と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、少なくとも前記ベース領域の周縁と前記ソース領域との間の部分に対向するゲート電極と、
前記素子分離用トレンチの内面に形成された素子分離用絶縁膜と、
前記素子分離用トレンチ内に前記素子分離用絶縁膜を介して埋設され、前記ゲート電極に接続された導電体とを含む、半導体装置。
前記半導体層の厚さ方向において、前記導電体の下面と前記第１ドリフト領域の上面とが同じ位置に配置されている、請求項１に記載の半導体装置。
前記素子分離用絶縁膜は、前記素子分離用トレンチの底面上で相対的に厚く形成され、前記素子分離用トレンチの側面上で相対的に薄く形成されている、請求項１または２に記載の半導体装置。
前記素子分離用トレンチ、前記ベース領域、前記ソース領域、前記ゲート電極および前記導電体が、同一方向に延びている、請求項１〜３のいずれか一項に記載の半導体装置。