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JP4500639B2 - トレンチゲート型半導体装置およびその製造方法 - Google Patents

トレンチゲート型半導体装置およびその製造方法 Download PDF

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Description

本発明は，電流センス機能を備えたトレンチゲート型半導体装置およびその製造方法に関する。さらに詳細には，高精度な電流センス機能を備えるとともに高耐圧化が図られたトレンチゲート型半導体装置およびその製造方法に関するものである。
パワーデバイス用の半導体装置では，定格値以上の過電流が流れると接続されている負荷や素子自体が破壊されるおそれがある。そのため，パワーデバイス用の半導体装置では，このような事態を未然に防ぐために電流センス機能が設けられている。
電流センス機能付きの半導体装置としては，例えば特許文献１に開示されているものがある。特許文献１に開示された半導体装置では，センスセルとメインセルとの間に不活性セルを配置している。これにより，センスセルからメインセルへ流出する寄生電流を防止し，信頼性が高いセンスセルを形成することができるとしている。
また，パワーデバイス用の半導体装置として，トレンチゲート構造を有する半導体装置（トレンチゲート型半導体装置）が提案されている。図１１に，トレンチゲート型半導体装置の例を示す。トレンチゲート型半導体装置９００は，図１１中の上面側にＮ+ ソース領域３１が設けられ，下側にＮ+ ドレイン領域１１が設けられている。そして，それらの間には上面側から，Ｐボディ領域４１およびＮ- ドリフト領域１２が設けられている。さらに，半導体装置の上面側からＰボディ領域４１を貫通するトレンチ２１が設けられている。また，トレンチ２１には，ゲート電極２２が内蔵されている。また，ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰ- ボディ領域４１から絶縁されている。
トレンチゲート型半導体装置９００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールしている。すなわち，ゲート電極２２のオンオフによって図１１中の縦方向に流れる電流を制御している。
特開２０００−３２３７０７号公報
しかしながら，図１１に示したようなトレンチゲート型半導体装置に電流センス機能を設けると，次のような問題があった。すなわち，従来のデバイス構造では，電流センス比（メインセル電流量／センスセル電流量）が小さくなる傾向がある。例えば，電流センス機能付きのトレンチゲート型半導体装置では，図１２に示すようにセンスセルとメインセルとを分離する領域（以下，「分離エリア」とする）が設けられている。この分離エリアは不活性領域であり，Ｎ+ ソース領域３１が設けられていない。そのため，分離エリアからセンスセルおよびメインセルに電流が流れ込むことになる（図１２中の矢印は電流の流れを示す）。センスセルに流れ込む電流の全体量がメインセルと比較して著しく少ないことから，分離エリアから流れ込む電流の影響が大きくなる。その結果，電流センス比が小さくなると考えられる。
また，図１１に示したようなトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。そこで，本出願人は，高耐圧化と低オン抵抗化との両立を図るため，図１３に示すような絶縁ゲート型半導体装置９１０を提案している（特願２００３−３７５０９８号）。この絶縁ゲート型半導体装置９１０では，Ｎ- ドリフト領域１２に囲まれるＰフローティング領域５１が設けられている。さらに，トレンチ２１の底部は，Ｐフローティング領域５１内に位置している。
図１３に示した半導体装置９１０では，Ｎ- ドリフト領域１２内にＰフローティング領域５１を設けることにより，電界のピークの上昇を抑止することができる。そして，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
しかしながら，図１３に示した半導体装置９１０に電流センス機能を設けると，次のような問題が生じた。すなわち，半導体装置９１０では，分離エリアとその他の領域とで耐圧保持機構が異なるため，耐圧の低下が懸念される。
つまり，図１１に示したようなトレンチゲート型半導体装置では，ドレイン−ソース間（以下，「ＤＳ間」とする）の耐圧をＰ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層によって支えている。従って，トレンチゲート２１やＰフローティング領域５１の有無は耐圧特性に大きな影響を与えない。しかしながら，図１３に示したトレンチゲート型半導体装置９１０では，Ｐ- ボディ領域４１とＮ- ドリフト領域１２とのＰＮ接合箇所から広がる空乏層に加え，Ｐフローティング領域５１とのＰＮ接合箇所から広がる空乏層によっても耐圧を支えている。この耐圧保持機構に違いにより，単にメインセルとセンスセルとを隔離する分離エリアを設けただけでは，設計時の耐圧を確保することができない。
本発明は，前記した従来の技術が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，高精度な電流センス機能を備えるとともに高耐圧化が確実に図られたトレンチゲート型半導体装置およびその製造方法を提供することにある。
この課題の解決を目的としてなされたトレンチゲート型半導体装置は，メインセル領域と，センスセル領域と，メインセル領域とセンスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置であって，半導体基板の主表面側に位置し，第１導電型半導体であるドリフト領域と，ドリフト領域の上面側に位置し，第２導電型半導体であるボディ領域と，ドリフト領域に囲まれるとともにメインセル領域内に位置し，第２導電型半導体である第１フローティング領域と，ドリフト領域に囲まれるとともにセンスセル領域内に位置し，第２導電型半導体である第２フローティング領域と，ドリフト領域に囲まれるとともに分離領域内に位置し，第２導電型半導体である第３フローティング領域と，分離領域内に位置し，ゲート電極と電気的に接続するとともにトレンチ構造を有する導体領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第２フローティング領域に位置し，ゲート電極を内蔵する第２トレンチ部と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第３フローティング領域に位置し，導体領域を内蔵する第３トレンチ部とを有し，第３フローティング領域の高さ寸法は，第１フローティング領域の高さ寸法や第２フローティング領域の高さ寸法と比較して大きいことを特徴とするものである。
すなわち，本発明のトレンチゲート型半導体装置は，メインセル領域の他，電流検知用のセンスセル領域を備える，いわゆる電流センス機能付きの半導体装置である。このセンスセルは，不活性領域である分離領域によってメインセル領域から隔離されている。そして，メインセル領域内には，ドリフト領域（第１導電型半導体）に囲まれた第１フローティング領域（第２導電型半導体）を，センスセル領域内には，同じくドリフト領域に囲まれた第２フローティング領域（第２導電型半導体）をそれぞれ備え，これらにより電界のピーク点が少なくとも２箇所に形成される耐圧保持機構を有している。さらに，本発明のトレンチゲート型半導体装置は，不活性領域である分離領域内にもドリフト領域に囲まれた第３フローティング領域（第２導電型半導体）を設けている。この第３フローティング領域の存在によって，分離領域の耐圧保持機構をメインセル領域およびセンスセル領域と同等とすることができる。これにより，設計時の耐圧を確保することができ，高耐圧化を確実に図ることができる。
また，本発明のトレンチゲート型半導体装置は，分離領域内に第３フローティング領域を設けることにより，分離領域のうち，センスセル領域に電流が流れ込んでしまう領域を狭めることができる。よって，分離領域から流れ込む電流の影響が小さく，第３フローティング領域を有しないトレンチゲート型半導体装置と比較して，電流センス比が正確となる。
また，本発明のトレンチゲート型半導体装置は，分離領域内に位置し，ゲート電極と電気的に接続するとともにトレンチ構造を有する導体領域を有することとするとよりよい。つまり，分離領域内にもゲート電極を設けることとするとよりよい。
すなわち，不活性領域である分離領域には，通常，導体であるゲート電極は設けられていない。そのため，空乏層の広がり方や電位分布がメインセル領域やセンスセル領域と異なる。従って，耐圧の低下が懸念される。そこで，分離領域内に導体領域を設け，ゲート電極と同等の電圧を印加することにより，空乏層の厚さや電位分布をメインセル領域やセンスセル領域と同等にする。これにより，分離領域での耐圧の低下を抑制することができる。
さらに，本発明のトレンチゲート型半導体装置は，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第２フローティング領域に位置し，ゲート電極を内蔵する第２トレンチ部と，ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が第３フローティング領域に位置し，導体領域を内蔵する第３トレンチ部とを有することとするとよりよい。
すなわち，ドリフト領域内の深い位置にまで深堀りされたトレンチを設けることにより，分離領域からセンスセル領域に流れ込む電流をより確実に抑制することができる。よって，より高精度な電流センス機能を備えることができる。また，トレンチの底部からイオン注入が可能なため，フローティング領域の作製が容易である。
さらに，本発明のトレンチゲート型半導体装置の，第３フローティング領域の高さ寸法（半導体基板の厚さ方向の寸法）は，第１フローティング領域の高さ寸法や第２フローティング領域の高さ寸法と比較して大きいこととするとよりよい。すなわち，トレンチ構造を有する導体領域の底部は電界集中が起こり易く，絶縁破壊が生じるおそれがある。ところが，分離領域は不活性領域であるため，電流が流れない。そのため，分離領域内で絶縁破壊が生じると，素子破壊を招くおそれがある。そこで，分離領域内の第３フローティング領域のサイズを他の領域内のフローティング領域のサイズよりも大きくすることで分離領域の高耐圧化を図る。つまり，分離領域内に形成される空乏層の厚さをメインセル領域やセンスセル領域よりも厚くすることで高耐圧化を図る。これにより，分離領域内での素子破壊が回避される。
また，分離領域を高耐圧化するための別の手段としては，第３フローティング領域の深さ方向（半導体基板の厚さ方向）の位置が，第１フローティング領域の位置および第２フローティング領域の位置と比較して深いこととしてもよい。第３フローティング領域をこのように配置することで，分離領域内に形成される空乏層の厚さをメインセル領域やセンスセル領域よりも厚くすることができ，結果として分離領域の高耐圧化を図ることができる。
なお，第３フローティング領域を深い位置に形成するためには，例えば第３トレンチ部の深さを深くすればよい。また，不純物の注入時の加速電圧を高くすることによっても可能である。また，第３トレンチ部の溝幅を第１トレンチ部や第２トレンチ部の溝幅よりも広くすることによっても可能である。
また，本発明のトレンチゲート型半導体装置は，分離領域と隣接し，活性領域であるとともに分離領域をメインセル領域とセンスセル領域との少なくとも一方から隔離する第２分離領域を備え，第２分離領域内には，ドリフト領域に囲まれ，第２導電型半導体である第４フローティング領域が設けられ，第４フローティング領域の形態は，第３フローティング領域と略同一であることとするとよりよい。言い換えると，分離領域の周囲に分離領域と同等の耐圧保持機構を有する活性領域を設けることとするとよりよい。
第４フローティング領域の形態が略同一であるとは，フローティング領域の寸法や濃度が等しい，さらには半導体基板の厚さ方向の位置が等しいことを意味する。また，ここでいう略同一とは，厳密に等しいことを意味するものではない。つまり，第２分離領域の耐圧が分離領域とほぼ同等となる程度であればよい。
すなわち，フローティング領域の形態が異なる領域同士，つまり耐圧保持機構が異なる領域同士の境界周辺では耐圧が低下し易い。そして前述したように，不活性領域である分離領域内で絶縁破壊が生じると，素子破壊を招くおそれがある。そこで，分離領域の周囲には，分離領域と同等の耐圧保持機構を有する第２分離領域を設ける。つまり，耐圧が低下する部位，すなわち耐圧保持機能の変わり目を分離領域から離す。これにより，フローティング領域の形態の変わり目が第２分離領域とメインセル領域（あるいはセンスセル領域）との境界に存在することになる。これらの領域は活性領域であるため，万が一，絶縁破壊が生じたとしても，ブレイクダウン電流が流れることから素子破壊を回避することができる。従って，活性領域である第２分離領域が分離領域とその他の活性領域との間に介在することにより，不活性領域である分離領域での耐圧の低下が抑制されるとともに，結果として素子破壊が回避される。
また，本発明のトレンチゲート型半導体装置の製造方法は，メインセル領域と，センスセル領域と，メインセル領域とセンスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置の製造方法であって，半導体基板の上面にマスク材を形成し，そのマスク材をパターニングするパターニング工程と，パターニング工程の後に，マスクパターンに従って半導体基板を厚さ方向に掘り下げることにより，分離領域内に，第２導電型半導体であるボディ領域を貫通し，その底部が第１導電型半導体であるドリフト領域まで達するトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程の後に，トレンチ部の底部から不純物を注入することにより，第２導電型半導体であるフローティング領域を形成する不純物注入工程とを含み，トレンチ部形成工程では，分離領域内に位置するトレンチ部を形成するとともに，メインセル領域内に位置するトレンチ部とセンスセル領域内に位置するトレンチ部との少なくとも一方を形成し，パターニング工程では，分離領域内に形成されるトレンチ部の溝幅をメインセル領域およびセンスセル領域内に形成されるトレンチ部の溝幅よりも大きくなるようにパターニングすることを特徴としている。
すなわち，本発明のトレンチゲート型半導体装置の製造方法では，エピタキシャル成長等により基板上に単結晶半導体領域を形成した後，パターニング工程にてその半導体基板の主表面上に各トレンチ部用のマスクパターンを形成している。さらに，トレンチ部形成工程にて，分離領域内に，数本〜数十本のトレンチ部を形成している。そして，不純物注入工程にて，各トレンチ部の底部から不純物を注入することによりフローティング領域を形成している。すなわち，フローティング領域がドリフト領域等の単結晶半導体領域の形成後に形成されるため，フローティング領域の形成後に再度エピタキシャル成長により単結晶半導体層を形成する必要がない。従って，フローティング領域を有するトレンチゲート型半導体装置を簡便に作製することができる。また，熱負荷が小さいことから，微細化が可能である。
また，トレンチ部形成工程の際，分離領域内に位置するトレンチ部を形成するとともに，メインセル領域内に位置するトレンチ部とセンスセル領域内に位置するトレンチ部との少なくとも一方を形成することとするとよりよい。これらのトレンチ部を同時に形成することにより，製造工程の簡素化が図られる。また，トレンチ部が同時に形成されることで，分離領域に位置するフローティング領域もメインセル領域やセンスセル領域に位置するフローティング領域とともに形成可能である。よって，分離領域の構成要素を形成することによる工程数の増加は生じない。
また，パターニング工程の際，分離領域内に形成されるトレンチ部の溝幅をメインセル領域およびセンスセル領域内に形成されるトレンチ部の溝幅よりも大きくなるようにパターニングすることとするとよりよい。すなわち，分離領域内のフローティング領域は，メインセル領域内やセンスセル領域内のフローティング領域よりも厚さ方向に深い位置に位置していることが望ましい。通常，フローティング領域の位置を異ならせるためには，パターニング，トレンチ部の形成，不純物の注入等の工程を繰り返し行わなければならず，非常に手間がかかる。しかし，トレンチの溝幅を大きくすることで，マイクロローディング効果により，同じ条件でエッチングした場合であっても，幅が広いトレンチの方が幅が狭いトレンチと比較して深い位置までエッチングすることができる。これにより，１回のトレンチ形成工程で深さが異なるトレンチを形成することができ，工程数の増加を抑制することができる。
本発明のトレンチゲート型半導体装置では，分離領域内に，第３フローティング領域や，第３トレンチ部や，導体領域を設ける。すなわち，メインセル領域と同等の耐圧保持機構を設ける。これにより，耐圧の低下を抑制している。さらに，第３フローティング領域や第３トレンチ部によって，センスセル領域に流れ込む電流を抑制している。よって，本発明によれば，高精度な電流センス機能を備えるとともに高耐圧化が図られたトレンチゲート型半導体装置およびその製造方法が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ＤＳ間の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
［第１の形態］
第１の形態に係る半導体装置１００は，電流センス機能を備えたトレンチゲート型半導体装置であり，図１の平面図に示す構造を有している。半導体装置１００は，メインセル１とセンスセル２とを備え，センスセル２が不活性領域である分離エリア３に取り囲まれる構造となっている。この分離エリア３により，メインセル１とセンスセル２とが隔離されている。なお，センスセル２の配置は，チップの中心に限定するものではなく，チップの端部やその他の領域であってもよい。
図２は，図１に示した半導体装置１００中のＡ−Ａ部の断面を示す図である。半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１およびコンタクトＰ+ 領域３２が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。
また，半導体装置１００のメインセル１には，上面側の一部を掘り込むことにより，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ２１が形成されている。ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を挟んで，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
また，半導体装置１００のセンスセル２についても，メインセル１と同様に，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ７１が形成されている。ゲートトレンチ７１は，メインセル１のゲートトレンチ２１と同様の構造を有しており，具体的には堆積絶縁層７３，ゲート電極７２，およびゲート絶縁膜７４が形成されている。
このような構造を持つ半導体装置１００では，ゲート電極２２およびゲート電極７２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールしている。
また，半導体装置１００の分離エリア３についても，メインセル１と同様に，Ｐ- ボディ領域４１を貫通してなるゲートトレンチ８１が形成されている。ゲートトレンチ８１についてもメインセル１のゲートトレンチ２１と同様の構造を有しており，具体的には堆積絶縁層８３，ゲート電極８２，およびゲート絶縁膜８４が形成されている。
なお，分離エリア３では，不活性領域であることから，Ｎ+ ソース領域３１が設けられていない。一方，コンタクトＰ+ 領域３２については，寄生トランジスタの影響を回避し，アバランシェ耐量を大きくすることや，Ｐ- ボディ領域４１の電位を安定させるために設ける。
さらに，半導体装置１００のメインセル１には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１は，図２中の正面から見て各ゲートトレンチの底部を中心とした略円形形状となっている。また，隣り合うＰフローティング領域間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径は，堆積絶縁層２３の厚さ以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。なお，センスセル２にはＰフローティング領域５２が，分離エリア３にはＰフローティング領域５３がそれぞれ設けられ，これらについてもメインセル１のＰフローティング領域５１と同様の形態となっている。
なお，図１中，分離エリア３のゲートトレンチ７１の本数は１本だけであるが，これは図の簡略化のために他のゲートトレンチ７１を省略したためである。すなわち，実際には数本から数十本とまとまった状態で形成されている。同様に，メインセル１およびセンスセル２についても，数本から数十本とまとまった状態で形成されている。
本形態の半導体装置１００のメインセル１では，ゲート電極２２を内蔵するゲートトレンチ２１の下方にＰフローティング領域５１が設けられていることにより，それを有しないトレンチゲート型半導体装置（図１１参照）と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ＤＳ間の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピーク点となる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１とＰ- ボディ領域４１との間のＮ- ドリフト領域１２が空乏化し，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。これにより，Ｐ- ボディ領域４１との間のＰＮ接合箇所付近の電界のピーク点の上昇が抑制される。また，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍でも電界強度のピーク点が生じる。このように電界強度を２分することにより，高耐圧化を図ることができる。さらに，Ｐフローティング領域５１の段数を増やすことにより，さらなる高耐圧化を図ることができる。また，高耐圧であるため，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。なお，センスセル２および分離エリア３についても同様の耐圧保持機構を有しているため，同様の効果が期待できる。
また，本形態の半導体装置１００の分離エリア３では，ゲート電極８２を内蔵するゲートトレンチ８１およびＮ- ドリフト領域１２に囲まれたＰフローティング領域５３を設けることにより，それを有しないトレンチゲート型半導体装置と比較して，次のような特性を有する。すなわち，分離エリア３についてもＰフローティング領域５３を設けることにより，メインセル１と同様に電界のピークの緩和を図ることができ，メインセル１と同等の高耐圧化を図ることができる。さらに，ゲート電極８２を内蔵するゲートトレンチ８１を設けることにより，空乏層の広がり方をメインセル１に近似させることができる。さらに，空乏層の広がり方をよりメインセル１に近似させるため，ゲートトレンチ２１と同等の深さのゲートトレンチ８１を形成する。すなわち，空乏層の広がり方をメインセル１と同等にするためにメインセル１と同様のゲート構造を設ける。このように分離エリア３のゲート機構および耐圧保持機構をメインセル１およびセンスセル２と同等とすることにより，分離エリア３での耐圧の低下を抑制することができる。
また，図３に示すように，分離エリア３内に，Ｐフローティング領域５３および底部がＰフローティング領域５３に達するゲートトレンチ８１を設けることにより，従来の構造（図１２）と比較して横方向からの電流の流れを抑制することができる（図３中の矢印は電流の流れを示す）。つまり，従来の構造では，図１２に示した断面において，次の式（１）にて規定される寸法Ｌの範囲内の電子がセンスセル２に流れ込む可能性がある。
Ｌ＝（センスセルの幅）＋（分離エリアの幅／２）×２ （１）
すなわち，広範囲にわたってセンスセル２に電子が流れ込むことになる。電流センス比が設計値よりも小さくなるのはこのためであると考えられる。しかし，本形態の半導体装置１００では，図３に示した断面において，次の式（２）にて規定される寸法Ｗの範囲内の電子がセンスセル２に流れ込む。
Ｗ＝（センスセルの幅）＋（分離エリアとセンスエリアとの間で隣接するＰフローティング領域間の距離／２）×２ （２）
すなわち，寸法Ｌと比較して，寸法Ｗの方がセンスセル２からのはみ出し分が小さい。そのため，分離エリア３から流れ込む電流の影響が小さくなる。その結果，電流センス比は，従来の構造と比較して正確となる。
続いて，図１に示した半導体装置１００の製造プロセスを図４および図５により説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ- ボディ領域４１，Ｎ+ ソース領域３１，およびコンタクトＰ+ 領域３２が形成される。これにより，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。
次に，図４（ａ）に示すように，半導体基板上にＨＴＯ（High Temperatuer Oxide）などのハードマスク９１を形成し，そのハードマスク９１上にレジスト９２を形成する。そして，図４（ｂ）に示すように，ゲートトレンチ用のパターニングを行う。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図４（ｃ）に示すようにＰ- ボディ領域４１を貫通するゲートトレンチ２１，７１，８１がまとめて形成される。トレンチドライエッチングを行った後，不要なハードマスク９１およびレジスト９２は除去する。
次に，熱酸化処理を行うことにより，各ゲートトレンチのそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜を形成する。犠牲酸化膜は，各トレンチの側壁にイオン注入を行わないようにするためのものである。
次に，図４（ｄ）に示すように，各トレンチの底面から不純物として例えばボロン（Ｂ）のイオン注入を行う。その後，熱拡散処理を行うことにより，図４（ｅ）に示すようにＰフローティング領域５１，５２，５３がまとめて形成される。すなわち，１回の熱拡散処理によってすべてのエリア内のＰフローティング領域を同時に形成する。その後，ウェットエッチングにて犠牲酸化膜を除去する。これにより，ドライエッチングによるダメージ層が除去される。
次に，ＣＤＥ（Chemical Dry Etching）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化した後，５０ｎｍ程度の厚さの熱酸化膜を形成する。この熱酸化膜により，後述する絶縁膜の埋め込み性が向上するとともに界面準位の影響を排除することが可能となる。なお，シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，熱酸化膜を形成する必要はない。
次に，図５（ｆ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によって各ゲートトレンチ内に絶縁膜２３を堆積する。具体的に絶縁膜２３としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。この絶縁膜２３が，図１中の堆積絶縁層２３，７３，８３となる。
次に，図５（ｇ）に示すように，堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極を形成するためのスペースが確保される。次に，熱酸化処理を行い，図５（ｈ）に示すようにシリコン表面に膜厚が４０ｎｍ〜１００ｎｍの範囲内の熱酸化膜２４を形成する。この熱酸化膜２４が，図１中のゲート酸化膜２４，７４，８４となる。具体的には，Ｈ2 とＯ2 との混合気体の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。
次に，エッチバックにて確保したスペースに対し，図５（ｉ）に示すようにゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜が，図１中のゲート電極２２，７２，８２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。
次に，ゲート材２２による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，電極層の表面に酸化膜を形成する。最後に，ソース電極，ドレイン電極等を形成することにより，図１に示したようなトレンチゲート型の半導体装置１００が作製される。
すなわち，本形態の半導体装置１００の作製手順では，１回のエピタキシャル処理，およびエピタキシャル層の形成後の１回の熱拡散処理によってすべてのエリアのＰフローティング領域を作製できる。そのため，熱負荷が小さく，作製工程が簡素である。
［第２の形態］
第２の形態に係る半導体装置２００は，図６の断面図に示す構造を有している。半導体装置２００の特徴は，分離エリア３のＰフローティング領域５３のサイズが他のエリアのＰフローティング領域のサイズよりも大きいことである。
トレンチ型半導体装置では，特にゲート電極の底部に電界が集中し易い。当然，分離エリア３内のゲート電極８２の底部にも電界集中が生じる。また，分離エリア３は不活性領域であるため，Ｎ+ ソース領域３１が設けられていない。このことから，電界がより集中し易い。ところが，分離エリア３は，Ｎ+ ソース領域３１が設けられていないため，ブレイクダウン電流が流れない。従って，分離エリア３内で絶縁破壊が生じると，ゲート酸化膜８４等が破壊されるおそれがある。そこで，分離エリア３内のＰフローティング領域５３のサイズを他の領域内のＰフローティング領域のサイズよりも大きくする。これにより，分離エリア３内の空乏層の厚さが他のエリアの厚さと比べて厚くなる（図６中の点線ｄは，ドレイン電極側に向かって広がるさなかの空乏層の先端を示す。図７乃至図９も同様である）。よって，分離エリア３は，他のエリアと比較して高耐圧となり，分離エリア３での絶縁破壊が抑制される。
なお，Ｎ- ドリフト領域１２の厚さは，少なくとも分離エリア３内に形成される空乏層が広がりきれる厚さを確保する必要がある。そのため，メインセル１やセンスセル２内のＮ- ドリフト領域１２には，空乏層の伸び代が分離エリア３よりも残った状態となる。
半導体装置２００の製造プロセスでは，Ｐフローティング領域５３を形成するための不純物のドーズ量をＰフローティング領域５１，５２を形成するためのドーズ量よりも多くする。これに伴い，分離エリア３内のイオン注入をその他のエリアと別に行う。具体的には，図４（ｂ）から図４（ｄ）までのプロセスを繰り返し行う。
［第３の形態］
第３の形態に係る半導体装置３００は，図７の断面図に示す構造を有している。半導体装置３００の特徴は，分離エリア３のＰフローティング領域５３の位置が他のエリアのＰフローティング領域の位置よりも深いことである。これにより，第２の形態と同様に，分離エリア３内の空乏層の厚さが他のエリアの厚さと比べて厚くなる。よって，分離エリア３は，他のエリアと比較して高耐圧であり，分離エリア３での絶縁破壊の抑制を図ることができる。
Ｐフローティング領域５３の位置を他のエリアのＰフローティング領域の位置よりも深くするためには，２つの方法が考えられる。１つめの方法は，ゲートトレンチ８１の深さを他のゲートトレンチの深さよりも深くすることである。そのような半導体装置を製造するためには，分離エリア３のトレンチエッチングと，その他のエリアのトレンチエッチングとを別々に行い，それぞれ所定の深さまでトレンチを掘り下げる。具体的には，図４（ｂ）および図４（ｃ）のプロセスを繰り返し行う。この１つめの方法によってトレンチの深さを約２０％深くすることにより，ＤＳ間の耐圧が約１０％高くなる。なお，図７の半導体装置３００は１つめの方法によるものである。
２つめの方法は，イオン注入時の加速電圧を他のエリアよりも高くすることである。この方法では，Ｐフローティング領域５３を形成するための加速電圧を，Ｐフローティング領域５１，５２を形成するための加速電圧よりも高くする。これに伴い，分離エリア３内のイオン注入をその他のエリアと別に行う。具体的には，図４（ｂ）から図４（ｄ）までのプロセスを繰り返し行う。
［第４の形態］
第４の形態に係る半導体装置４００は，図８の断面図に示す構造を有している。半導体装置４００の特徴は，分離エリア３のゲートトレンチ８１の溝幅が他のエリアのゲートトレンチの溝幅よりも広いことである。すなわち，マイクロローディング効果により，同じ条件でエッチングした場合であっても，溝幅が広いトレンチの方が溝幅が狭いトレンチと比較して深い位置までエッチングされる。これにより，パターニングの際にトレンチの溝幅を広くするだけでトレンチの深さを深くすることができる。よって，第３の形態と同様に，分離エリア３内の空乏層の厚さが他のエリアの厚さと比べて厚くなる。よって，分離エリア３は，他のエリアと比較して高耐圧であり，分離エリア３での絶縁破壊の抑制を図ることができる。
半導体装置４００の製造プロセスでは，レジストのパターニング時に溝幅が広いパターンと狭いパターンとをパターニングする。すなわち，第１の形態の製造プロセスと比較して，図４（ａ）でのマスクパターンが異なるのみである。すなわち，半導体装置４００では，マスク設計で対応可能であるため，第２の形態あるいは第３の形態と比較して容易に実施することができる。また，工程数も，第２の形態あるいは第３の形態と比較して少ない。
［第５の形態］
第５の形態に係る半導体装置５００は，図９の断面図に示す構造を有している。半導体装置５００の特徴は，不活性領域である分離エリア３とその他の活性領域とを隔離する境界エリア４を有していることである。具体的には，分離エリア３とメインエリア１との間と，分離エリア３とセンスセル２との間とに介在している。そして，境界エリア４内にも，その他のエリアと同様に，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５４が設けられている。さらに，メインセル１やセンスセル２と同様に，ゲート電極６２を内蔵し，その底部がＰフローティング領域５４内に位置するゲートトレンチ６１が設けられている。また，Ｎ+ ソース領域３１が設けられており，境界エリア４ではゲート電極６２のオンによって縦方向に電流が流れる。すなわち，境界エリア４は，活性領域である。
さらに，境界エリア４内のＰフローティング領域５４は，分離エリア３内のＰフローティング領域５３と同等の深さに位置する。すなわち，第２乃至第４の形態のように空乏層の厚さが異なる部位（具体的には，耐圧保持機構が異なる領域同士の境界周辺）が存在すると，その部位の耐圧が低下する。一方，分離エリア３は，Ｎ+ ソース領域３１が設けられていないことから，ブレイクダウン電流が流れない。そのため，分離エリア３との境界周辺についても絶縁破壊を回避することが好ましい。そこで，分離エリア３と隣接する部位に分離エリア３と同等の耐圧保持機構を有する境界エリア４を設ける。
これにより，空乏層の厚さが異なる部位，すなわち耐圧が低下する部位は活性領域内に存在することになる。そのため，万が一，絶縁破壊が生じたとしてもブレイクダウン電流が流れるため，素子破壊を回避することができる。
なお，境界エリア４の耐圧保持機構は，図９に示したものに限るものではない。すなわち，分離エリア３と同等の耐圧保持機構であればよく，境界エリア４の耐圧保持機構は分離エリア３に合わせることになる。例えば，第２の形態で示したようにＰフローティング領域５３のサイズを大きくすることで分離エリア３の耐圧を向上させている場合には，境界エリア４でもＰフローティング領域５４のサイズをＰフローティング領域５３と同程度に大きくすればよい。
以上詳細に説明したように第１の形態の半導体装置１００は，メインセル１とセンスセル２とを隔離する分離エリア３に，メインセル１およびセンスセル２と同等の耐圧保持機構を設けることとしている。具体的には，Ｐフローティング領域５１，５２によって耐圧を支えるメインセル１，センスセル２と同様に，分離エリア３にもＰフローティング領域５３を設けることとしている。これにより，電界強度のピーク点を２箇所に設けることができ，分離エリア３についてもメインセル１およびセンスセル２と同様の高耐圧化を図ることができる。よって，設計時の耐圧を確保することができる。
また，半導体装置１００では，分離エリア３内にもゲート電極８４を設けることとしている。これにより，空乏層の厚さがメインセル１およびセンスセル２と同等になる。よって，分離エリア３での耐圧の低下がより抑制される。
また，半導体装置１００では，分離エリア３内にもＰフローティング領域５３および底部がＰフローティング領域５３に達するゲートトレンチ８１を設けることとしている。これにより，耐圧保持機構がメインセル１およびセンスセル２に対してより近似し，分離エリア３での耐圧の低下がより抑制される。さらに，ゲートトレンチ８１が横方向の電流の流れを抑制することになる。そのため，分離エリア３から流れ込む電流の影響が小さく，電流センス比が従来の構造と比較して正確となる。
また，第２の形態の半導体装置２００では，分離エリア３内のＰフローティング領域５３のサイズを，メインセル１およびセンスセル２よりも大きくすることとしている。これにより，分離エリア３がメインセル１およびセンスセル２よりも確実に高耐圧となる。よって，分離エリア３での絶縁破壊が抑制され，設計時の耐圧を確実に確保することができる。
また，第３の形態の半導体装置３００では，分離エリア３内のＰフローティング領域５３の厚さ方向の位置を，メインセル１およびセンスセル２よりも深くすることとしている。これにより，分離エリア３がメインセル１およびセンスセル２よりも確実に高耐圧となる。よって，半導体装置３００によっても半導体装置２００と同様に，分離エリア３での絶縁破壊が抑制され，設計時の耐圧を確実に確保することができる。
また，第４の形態の半導体装置４００では，分離エリア３内のゲートトレンチ８１の溝幅を，メインセル１およびセンスセル２よりも広くすることとしている。これにより，マイクロローディング効果によって，同一のトレンチエッチング工程でゲートトレンチ８１の深さをゲートトレンチ５１，７１よりも深くすることができる。すなわち，半導体装置３００や半導体装置４００よりも簡素な工程により分離エリア３の高耐圧を図ることができる。
また，第５の形態の半導体装置５００では，分離エリア３とその他のエリアとを隔離する境界エリア４を設け，境界エリア４の耐圧保持機構を分離エリア３と同等とすることとしている。例えば，境界エリア４内にＰフローティング領域５４を設け，そのサイズおよび厚さ方向の位置を分離エリア３内のＰフローティング領域５３に合わせることとしている。これにより，不活性エリアでの絶縁破壊を確実に防止することができる。さらに，耐圧が低下する位置が活性エリア内となるため，万が一，絶縁破壊が生じたとしても電流の逃げ道は確保される。よって，素子破壊が防止される。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。
また，実施の形態の半導体装置は，図１０に示すような伝導度変調型パワーＭＯＳ（ＩＧＢＴ）に対しても適用可能である。
第１の形態に係るトレンチゲート半導体装置の構造を示す平面図である。 図１の半導体装置におけるＡ−Ａ断面の構造を示す断面図である。 第１の形態に係るトレンチゲート型半導体装置の電流の流れを示す図である。 図１に示したトレンチゲート型半導体装置の製造工程を示す図（その１）である。 図１に示したトレンチゲート型半導体装置の製造工程を示す図（その２）である。 第２の形態に係るトレンチゲート半導体装置の構造を示す平面図である。 第３の形態に係るトレンチゲート半導体装置の構造を示す平面図である。 第４の形態に係るトレンチゲート半導体装置の構造を示す平面図である。 第５の形態に係るトレンチゲート半導体装置の構造を示す平面図である。 本発明を伝導度変調型の半導体装置に適用した例を示す図である。 従来の形態に係るトレンチゲート型半導体装置のデバイス構造を示す断面図である。 従来の形態に係るトレンチゲート型半導体装置の電流の流れを示す図である。 Ｐフローティング領域を有するトレンチゲート型半導体装置のデバイス構造を示す断面図である。
符号の説明
１ メインセル（メインセル領域）
２ センスセル（センスセル領域）
３ 分離エリア（分離領域）
４ 境界エリア（第２分離領域）
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（第１トレンチ部）
２２ ゲート電極（ゲート電極）
２３ 堆積絶縁層
２４ ゲート絶縁膜
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（第１フローティング領域）
５２ Ｐフローティング領域（第２フローティング領域）
５３ Ｐフローティング領域（第３フローティング領域）
５４ Ｐフローティング領域（第４フローティング領域）
６１ ゲートトレンチ
６２ ゲート電極
７１ ゲートトレンチ（第２トレンチ部）
７２ ゲート電極（ゲート電極）
８１ ゲートトレンチ（第３トレンチ部）
８２ ゲート電極（導体領域）
１００ 半導体装置（トレンチゲート型半導体装置）

Claims (6)

  1. メインセル領域と，センスセル領域と，前記メインセル領域と前記センスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置において，
    半導体基板の主表面側に位置し，第１導電型半導体であるドリフト領域と，
    前記ドリフト領域の上面側に位置し，第２導電型半導体であるボディ領域と，
    前記ドリフト領域に囲まれるとともに前記メインセル領域内に位置し，第２導電型半導体である第１フローティング領域と，
    前記ドリフト領域に囲まれるとともに前記センスセル領域内に位置し，第２導電型半導体である第２フローティング領域と，
    前記ドリフト領域に囲まれるとともに前記分離領域内に位置し，第２導電型半導体である第３フローティング領域と，
    前記分離領域内に位置し，ゲート電極と電気的に接続するとともにトレンチ構造を有する導体領域と，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部と，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第２フローティング領域に位置し，ゲート電極を内蔵する第２トレンチ部と，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，前記導体領域を内蔵する第３トレンチ部とを有し，
    前記第３フローティング領域の高さ寸法は，前記第１フローティング領域の高さ寸法や前記第２フローティング領域の高さ寸法と比較して大きいことを特徴とするトレンチゲート型半導体装置。
  2. メインセル領域と，センスセル領域と，前記メインセル領域と前記センスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置において，
    半導体基板の主表面側に位置し，第１導電型半導体であるドリフト領域と，
    前記ドリフト領域の上面側に位置し，第２導電型半導体であるボディ領域と，
    前記ドリフト領域に囲まれるとともに前記メインセル領域内に位置し，第２導電型半導体である第１フローティング領域と，
    前記ドリフト領域に囲まれるとともに前記センスセル領域内に位置し，第２導電型半導体である第２フローティング領域と，
    前記ドリフト領域に囲まれるとともに前記分離領域内に位置し，第２導電型半導体である第３フローティング領域と，
    前記分離領域内に位置し，ゲート電極と電気的に接続するとともにトレンチ構造を有する導体領域と，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第１フローティング領域に位置し，ゲート電極を内蔵する第１トレンチ部と，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第２フローティング領域に位置し，ゲート電極を内蔵する第２トレンチ部と，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにその底部が前記第３フローティング領域に位置し，前記導体領域を内蔵する第３トレンチ部とを有し，
    前記第３フローティング領域の半導体基板の厚さ方向の位置は，前記第１フローティング領域の位置および前記第２フローティング領域の位置と比較して深いことを特徴とするトレンチゲート型半導体装置。
  3. 請求項２に記載するトレンチゲート型半導体装置において，
    前記第３フローティング領域の溝幅は，前記第１フローティング領域の溝幅および前記第２フローティング領域の溝幅と比較して広いことを特徴とするトレンチゲート型半導体装置。
  4. 請求項１から請求項３のいずれか１つに記載するトレンチゲート型半導体装置において，
    前記分離領域と隣接し，活性領域であるとともに前記分離領域を前記メインセル領域と前記センスセル領域との少なくとも一方から隔離する第２分離領域を備え，
    前記第２分離領域内には，
    前記ドリフト領域に囲まれ，第２導電型半導体である第４フローティング領域が設けられ，
    前記第４フローティング領域の形態は，前記第３フローティング領域と略同一であることを特徴とするトレンチゲート型半導体装置。
  5. メインセル領域と，センスセル領域と，前記メインセル領域と前記センスセル領域とを隔離する分離領域とを備え，トレンチゲート構造を有するトレンチゲート型半導体装置の製造方法において，
    半導体基板の上面にマスク材を形成し，そのマスク材をパターニングするパターニング工程と，
    前記パターニング工程の後に，マスクパターンに従って半導体基板を厚さ方向に掘り下げることにより，前記分離領域内に，第２導電型半導体であるボディ領域を貫通し，その底部が第１導電型半導体であるドリフト領域まで達するトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程の後に，前記トレンチ部の底部から不純物を注入することにより，第２導電型半導体であるフローティング領域を形成する不純物注入工程とを含み，
    前記トレンチ部形成工程では，前記分離領域内に位置するトレンチ部を形成するとともに，前記メインセル領域内に位置するトレンチ部と前記センスセル領域内に位置するトレンチ部との少なくとも一方を形成し，
    前記パターニング工程では，前記分離領域内に形成されるトレンチ部の溝幅を前記メインセル領域および前記センスセル領域内に形成されるトレンチ部の溝幅よりも大きくなるようにパターニングすることを特徴とするトレンチゲート型半導体装置の製造方法。
  6. 請求項５に記載するトレンチゲート型半導体装置の製造方法において，
    前記トレンチ部の中に，その上端が前記フローティング領域の上端よりも上方に位置する絶縁層を形成する絶縁層形成工程と，
    前記絶縁層上に導体層を形成する導体層形成工程を含むことを特徴とするトレンチゲート型半導体装置の製造方法。
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