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KR20140038750A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140038750A
KR20140038750A KR1020120105253A KR20120105253A KR20140038750A KR 20140038750 A KR20140038750 A KR 20140038750A KR 1020120105253 A KR1020120105253 A KR 1020120105253A KR 20120105253 A KR20120105253 A KR 20120105253A KR 20140038750 A KR20140038750 A KR 20140038750A
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KR
South Korea
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region
conductivity type
trench
semiconductor device
high voltage
Prior art date
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Application number
KR1020120105253A
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English (en)
Inventor
이남영
Original Assignee
삼성전자주식회사
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Publication date
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Priority to JP2013193539A priority patent/JP2014064005A/ja
Priority to CN201310431778.3A priority patent/CN103681828A/zh
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 내에, 일방향으로 길게 연장된 제1 및 제2 트렌치 게이트; 기판 내에 형성되고, 상기 제1 및 제2 트렌치 게이트를 서로 연결하는 제3 및 제4 트렌치 게이트; 상기 제1 내지 제4 트렌치 게이트에 의해 정의된 제1 영역; 상기 제1 영역과 면으로 접하는 제2 영역; 상기 제1 영역과 점으로 접하는 제3 영역; 상기 제1 영역에 형성되고, 제1 도전형의 바디와, 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 제1 고전압 반도체 소자; 및 상기 제2 영역 및 상기 제3 영역에 형성된 상기 제1 도전형의 플로팅 웰(floating well)을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 자세하게는 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
고전압 반도체 장치는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar mode Transistor, 이하, IGBT라 함), 파워 모스 전계 효과 트랜지스터(MOSFET), 바이폴라 트랜지스터(Bipolar Transistor) 등이 있다.
특히, IGBT는 파워 모스 전계 효과 트랜지스터와 바이폴라 트랜지스터가 섞인 구조를 갖는 스위칭 소자이다. IGBT는 구동전력이 작고, 스위칭 속도가 빠르고, 내압이 높고, 전류밀도가 높다. IGBT는 기판의 일면에 형성된 이미터와, 기판의 타면에 형성된 컬렉터를 포함할 수 있다. 이와 같은 구조로 인해서, IGBT의 채널은 수직 방향으로 형성된다.
본 발명이 해결하려는 과제는, 컨덕션 모듈레이션(conduction modulation)을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 컨덕션 모듈레이션을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 기판 내에, 일방향으로 길게 연장된 제1 및 제2 트렌치 게이트; 기판 내에 형성되고, 상기 제1 및 제2 트렌치 게이트를 서로 연결하는 제3 및 제4 트렌치 게이트; 상기 제1 내지 제4 트렌치 게이트에 의해 정의된 제1 영역; 상기 제1 영역과 면으로 접하는 제2 영역; 상기 제1 영역과 점으로 접하는 제3 영역; 상기 제1 영역에 형성되고, 제1 도전형의 바디와, 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 제1 고전압 반도체 소자; 및 상기 제2 영역 및 상기 제3 영역에 형성된 상기 제1 도전형의 플로팅 웰(floating well)을 포함한다.
여기서, 상기 바디는 상기 제1 트렌치 게이트보다 얕게 형성되고, 상기 플로팅 웰은 상기 바디보다 깊게 형성될 수 있다. 상기 플로팅 웰은 상기 제1 트렌치 게이트보다 같거나 깊게 형성될 수 있다.
상기 제2 영역의 상기 일방향의 길이는, 상기 제1 영역의 상기 일방향의 길이보다 길 수 있다.
상기 일방향으로 길게 연장된 제5 및 제6 트렌치 게이트를 더 포함하고, 상기 제1, 제2, 제5 및 제6 트렌치 게이트 순서로 배치되고, 상기 제5 및 제6 트렌치 게이트 사이에 형성된 제2 고전압 반도체 소자를 더 포함할 수 있다. 상기 제1 트렌치 게이트와 상기 제2 트렌치 게이트 사이의 길이는, 상기 제2 트렌치 게이트와 상기 제5 트렌치 게이트 사이의 길이보다 짧을 수 있다. 상기 제2 트렌치 게이트와 상기 제5 트렌치 게이트 사이의 영역에 위치하는 상기 제2 영역과 상기 제3 영역은 서로 연결될 수 있다.
상기 제1 및 제2 트렌치 게이트 사이에 형성된 제3 고전압 반도체 소자를 더 포함하고, 상기 제1 고전압 반도체 소자와 상기 제3 고전압 반도체 소자 사이에는 상기 제2 영역이 배치될 수 있다.
상기 제3 및 제4 트렌치 게이트는 상기 제1 및 제2 트렌치 게이트를 가로지를 수 있다.
상기 이미터는 상기 제1 영역의 적어도 2개의 면에 형성될 수 있다.
상기 이미터는 상기 제1 영역의 서로 마주보는 2개의 면의 일부에만 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은, 기판 내에 형성되고, 사다리(ladder) 형태의 제1 트렌치 게이트 구조; 상기 기판 내에 상기 제1 트렌치 게이트 구조에 의해 둘러싸여 정의되는 제1 영역과 제2 영역; 상기 제1 영역에 형성된 고전압 반도체 소자로서, 상기 제1 트렌치 게이트보다 얕게 형성된 제1 도전형의 바디와, 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 고전압 반도체 소자; 및 상기 제2 영역에 형성되고, 상기 제1 트렌치 게이트보다 깊게 형성된 제1 도전형의 제1 플로팅 웰을 포함할 수 있다.
상기 제1 영역과 상기 제2 영역은 다수개이고, 상기 다수의 제1 영역과 상기 제2 영역은 서로 교대로 배치되어, 상기 고전압 반도체 소자와 상기 제1 플로팅 웰은 교대로 반복될 수 있다. 상기 제1 트렌치 게이트의 길이 방향을 일방향이라 할 때, 상기 제2 영역의 일방향의 길이는, 상기 제1 영역의 일방향의 길이보다 길 수 있다.
상기 기판 내에 형성되고, 상기 제1 트렌치 게이트 구조와 길이 방향으로 인접한 사다리 형태의 제2 트렌치 게이트 구조를 더 포함할 수 있다. 상기 제1 트렌치 게이트와 상기 제2 트렌치 게이트 사이의 제3 영역에 형성된 제1 도전형의 제2 플로팅 웰을 포함할 수 있다.
상기 이미터는 상기 제1 영역의 적어도 2개의 면에 형성될 수 있다. 상기 이미터는 상기 제1 영역의 서로 마주보는 2개의 면의 일부에만 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은, 기판 내에 형성되고 서로 다른 제1 반복단위와 제2 반복단위를 포함하되, 상기 제1 반복단위는 다수의 제1 고전압 반도체 소자와, 다수의 제1 도전형의 제1 플로팅 웰을 포함하고, 상기 제2 반복단위는 다수의 제2 고전압 반도체 소자와, 다수의 제1 도전형의 제2 플로팅 웰을 포함하고, 상기 제1 반복단위는 일방향으로 길게 연장된 제1 및 제2 트렌치 게이트와, 상기 제1 및 제2 트렌치 게이트를 서로 연결하는 제3 및 제4 트렌치 게이트와, 상기 제1 내지 제4 트렌치 게이트에 의해 정의된 제1 영역과, 상기 제1 영역과 면으로 접하는 제2 영역을 포함하고, 상기 제1 고전압 반도체 소자는 상기 제1 영역에 형성되고, 상기 제1 플로팅 웰은 상기 제2 영역에 형성될 수 있다.
상기 제1 반복단위 내에서 상기 제1 고전압 반도체 소자와 상기 제1 플로팅 웰의 넓이비와, 상기 제2 반복단위 내에서 상기 제2 고전압 반도체 소자와 상기 제2 플로팅 웰의 넓이비는 서로 다를 수 있다.
상기 제1 고전압 반도체 소자는 제1 도전형의 바디와, 상기 바디 내에 형성된 제2 도전형의 이미터를 포함하고, 상기 바디는 상기 제1 트렌치 게이트보다 얕게 형성되고, 상기 제1 플로팅 웰은 상기 제1 트렌치 게이트보다 깊게 형성될 수 있다.
상기 제2 영역의 상기 일방향의 길이는, 상기 제1 영역의 상기 일방향의 길이보다 길 수 있다.
상기 제1 반복단위는 상기 제1 영역과 점으로 접하는 제3 영역을 더 포함하고, 상기 제3 영역에는 상기 제1 도전형의 플로팅 웰이 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은, 기판 내에 정의되고, 서로 접하는 제1 영역과 제2 영역; 상기 제1 영역에 형성된 고전압 반도체 소자로서, 상기 트렌치 게이트보다 얕게 형성된 제1 도전형의 바디와, 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 고전압 반도체 소자; 및 상기 제2 영역에 형성된 하나에 형성되고, 상기 트렌치 게이트보다 깊게 형성된 제1 도전형의 제1 플로팅 웰을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은, 기판 내에, 일방향으로 길게 연장된 제1 및 제2 트렌치 게이트와, 상기 제1 및 제2 트렌치 게이트를 서로 연결하는 제3 및 제4 트렌치 게이트를 형성하되, 상기 제1 내지 제4 트렌치 게이트에 의해 제1 영역이 정의되고, 상기 제1 영역과 면으로 접하는 제2 영역과, 상기 제1 영역과 점으로 접하는 제3 영역이 정의되고, 상기 제2 영역과 상기 제3 영역에 제1 도전형의 플로팅 웰을 완성하고, 상기 제1 영역에, 제1 도전형의 바디와 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 고전압 반도체 소자를 형성하는 것을 포함할 수 있다.
상기 제1 내지 제4 트렌치를 형성하기 전에, 제1 도전형의 도핑영역을 형성하고, 상기 제1 도전형의 플로팅 웰을 완성하는 것은, 상기 제1 도전형의 도핑영역을 확산시키는 것을 포함할 수 있다.
상기 제1 내지 제4 트렌치를 형성하기 전에, 제2 도전형의 베리어층을 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2은 본 발명의 제1 실시예에 따른 반도체 장치의 일부 레이아웃도이다.
도 3는 도 2의 X - X 를 따라서 절단한 단면도이다.
도 4은 도 2의 트렌치 게이트의 구조를 설명하기 위한 도면이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 13은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 설명하기 위한 예시적 블록도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 포함하는 전자 시스템의 예시적 블록도이다.
도 16 및 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템이다.
도 18a 내지 도 23은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2은 본 발명의 제1 실시예에 따른 반도체 장치의 일부 레이아웃도이다. 도 2는 도 1의 Y영역을 확대하여, 자세히 도시한 일부 레이아웃도이다. 도 3는 도 2의 X - X 를 따라서 절단한 단면도이다. 도 4은 도 2의 트렌치 게이트의 구조를 설명하기 위한 도면이다.
우선, 도 1를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 소자 형성 영역(M)과 터미네이션 영역(P)을 포함할 수 있다. 소자 형성 영역(M)은 후술할 고전압 반도체 소자(100), 플로팅 웰(도 3의 105a, 105b 참조) 등이 형성되는 영역이고, 터미네이션 영역(P)은 필드 확산을 위한 터미네이션 링(termination ring), 필드 플레이트(field plate)(199) 등이 형성되는 영역이다. 이미터 전극(140)은 고전압 반도체 소자(100)의 이미터(도 3의 135 참조)와 연결되고, 플레이트(plate) 형상일 수 있다. 도시된 것과 같이, 트렌치 게이트 구조(110)는 사다리(ladder) 형상일 수 있다. 배선(119)은 트렌치 게이트 구조(110)와 연결된다. 배선(119)은 트렌치 게이트 구조(110)에 동일한 전압을 인가하기 위해서 이미터 전극(140)을 둘러싸는 형상일 수 있다.
도 2 및 도 3를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 고전압 반도체 소자(100), 플로팅 웰(105a, 105b) 등을 포함할 수 있다.
고전압 반도체 소자(100)는 IGBT(Insulated Gate Bipolar mode Transistor)일 수 있으나, 이에 한정되는 것은 아니다. 이러한 고전압 반도체 소자(100)는 트렌치 게이트 구조(110), 이미터(135), 바디(106), 컬렉터(154), 베리어층(107), 버퍼층(152), 이미터 전극(140), 컬렉터 전극(150) 등을 포함할 수 있다.
트렌치 게이트 구조(110)는 도시된 것과 같이, 다수의 트렌치 게이트(111~118)를 포함할 수 있다. 기판(102) 내에 트렌치(109)가 형성되고, 트렌치(109)의 측벽과 바닥면을 따라 컨포말하게(conformally) 게이트 절연막(120)이 형성되고, 트렌치(109) 내의 게이트 절연막(120) 상에 트렌치 게이트(111~118)가 형성될 수 있다. 게이트 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, HfO2, ZrO2 또는 Ta2O5 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 트렌치(109)의 단면 형상도 여러가지일 수 있다. 트렌치(109)의 단면은 기판(102)의 안쪽으로 들어갈수록 경사가 지는 형상일 수도 있고, 직사각형 형상일 수도 있다.
또한, 트렌치 게이트 구조(110)는 사다리 형태(ladder type)일 수 있다. 구체적으로, 도 2의 왼쪽에 배치된 트렌치 게이트 구조(110)는 일방향(DR1)으로 길게 연장된 제1 및 제2 트렌치 게이트(111, 112)와, 제1 및 제2 트렌치 게이트(111, 112)를 서로 연결하는 제3 및 제4 트렌치 게이트(113, 114)를 포함할 수 있다. 제3 및 제4 트렌치 게이트(113, 114)는 일방향(DR1)과 다른 방향(DR2)으로 연장될 수 있다.
유사하게, 도 2의 오른쪽에 배치된 트렌치 게이트 구조(110)는 일방향(DR1)으로 길게 연장된 제5 및 제6 트렌치 게이트(115, 116)와, 제5 및 제6 트렌치 게이트(115, 116)를 서로 연결하는 제7 및 제8 트렌치 게이트(117, 118)를 포함할 수 있다. 제7 및 제8 트렌치 게이트(117, 118)는 일방향(DR1)과 다른 방향(DR2)으로 연장될 수 있다.
한편, 도 4에 도시된 것과 같이, 트렌치 게이트 구조(110)에 의해서 제1 영역(I), 제2 영역(IIa, IIb), 제3 영역(III)이 정의될 수 있다.
제1 영역(I)은 제1 내지 제4 트렌치 게이트(111~114)에 의해서 정의될 수 있다. 제2 영역(IIa, IIb)은 제1 영역(I)과 면으로 접할 수 있다. 제3 영역(III)은 제1 영역(I)과 점으로 접할 수 있다.
제1 영역(I)은 도시된 것과 같이, 다각형 형상일 수 있다. 예를 들어, 제1 영역(I)은 사각형 형상일 수 있다. 따라서, 다각형 형상은 면과 점으로 이루어질 수 있다. 따라서, "면으로 접한다는 의미"는 제1 영역(I)의 면과, 제2 영역(IIa, IIb)의 면이 서로 마주보도록 배치된다는 의미이다. 또한, "점으로 접한다는 의미"는 제1 영역(I)의 점(모서리)과, 제3 영역(III)의 점(모서리)가 마주보도록 배치된다는 의미이다.
한편, 공정상의 이유로 인해서, 제1 영역(I)의 모서리 부분(점 부분)이 둥글게 될 수 있다. 하지만, 이러한 경우에도, 모서리 부분이 있는 것으로 예상하여, 제1 영역(I)과 제3 영역(III)은 점으로 접한다고 할 수 있다.
더 구체적으로, 제1 영역(I)은 제1 내지 제4 트렌치 게이트(111~114)에 둘러싸인 영역일 수 있다. 제2 영역(IIa, IIb)은 제1 영역(I)의 위, 아래, 오른쪽, 왼쪽에 배치될 수 있다. 제2 영역(IIa)는 제1 영역(I)의 위, 아래에 위치할 수 있다. 제2 영역(IIb)는 제1 영역(I)의 오른쪽, 왼쪽에 배치될 수 있다. 제3 영역(III)은 제1 영역(I)의 오른쪽위(upper right), 오른쪽아래(lower right), 왼쪽위(upper left), 왼쪽아래(lower left)에 대치될 수 있다. 도 4에 도시된 것과 같이, 제2 영역(IIb)과 제3 영역(III)은 서로 물리적으로 연결된 상태일 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제2 영역(IIa, IIb) 및 제3 영역(III)에는 제1 도전형(예를 들어, p형)의 플로팅 웰(105a, 105b)이 형성된다. 플로팅 웰(105a, 105b)의 역할 및 효과에 대해서는 후술한다.
다시 도 3을 참조하면, 제1 영역(I)에는 고전압 반도체 소자(100)가 형성될 수 있다. 구체적으로, 제1 영역(I)에는 제1 도전형(예를 들어, p형)의 바디(106)와, 바디(106) 내에 형성되는 제2 도전형(예를 들어, n형)의 이미터(135)가 형성된다. 선택적으로, 이미터(135) 사이에 제1 도전형(p형)의 도핑영역(136)이 형성될 수 있다. 바디(106)는 제1 트렌치 게이트(111)보다 얕게 형성될 수 있다.
도 2에 도시된 것처럼, 이미터(135)는 제1 영역(I)의 적어도 2개의 면에 형성될 수 있다. 이미터(135)는 제1 영역(I)의 마주보는 2개의 면(예를 들어, DR2 방향으로 서로 마주보는 2개의 면)에 형성될 수 있다.
도 3을 참조하면, 바디(106) 아래에, 제2 도전형의 베리어층(107)이 형성될 수 있다. 후술하겠으나, 베리어층(107)은 기판(102)(즉, 드리프트 영역) 내로 유입된 홀(hole)에 대한 포텐셜 베리어 역할을 한다. 드리프트 영역 내에 홀을 더 축적시키고 전도도 변조를 강화한다. 베리어층(107)은 드리프트 영역과 동일한 제2 도전형일 수 있다. 베리어층(107)은 드리프트 영역보다 더 높은 도핑 농도를 갖는다. 또한, 베리어층(107)은 플로팅 웰(105a, 105b)보다 더 낮은 도핑 농도를 가질 수 있다. 베리어층(107)은 예를 들어, P, As로 도핑될 수 있고, 예를 들어, 10^13 ~ 10^17/cm^3 정도 일 수 있다.
기판(102)는 P 또는 As로 도핑되고, 예를 들어, 10^12 ~ 10^15/cm^3 정도일 수 있다. 바디(106)은 B로 도핑되고, 예를 들어, 10^15 ~ 10^18/cm^3일 수 있다.
층간 절연막(130)은 기판(102)의 일면 상에 형성되고, 컨택(145)은 층간 절연막(130)을 관통하고 이미터(135)와 이미터 전극(140)과 접속하도록 형성된다. 이미터 전극(140)은 층간 절연막(130) 상에 플레이트(plate) 형상으로 형성될 수 있으나(도 1 참조), 이에 한정되는 것은 아니다. 층간 절연막(130)은 예를 들어, 실리콘 산화막일 수 있으나, 이에 한정되는 것은 아니다. 컨택(145)과 이미터 전극(140)은 알루미늄, 구리, 텅스텐 또는 티타늄 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 컨택(145)과 이미터 전극(140)은 동일한 물질로 형성될 수도 있고, 다른 물질로 형성될 수도 있다.
컬렉터(154)는 기판(102)의 타면에 형성된다. 컬렉터(154)는 제1 도전형일 수 있다. 컬렉터 전극(150)은 기판(102)의 타면 상에 형성되어, 컬렉터(154)와 접촉한다. 컬렉터 전극(150)은 알루미늄, 구리, 텅스텐, 티타늄, 니켈, 니켈바나듐, 은 또는 금 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 컬렉터 전극(150)은 이미터 전극(140)과 동일한 물질로 형성될 수도 있고, 다른 물질로 형성될 수도 있다.
버퍼층(152)은 기판(102)의 타면에 컬렉터(154)와 접촉하도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 버퍼층(152)은 펀치스루(punchthrough) 현상을 막아, 내압 특성을 향상시키는 역할을 할 수 있다. 버퍼층(152)은 기판(102)(드리프트 영역)과 동일한 제2 도전형일 수 있다. 버퍼층(152)은 드리프트 영역보다 높은 도핑 농도를 갖고, 이미터(135)보다 낮은 도핑 농도를 가질 수 있다. 버퍼층(152)은 P 또는 As로 도핑되고, 예를 들어, 10^13 ~ 10^19/cm^3 정도일 수 있다.
이하에서, 제1 도전형의 플로팅 웰(105a, 105b)의 역할 및 효과를 설명하도록 한다.
컨덕션 모듈레이션(conduction modulation)은, 메이저 캐리어(major carrier)(즉, 전자)의 농도가 낮은 영역에서 마이너 캐리어(minor carrier)(즉, 홀)의 개수가 증가하면, 증가한 마이너 캐리어의 개수에 비례하여 메이저 캐리어가 증가하고, 그만큼 전기저항이 감소하는 현상을 의미한다. 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 기판(102)(드리프트 영역)은 작은 농도로 제2 도전형(n형)의 도펀트가 도핑되어 있다. 따라서, 드리프트 영역에 홀이 증가하면, 증가된 홀의 개수에 비례하여 드리프트 영역에 전자의 개수가 증가하게 된다. 이에 따라, 컬렉터(154)에서 이미터(135) 방향으로 전류가 흐르게 된다.
그런데, 플로팅 웰(105a, 105b)의 면적이 커질수록, 기판(102)(즉, 드리프트 영역) 내에 홀을 많이 축적시킬 수 있다. 하지만, 무조건적으로 플로팅 웰(105a, 105b)의 면적을 키울 수 없다. 왜냐 하면, 플로팅 웰(105a, 105b)의 면적을 키우면, 상대적으로, 이미터(135), 바디(106) 등이 형성되는 면적이 줄어들 수 있다. 이미터(135), 바디(106) 등이 형성되는 면적이 줄어들면, 고전압 반도체 소자(100)의 전류 구동 능력이 떨어질 수 있다.
그런데, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서는, 이미터(135), 바디(106) 등이 형성되어야 하는 영역의 최소 면적(또는 최소 폭(width))을 유지하면서, 플로팅 웰(105a, 105b)의 면적을 최대한 증가시킬 수 있다.
구체적으로, 도 4에 도시된 것과 같이, 트렌치 게이트 구조(110)에 의해서 제1 내지 제3 영역(I, IIa, IIb, III)이 정의될 수 있다. 제1 영역(I)은 제1 내지 제4 트렌치 게이트(111~114)에 의해서 정의될 수 있다. 제2 영역(IIa, IIb)은 제1 영역(I)과 면으로 접할 수 있다. 제3 영역(III)은 제1 영역(I)과 점으로 접할 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 영역(I)에는 고전압 반도체 소자(100)가 형성된다. 제2 영역(IIa, IIb) 및 제3 영역(III)에는 제1 도전형(예를 들어, p형)의 플로팅 웰(105a, 105b)이 형성된다.
이와 같이 함으로써, 좌우 방향으로(즉, DR2 방향으로) 인접한 2개의 고전압 반도체 소자(100) 사이의 영역과, 대각선 방향으로 인접한 2개의 고전압 반도체 소자(100) 사이의 영역에도 플로팅 웰(105b)이 배치된다. 뿐만 아니라, 위아래 방향으로(즉, DR1 방향으로) 인접한 2개의 고전압 반도체 소자(100) 사이의 영역에도 플로팅 웰(105a)이 배치될 수 있다. 즉, 인접한 2개의 고전압 반도체 소자(100)는 서로 떨어져 있게 된다. 즉, 인접한 2개의 고전압 반도체 소자(100)는 바로 면으로 접하거나, 점으로 접하지 않는다.
제1 영역(I)의 DR2 방향의 길이(L3)는, 이미터(135), 바디(106) 등이 형성되어야 하는 최소 폭(width)으로 맞출 수 있다. 또한, 플로팅 웰(105a, 105b)의 면적을 충분히 확보하기 위해서, 제2 영역(IIa, IIb)을 다음과 같이 조절할 수 있다. 제2 영역(IIa)의 DR1 방향의 길이(L2)는, 제1 영역(I)의 DR1 방향의 길이(L1)보다 길 수 있다. 제2 영역(IIb)의 DR2 방향의 길이(L4)는, 제1 영역(I)의 DR2 방향의 길이(L3)보다 길 수 있다.
이와 같이 함으로써, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 플로팅 웰(105a, 105b)의 면적을 최대화할 수 있다. 따라서, 기판(102)(즉, 드리프트 영역) 내에 홀 축적(hole accumulation)이 증가되고, 컨덕션 모듈레이션을 최대화할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)의 이미터(135a)는, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 이미터(도 2의 135 참조)에 보다 작다. 즉, 이미터(도 2의 135)는 제1 영역(도 4의 I 참조)의 마주보는 2개의 면 전체에 형성되는 데 반해, 이미터(135a)는 제1 영역(I)의 마주보는 2개의 면 일부에만 형성된다.
한편, 쇼트 서키트 상황(short circuit condition)에서, 상당히 높은 레벨의 쇼트 전류(Isc)가 고전압 반도체 소자(100)를 흐를 수 있다. 고전압 반도체 소자(100)는 미리 정해진 시간 동안 쇼트 상황을 견딜 수 있어야 한다. 본 발명의 제2 실시예에 따른 반도체 장치(2)는 이미터(135a)의 사이즈가 작기 때문에 쇼트 전류(Isc)가 상당히 작다. 따라서, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 쇼트 상황을 상당 시간 동안 견디기 용이하다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)의 이미터(135b)는, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 이미터(도 2의 135 참조)에 보다 크다. 즉, 이미터(도 2의 135)는 제1 영역(도 4의 I 참조)의 마주보는 2개의 면에 형성되는 데 반해, 이미터(135b)는 제1 영역(I)의 4개의 면 전체에 형성된다.
이와 같이 이미터(135b)의 면적이 넓으면, 정상 동작시 컬렉터-이미터 사이의 전류의 크기가 증가할 수 있고, 쇼트 상황에서 쇼트 전류(Isc) 역시 증가할 수 있다. 즉, 미리 정해진 시간 동안 쇼트 전류(Isc)를 견디는 것이 문제없는 경우에는, 이미터(135b)의 면적을 최대한 넓혀서 정상 동작시 컬렉터-이미터 사이의 전류를 최대화할 수 있다.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치의 부분 레이아웃도이다. 이하에서 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 2개의 이미터(135c)는, 제1 및 제2 트렌치 게이트(111, 112)의 연장 방향(즉, DR1 방향)과 나란하게 배치될 수 있다. 반면, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 이미터(도 2의 135 참조)는, 제3 및 제4 트렌치 게이트(113, 114)의 연장 방향(즉, DR2 방향)과 나란하게 배치될 수 있다.
이미터(135c)의 위치가 변경되면, 제1 영역(도 4의 I 참조)의 사이즈 또는 형상도 다소 변경될 수 있다. 즉, 반도체 장치(4)의 전체 레이아웃을 고려하여, 이미터(135c)의 위치를 변경할 수 있다.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치의 부분 레이아웃도이다.
도 8을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 트렌치 게이트 구조(110)는 메쉬(mesh) 형태일 수 있다. 즉, 제1, 제2, 제5 및 제6 트렌치 게이트(111, 112, 115, 116)는 DR1 방향으로 길게 연장되고, 제3 및 제4 트렌치 게이트(113, 114)는 DR2 방향으로 길게 연장된다. 제3 및 제4 트렌치 게이트(113, 114)는 제1, 제2, 제5 및 제6 트렌치 게이트(111, 112, 115, 116)를 가로지르도록 형성될 수 있다.
트렌치 게이트 구조(110)는 메쉬(mesh) 형태라도, 고전압 반도체 소자(100, 100a, 100b)는 서로 떨어져 배치된다. 전술한 것과 같이, 인접한 2개의 고전압 반도체 소자(100, 100a, 100b)는 바로 면으로 접하거나, 점으로 접하지 않는다. 예를 들어, 고전압 반도체 소자(100)는 제1 트렌치 게이트(111)와 제2 트렌치 게이트(112) 사이에 배치되고, 고전압 반도체 소자(100b)는 제2 트렌치 게이트(112)와 제5 트렌치 게이트(115) 사이에 배치되고, 고전압 반도체 소자(100a)는 제5 트렌치 게이트(115)와 제6 트렌치 게이트(116) 사이에 배치될 수 있다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 도 10은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 9 및 도 10은 메쉬 형태의 트렌치 게이트 구조에서, 고전압 반도체 소자(100, 100c, 100d, 100e)를 배치하는 방법을 설명하기 위한 예시적 도면이다. 인접한 2개의 고전압 반도체 소자(100, 100c, 100d, 100e)가 바로 면으로 접하거나, 점으로 접하지 않는다면, 어떠한 방법으로도 고전압 반도체 소자(100, 100c, 100d, 100e)를 배치할 수 있다.
예시적으로, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 고전압 반도체 소자(100c)는 고전압 반도체 소자(100)으로부터 DR1 방향으로 한 칸, DR2 방향으로 두 칸 떨어져 있고, 고전압 반도체 소자(100d)는 고전압 반도체 소자(100)로부터 DR1 방향으로 두 칸 떨어져 있고, 고전압 반도체 소자(100e)는 고전압 반도체 소자(100d)으로부터 DR1 방향으로 한 칸, DR2 방향으로 두 칸 떨어져 있다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 고전압 반도체 소자(100f)는 고전압 반도체 소자(100)으로부터 DR1 방향으로 세 칸, DR2 방향으로 한 칸 떨어져 있고, 고전압 반도체 소자(100g)는 고전압 반도체 소자(100a)으로부터 DR1 방향으로 세 칸, DR2 방향으로 한 칸 떨어져 있다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 11을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는, 서로 다른 제1 반복단위(A)와 제2 반복단위(B)를 포함한다.
제1 반복단위(A)는 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치 중 어느 하나일 수 있고, 제2 반복단위(B)는 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치 중 다른 하나일 수 있다. 예를 들어, 제1 반복단위(A)는 도 2에 도시된 레이아웃을 갖고, 제2 반복단위(B)는 도 5에 도시된 레이아웃을 가질 수 있다. 또는, 제1 반복단위(A)는 도 9에 도시된 레이아웃을 갖고, 제2 반복단위(B)는 도 10에 도시된 레이아웃을 가질 수 있다.
즉, 제1 반복단위(A)는 다수의 고전압 반도체 소자와, 다수의 제1 도전형의 플로팅 웰을 포함하고, 제2 반복단위(B)는 다수의 고전압 반도체 소자와, 다수의 제1 도전형의 플로팅 웰을 포함한다. 제1 반복단위(A) 내에서 다수의 고전압 반도체 소자와 다수의 플로팅 웰의 배치는, 제2 반복단위(B) 내에서 다수의 고전압 반도체 소자와 다수의 플로팅 웰의 배치가 서로 다르다.
그 결과, 제1 반복단위(A) 내에서 고전압 반도체 소자와 플로팅 웰의 넓이비와, 제2 반복단위(B) 내에서 고전압 반도체 소자와 플로팅 웰의 넓이비는 서로 다를 수 있다. 고전압 반도체 소자와 플로팅 웰의 넓이비가 다르기 때문에, 제1 반복단위(A)에서의 컨덕션 모듈레이션과, 제2 반복단위(B)에서의 컨덕션 모듈레이션이 서로 달라질 수 있다.
도 11에서는 반복단위가 2개인 경우만을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 반복단위가 3개 이상일 수도 있다.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 도 13은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 이하에서 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12를 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는, 버퍼층(152)을 포함하지 않을 수 있다. 버퍼층(152)이 없어도 내압 특성이 충분히 높은 경우에는, 버퍼층(152)을 형성하지 않을 수 있다.
도 13을 참조하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, 컬렉터(154)는 기판(102)의 타면 전체에 형성되지 않고, 패터닝된 형태일 수 있다. 패터닝된 컬렉터(154) 사이에는 제2 도전형의 도핑 영역(155)이 배치될 수 있다. 도핑 영역(155)의 농도는 버퍼층(152)의 농도보다 높을 수 있다. 기판(102), 버퍼층(152), 도핑 영역(155)은 제2 도전형이고, 바디(106)는 제1 도전형이기 때문에, 반도체 장치(10) 내부에 다이오드가 형성되어 있는 것으로 볼 수 있다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템을 설명하기 위한 예시적 블록도이다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 반도체 시스템(1101)은 파워소스(1102), 스위치(1103), 로드(1104) 등을 포함할 수 있다. 스위치(1103)는 파워소스(1102)로부터 전원을 로드(1104)에 전달한다. 특히, 파워소스(1102)는 예를 들어, 600V 이상의 전압을 제공할 수 있다. 쇼트 상황(예를 들어, 노드 N1에 접지 전압 GND이 인가되는 상황)에서, 스위치(1103)에 순간적으로 600V 이상의 전압이 걸릴 수 있다. 스위치(1103)는 미리 정해진 시간 동안(예를 들어, 5㎲ 이상) 견딜 수 있어야 한다.
이러한 스위치(1103)로서, 도 1 내지 도 13를 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치 중 적어도 하나가 사용될 수 있다.
여기서는, 예시적으로 도 1 내지 도 13을 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 장치가 전원 공급 장치에 사용되는 것만을 설명하였으나, 이에 한정되는 것은 아니다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 포함하는 전자 시스템의 예시적 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130), 인터페이스(1140), 전원 공급 장치(1160) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 전원 공급 장치(1160)는 외부에서 입력된 전원을 변환하여, 각 구성요소(1110, 1120, 1130, 1140 등)에 제공할 수 있다. 전원 공급 장치(1160)는 전자 시스템(1100)에 1개 이상 들어갈 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 및 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 전자 시스템이다. 도 16는 태블릿 PC이고, 도 17는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이하에서, 도 18a 내지 도 23을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 18a 내지 도 23은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 도 18a는 도 18b의 레이아웃도의 X - X를 따라서 절단한 단면도이다. 도 20a는 도 20b의 레이아웃도의 X - X를 따라서 절단한 단면도이다.
도 18a 및 도 18b를 참조하면, 기판(102) 상에 마스크 패턴을 형성하고, 기판(102) 내에 제1 도전형의 도핑영역(305a, 305b)를 형성한다. 제1 도전형의 도핑영역(305a, 305b)은 플로팅 웰(도 3의 105a, 105b 참조)을 형성하기 위한 것이다. 예를 들어, 제1 도전형의 도핑영역(305a, 305b)은 제1 도전형의 도펀트를 임플란트하여 형성할 수 있다. 제1 도전형의 도펀트는 예를 들어, 붕소(B)일 수 있으나, 이에 한정되지 않는다.
이어서, 마스크 패턴을 제거한다.
도 19를 참조하면, 기판(102) 내에 제2 도전형의 베리어층(107)을 형성한다.
구체적으로, 마스크 패턴 없이, 기판(102) 전면에 제2 도전형의 도펀트를 임플란트하여 베리어층(107)을 형성할 수 있다. 여기서, 베리어층(107)의 농도는 제1 도전형의 도핑영역(305a, 305b)의 농도에 비해서 상당히 낮다. 따라서, 도시된 것과 같이, 도핑영역(305a, 305b) 내에는 베리어층(107)이 형성되지 않을 수 있다. 제2 도전형의 도펀트는 인(P)일 수 있으나, 이에 한정되지 않는다.
도 20a 및 도 20b를 참조하면, 기판(102) 내에 트렌치 게이트 구조(110)를 형성한다.
구체적으로 설명하면, 기판(102) 내에 트렌치(109)를 형성한다. 도시된 것과 같이, 트렌치(109)의 깊이는 베리어층(107) 및 도핑영역(305a, 305b)의 깊이보다 깊을 수 있다.
이어서, 게이트 절연막(120)을 트렌치(109)의 측벽과 바닥면을 따라 컨포말하게(conformally) 형성한다. 게이트 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다.
이어서, 트렌치 게이트(111~118)를 게이트 절연막(120) 상에 트렌치(109)를 채워, 트렌치 게이트 구조(110)를 완성할 수 있다. 예를 들어, 도전성 물질을 트렌치(109)을 채우고 기판(102) 상에 충분히 형성하고, 기판(102)의 상면이 노출되로고 CMP하여 제1 및 제2 트렌치 게이트(111, 112)를 완성할 수 있다.
트렌치 게이트 구조(110)는 도 4를 이용하여 설명한 것과 같이, 사다리 형태(ladder type)일 수 있다. 구체적으로, 트렌치 게이트 구조(110)는 일방향(DR1)으로 길게 연장된 제1 및 제2 트렌치 게이트(111, 112)와, 제1 및 제2 트렌치 게이트(111, 112)를 서로 연결하는 제3 및 제4 트렌치 게이트(113, 114)를 포함할 수 있다. 제3 및 제4 트렌치 게이트(113, 114)는 일방향(DR1)과 다른 방향(DR2)으로 연장될 수 있다.
도 21을 참조하면, 드라이브인(drive in) 공정을 통해서, 제1 도전형의 도핑영역(305a, 305b)을 확산시켜서, 제1 도전형의 플로팅 웰(105a, 105b)을 완성한다. 드라이브인 공정은 예를 들어, 열확산공정 (thermal tube annealing), RTA(Rapid Thermal Annealing) 또는 레이저 어닐링(laser annealing)일 수 있다.
구체적으로, 드라이브인 공정은 제1 도전형의 도핑영역(305a, 305b)과 제2 도전형의 베리어층(107)을 모두 확산시킬 수 있다. 하지만, 인(P)은 붕소(B)에 비해서 상대적으로 확산이 되지 않는다. 즉, 제1 도전형의 플로팅 웰(105a, 105b)이 완성되는 동안, 베리어층(107)은 많이 확산되지 않는다.
도 22를 참조하면, 제1 도전형의 바디(106)를 형성한다.
이어서, 바디(106) 내에 제2 도전형의 이미터(135)를 형성한다. 또한, 바디(106) 내에, 이미터(135) 사이에 제1 도전형의 도핑영역(136)이 형성한다.
이어서, 기판(102)의 일면 상에 층간 절연막(130)을 형성한다.
이어서, 층간 절연막(130)을 관통하고 이미터(135)와 제1 도전형 도핑영역 (136)이 접속하도록 컨택(145)을 형성한다.
이어서, 층간 절연막(130) 상에, 컨택(145)과 접속하도록 이미터 전극(140)을 형성한다. 이미터 전극(140)은 플레이트(plate) 형상으로 형성될 수 있다. 컨택(145)과 이미터 전극(140)은 알루미늄, 구리, 텅스텐 또는 티타늄 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 23을 참조하면, 씨닝(thinning) 공정을 통해서 기판(102)의 두께를 줄인다.
이어서, 기판(102)의 타면에 버퍼층(152)을 형성한다.
이어서, 기판(102)의 타면에 버퍼층(152)과 접촉하도록 제1 컬렉터(154)를 형성한다. 컬렉터(154)는 제1 도전형일 수 있다.
이어서, 기판(102)의 타면 상에, 컬렉터(154)와 접촉하도록 컬렉터 전극(150)을 형성한다. 컬렉터 전극(150)은 알루미늄, 구리, 텅스텐 (,티타늄, 니켈, 니켈바나듐, 은 또는 금 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g: 고전압 반도체 소자
110: 트렌치 게이트 구조 111~118: 트렌치 게이트
106: 바디 107: 베리어층
109: 트렌치 135: 이미터
140: 이미터 전극 150: 컬렉터 전극
152: 버퍼층 154: 컬렉터

Claims (20)

  1. 기판 내에, 일방향으로 길게 연장된 제1 및 제2 트렌치 게이트;
    기판 내에 형성되고, 상기 제1 및 제2 트렌치 게이트를 서로 연결하는 제3 및 제4 트렌치 게이트;
    상기 제1 내지 제4 트렌치 게이트에 의해 정의된 제1 영역;
    상기 제1 영역과 면으로 접하는 제2 영역;
    상기 제1 영역과 점으로 접하는 제3 영역;
    상기 제1 영역에 형성되고, 제1 도전형의 바디와, 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 제1 고전압 반도체 소자; 및
    상기 제2 영역 및 상기 제3 영역에 형성된 상기 제1 도전형의 플로팅 웰(floating well)을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 바디는 상기 제1 트렌치 게이트보다 얕게 형성되고,
    상기 플로팅 웰은 상기 바디보다 깊게 형성된 반도체 장치.
  3. 제 2항에 있어서,
    상기 플로팅 웰은 상기 제1 트렌치 게이트보다 같거나 깊게 형성된 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 영역의 상기 일방향의 길이는, 상기 제1 영역의 상기 일방향의 길이보다 긴 반도체 장치.
  5. 제 1항에 있어서,
    상기 일방향으로 길게 연장된 제5 및 제6 트렌치 게이트를 더 포함하고,
    상기 제1, 제2, 제5 및 제6 트렌치 게이트 순서로 배치되고,
    상기 제5 및 제6 트렌치 게이트 사이에 형성된 제2 고전압 반도체 소자를 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 트렌치 게이트와 상기 제2 트렌치 게이트 사이의 길이는, 상기 제2 트렌치 게이트와 상기 제5 트렌치 게이트 사이의 길이보다 짧은 반도체 장치.
  7. 제 5항에 있어서,
    상기 제2 트렌치 게이트와 상기 제5 트렌치 게이트 사이의 영역에 위치하는 상기 제2 영역과 상기 제3 영역은 서로 연결된 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 및 제2 트렌치 게이트 사이에 형성된 제3 고전압 반도체 소자를 더 포함하고,
    상기 제1 고전압 반도체 소자와 상기 제3 고전압 반도체 소자 사이에는 상기 제2 영역이 배치되는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제3 및 제4 트렌치 게이트는 상기 제1 및 제2 트렌치 게이트를 가로지르는 반도체 장치.
  10. 제 1항에 있어서,
    상기 이미터는 상기 제1 영역의 적어도 2개의 면에 형성되는 반도체 장치.
  11. 제 10항에 있어서,
    상기 이미터는 상기 제1 영역의 서로 마주보는 2개의 면의 일부에만 형성되는 반도체 장치.
  12. 기판 내에 형성되고, 사다리(ladder) 형태의 제1 트렌치 게이트 구조;
    상기 기판 내에 상기 제1 트렌치 게이트 구조에 의해 둘러싸여 정의되는 제1 영역과 제2 영역;
    상기 제1 영역에 형성된 고전압 반도체 소자로서, 상기 제1 트렌치 게이트보다 얕게 형성된 제1 도전형의 바디와, 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 고전압 반도체 소자; 및
    상기 제2 영역에 형성되고, 상기 제1 트렌치 게이트보다 깊게 형성된 제1 도전형의 제1 플로팅 웰을 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 영역과 상기 제2 영역은 다수개이고,
    상기 다수의 제1 영역과 상기 제2 영역은 서로 교대로 배치되어, 상기 고전압 반도체 소자와 상기 제1 플로팅 웰은 교대로 반복되는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 트렌치 게이트의 길이 방향을 일방향이라 할 때,
    상기 제2 영역의 일방향의 길이는, 상기 제1 영역의 일방향의 길이보다 긴 반도체 장치.
  15. 제 12항에 있어서,
    상기 기판 내에 형성되고, 상기 제1 트렌치 게이트 구조와 길이 방향으로 인접한 사다리 형태의 제2 트렌치 게이트 구조를 더 포함하고, 상기 제1 트렌치 게이트와 상기 제2 트렌치 게이트 사이의 제3 영역에 형성된 제1 도전형의 제2 플로팅 웰을 포함하는 반도체 장치.
  16. 기판 내에 형성되고 서로 다른 제1 반복단위와 제2 반복단위를 포함하되,
    상기 제1 반복단위는 다수의 제1 고전압 반도체 소자와, 다수의 제1 도전형의 제1 플로팅 웰을 포함하고,
    상기 제2 반복단위는 다수의 제2 고전압 반도체 소자와, 다수의 제1 도전형의 제2 플로팅 웰을 포함하고,
    상기 제1 반복단위는 일방향으로 길게 연장된 제1 및 제2 트렌치 게이트와, 상기 제1 및 제2 트렌치 게이트를 서로 연결하는 제3 및 제4 트렌치 게이트와, 상기 제1 내지 제4 트렌치 게이트에 의해 정의된 제1 영역과, 상기 제1 영역과 면으로 접하는 제2 영역을 포함하고, 상기 제1 고전압 반도체 소자는 상기 제1 영역에 형성되고, 상기 제1 플로팅 웰은 상기 제2 영역에 형성되는 반도체 장치.
  17. 기판 내에 정의되고, 서로 접하는 제1 영역과 제2 영역;
    상기 제1 영역에 형성된 고전압 반도체 소자로서, 상기 트렌치 게이트보다 얕게 형성된 제1 도전형의 바디와, 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 고전압 반도체 소자; 및
    상기 제2 영역에 형성된 하나에 형성되고, 상기 트렌치 게이트보다 깊게 형성된 제1 도전형의 제1 플로팅 웰을 포함하는 반도체 장치.
  18. 기판 내에, 일방향으로 길게 연장된 제1 및 제2 트렌치 게이트와, 상기 제1 및 제2 트렌치 게이트를 서로 연결하는 제3 및 제4 트렌치 게이트를 형성하되, 상기 제1 내지 제4 트렌치 게이트에 의해 제1 영역이 정의되고, 상기 제1 영역과 면으로 접하는 제2 영역과, 상기 제1 영역과 점으로 접하는 제3 영역이 정의되고,
    상기 제2 영역과 상기 제3 영역에 제1 도전형의 플로팅 웰을 완성하고,
    상기 제1 영역에, 제1 도전형의 바디와 상기 바디 내에 형성되는 제2 도전형의 이미터를 포함하는 고전압 반도체 소자를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 제1 내지 제4 트렌치를 형성하기 전에, 제1 도전형의 도핑영역을 형성하고,
    상기 제1 도전형의 플로팅 웰을 완성하는 것은, 상기 제1 도전형의 도핑영역을 확산시키는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 18항에 있어서,
    상기 제1 내지 제4 트렌치를 형성하기 전에, 제2 도전형의 베리어층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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