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KR100767078B1 - 절연 게이트형 반도체 장치 및 그 제조 방법 - Google Patents

절연 게이트형 반도체 장치 및 그 제조 방법 Download PDF

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KR100767078B1
KR100767078B1 KR1020067006685A KR20067006685A KR100767078B1 KR 100767078 B1 KR100767078 B1 KR 100767078B1 KR 1020067006685 A KR1020067006685 A KR 1020067006685A KR 20067006685 A KR20067006685 A KR 20067006685A KR 100767078 B1 KR100767078 B1 KR 100767078B1
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trench
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gate
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히데후미 다카야
기미모리 하마다
아키라 구로야나기
야스시 오쿠라
노리히토 도쿠라
Original Assignee
도요다 지도샤 가부시끼가이샤
가부시키가이샤 덴소
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Abstract

본 발명은 보다 높은 내전압 설계와 보다 낮은 온저항 설계 양자 모두를 실현하면서 용이하게 제조될 수 있는 절연 게이트형 반도체 장치 및 그 제조 방법을 제시하고자 한다. 상기 반도체 장치는 N+ 소스 영역(31), N+ 드레인 영역(11), P- 바디 영역(41) 및 N- 드리프트 영역(12)을 포함하여 이루어진다. 상기 반도체 장치의 상면의 일부를 파면, 게이트 트렌치(21) 및 트렌치(25)가 형성된다. 상기 게이트 트렌치(21)는 게이트 전극(22)을 포함한다. 상기 게이트 트렌치(21) 및 트렌치(25)의 폭은 서로 다르다. P 플로팅 영역(51)은 게이트 트렌치(21) 밑에 제공되고 P 플로팅 영역(54)은 트렌치(25) 밑에 제공된다.

Description

절연 게이트형 반도체 장치 및 그 제조 방법{INSULATED GATE TYPE SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 트렌치 게이트 구조체를 포함하는 절연 게이트형 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 반도체층 상의 전계를 완화시킴으로써 높은 내전압(withstand voltage) 설계 및 낮은 온-저항(on-resistance) 설계 양자 모두를 달성하기 위한 절연 게이트형 반도체 장치 및 그 제조 방법에 관한 것이다.
종래에는 파워장치-전용 절연 게이트형 반도체 장치로서 트렌치 게이트 구조체를 포함하는 트렌치 게이트형 반도체 장치들이 제안되어 왔다. 일반적인 종래의 트렌치 게이트형 반도체 장치들에 있어서, 높은 내전압 설계와 낮은 온-저항 설계는 트레이드-오프 관계에 있다.
예컨대, 특허문헌 1에는 상기 트레이드-오프 관계를 고려한 트렌치 게이트형 반도체 장치가 개시되어 있다. 특허문헌 1의 트렌치 게이트형 반도체 장치는 도 30에 개략적으로 도시된 구조를 가진다. 즉, N+ 소스 영역(31)은 도 30의 상면 측에 배치되고, N+ 드레인 영역(11)은 하면에 있다. 상기 N+ 소스 영역(31)과 N+ 드레인 영역(11) 사이에는, 상면으로부터 순서대로 P 바디 영역(41) 및 N- 드리프트 영역(12)이 배치되어 있다. 나아가, 상면 측의 일부가 드릴링되어 그 드릴링된 부분에 게이트 트렌치(21)가 형성되어 있다. 또한, 게이트 전극(22)이 게이트 트렌치(21) 내에 형성된다. 또한, P 플로팅 영역(50)이 게이트 트렌치(21) 바로 밑에 배치된다. 나아가, 게이트 전극(22)은 게이트 트렌치(21)의 벽 상에 형성되는 게이트 절연막(24)에 의해 P 바디 영역(41)으로부터 절연된다.
이러한 트렌치 게이트형 반도체 장치에 있어서는, 게이트 전압이 스위치 OFF 되는 경우, 공핍층(depletion layer)이 P 바디 영역(41)과 N- 드리프트 영역(12)의 PN 접합부로부터 N+ 드레인 영역(11)을 향해 뻗어 있고, 또 다른 공핍층은 P 플로팅 영역(50)의 저부로부터 N+ 드레인 영역(11)을 향해 뻗어 있다. 즉, P 플로팅 영역(50)은 N- 드리프트 영역(12)의 공핍화를 촉진시킨다. 이에 따라, 드레인-소스 간의 보다 높은 내전압 설계가 특허문헌 1에 따라 성취될 수 있다.
나아가, 트렌치 게이트형 반도체 장치의 또 다른 예시가 특허문헌 2에 개시되어 있다. 특허문헌의 트렌치 게이트형 반도체 장치에 있어서는, P 플로팅 영역(59)이 도 31에 도시된 바와 같이 게이트 트렌치(21)로부터 멀리 떨어진 위치에 배치된다. 특허문헌 2에 따르면, 도 30의 절연 게이트형 반도체 장치와 유사하게, 상기 P 플로팅 영역(59)이 드레인-소스 간의 보다 높은 내전압 설계를 실현할 수 있다.
도 31의 반도체 장치는 다음과 같은 공정을 택함으로써 제조된다. N- 드리프트(12)에 대한 N- 실리콘 층은 에피택셜 성장에 의하여 N+ 드레인 영역(11)으로 성장하는 N+ 기판 상에 형성된다. N- 실리콘 층은 도 31에 도시된 레벨 Z까지 형성된다. 다음으로, P 플로팅 영역(59)은 이온 주입 등에 의하여 형성된다. 또한, N- 실리콘 층의 나머지 부분은 다시 에피택셜 성장에 의하여 형성된다. 이에 따라, P 플로팅 영역(59)이 N- 드리프트 영역(12) 실리콘으로 완전히 둘러싸이게 되는 반도체 장치가 형성되게 된다. 상기 공정을 반복함으로써, 그 깊이가 다른 복수의 P 플로팅 영역(59)들이 형성될 수 있음에 유의한다.
나아가, 상기 언급된 트렌치 게이트형 반도체 장치의 종단 영역은 일반적으로 도 32에 도시된 구조를 가진다. 즉, 깊이가 게이트 트렌치(21)보다 깊거나 유사한 P 종단 확산 영역(61)이 종단 영역에 형성되어 있다. 이에 따라, 게이트 전압이 스위치 OFF 되는 경우, 공핍 영역은 P 종단 확산 영역(61) 주위로부터 뻗어 나가 종단 영역에서의 전계의 집중을 완화시키게 된다.
[특허문헌 1] JP 특개평 특허공보 제 10-98188호
[특허문헌 2] JP 특개평 특허공보 제 9-191109호
하지만, 도 30의 반도체 장치는 다음과 같은 문제점들을 가지고 있다. 다시 말해, 게이트 트렌치(21)의 저부로부터 이온 주입에 의하여 P 플로팅 영역(50)이 형성된다. 그러므로 게이트 트렌치(21)의 저부가 다소 손상된다. 이에 따라, 게이 트 절연막(24)이 손상된 게이트 트렌치(21)에 의해 형성되는 것이 유지되는 경우, 소자 특성 및 신뢰성이 저하되기 쉽다. 나아가, 게이트 전극(22)은 P 플로팅 영역(50)을 향한다. 그러므로 게이트 전극(22) 내부에서, 특별히 게이트 전극(22)이 P 바디 영역(41)을 향하는 부분과 게이트 전극(22)이 P 플로팅 영역(50)을 향하는 부분에서, 게이트 전압이 스위치 ON 되는 경우에 전하가 분산된다. 그 결과, 온-저항이 커지게 된다.
다른 한편으로, 도 31의 반도체 장치에 관해서는, P 플로팅 영역(59)이 게이트 트렌치(21)로부터 멀리 형성된다. 그러므로 보다 높은 내전압 설계가 온-저항 문제를 피하면서 의도될 수 있다. 하지만, N- 드리프트 영역(12)에 의하여 완전히 둘러싸인 P 플로팅 영역(54)을 형성하기 위해서는 적어도 2번의 에피택셜 성장 공정이 필요하게 되는데, 이는 상당한 제작 시간이 걸리게 한다.
나아가, 종단 영역에서의 전계의 집중을 완화시키기 위해서는, 셀 영역에 형성된 각각의 P 플로팅 영역들의 두께와 다른 두께를 갖는 P 종단 확산 영역(61)을 형성하기 위한 공정이 필요하게 된다. 그러므로 제조 공정의 수가 더욱 많아지고 제작 시간이 오래 걸리게 된다. 또한, 열부하가 커지게 되므로, N- 드리프트 영역(12)(에피택셜 층)의 불순물이 확산되고 불순물 농도가 고르지 않게 된다. 불순물 농도의 불균일성을 보상하기 위하여, N- 드리프트 영역(12)의 두께가 두꺼워져야 하는데, 이는 큰 온-저항을 초래하게 된다.
본 발명은 종래의 트렌치 게이트형 반도체 장치들이 가지는 한 가지 이상의 상술된 문제점들을 해결하고자 고안되었다. 즉, 본 발명은 높은 내전압 설계 및 낮은 온-저항 설계 양자 모두를 실현하고 간단히 제조될 수 있는 절연 게이트형 반도체 장치 및 그 제조 방법을 제공하고자 한다.
상술된 문제점들을 해결하기 위하여, 본 발명은 반도체 기판에서 상면 측에 배치되어 제1도전형 반도체에 상응하는 바디 영역; 상기 바디 영역의 하면과 접촉하고 있고 제2도전형 반도체에 상응하는 드리프트 영역; 및 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치된 트렌치부를 포함하여 이루어지고, 상기 절연 게이트형 반도체는 상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체에 상응하는 플로팅 영역을 더 포함하여 이루어지며, 상기 트렌치부의 저부는 상기 플로팅 영역에 배치되고, 상기 트렌치부에는, 퇴적 절연층 위 쪽에 배치되어 상기 바디 영역을 향하고 있는 게이트 전극 및 퇴적 절연물로 이루어진 퇴적 절연층이 형성되며, 상기 퇴적 절연층의 상단은 상기 플로팅 영역의 상단보다 위 쪽에 있는 것을 특징으로 하는 절연 게이트형 반도체 장치를 제공한다.
즉, 본 발명에 따른 절연 게이트형 반도체 장치는 드리프트 영역에 의해 둘러싸인 플로팅 영역을 가진다. 상기 플로팅 영역으로 인하여, 스위치 OFF 때에 드리프트 영역의 공핍이 촉진될 수 있다. 나아가, 플로팅 영역은 복수의 부분들에서 전계의 피크들을 형성하는 것을 가능하게 함으로써, 최대 피크값이 낮아질 수 있다. 또한, 본 발명의 절연 게이트형 반도체 장치는 트렌치부 내에 퇴적 절연층을 가진다. 이에 따라, 게이트 절연막 및 게이트 전극이 트렌치부의 손상에 의해 영향을 받지 않게 된다. 그 결과, 소자 특성들의 저하 및 신뢰성의 저하가 제한될 수 있다. 나아가, 퇴적 절연층의 상단이 플로팅 영역의 상단보다 위 쪽에 있다. 이러한 위치설정은 게이트 전극과 플로팅 영역이 서로를 향하는 것을 방지하여, 온-저항이 증가하는 것을 제한할 수 있다.
본 발명의 절연 게이트형 반도체 장치는, 상기 드리프트 영역에 의해 둘러싸여 있는 상기 플로팅 영역의 상단보다 위 쪽에 배치되어 제1도전형 반도체에 상응하는 중간 플로팅 영역을 더 포함하여 이루어지고, 상기 트렌치부는 상기 중간 플로팅 영역을 관통하며, 상기 퇴적 절연층의 상단은 상기 중간 플로팅 영역의 상단보다 위 쪽에 배치되는 것이 바람직하다.
즉, 상술된 플로팅 영역과 유사한 기능을 하는 중간 플로팅 영역이 바디 영역과 플로팅 영역 사이에 배치된다. 이에 따라, 전계의 피크들이 적어도 세 부분에 형성될 수 있어, 최대 피크값이 보다 낮아질 수 있다. 그 결과, 보다 높은 내전압 설계와 보다 낮은 온-저항 설계 양자 모두가 실현될 수 있다. 중간 플로팅 영역의 수는 하나로 국한되는 것이 아니라 둘 이상일 수도 있음에 유의해야 한다. 중간 플로팅 영역의 수가 많아질수록, 전계의 보다 큰 피크들이 형성될 수 있어 최대 피크값을 낮추는 것이 가능하게 된다.
본 발명의 제1항에 따른 절연 게이트형 반도체 장치는, 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치되고 내부가 절연물로 채워지는 보조 트렌치부; 및 상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체에 상응하는 보조 플로팅 영역을 더 포함하여 이루어지고, 상기 보조 트렌치부의 저부는 상기 보조 플로팅 영역 내에 배치되는 것이 바람직하다. 다시 말해, 복수의 플로팅 영역(보조 플로팅 영역들을 포함함)이 드리프트 영역 내에 형성된다. 이러한 구조는 드리프트 영역 내의 플로팅 영역들의 밀도를 높게 만들기 때문에, 플로팅 영역 등의 크기와 같은 제조마진이 크게 취해질 수 있다.
나아가, 본 발명의 절연 게이트형 반도체 장치에서는, 트렌치부의 깊이와 보조 트렌치부의 깊이가 상이한 것이 바람직하다. 이에 따라, 플로팅 영역 및 보조 플로팅 영역이 두께 방향으로 상이하게 배치될 수 있다. 따라서, 전계의 피크들이 세 부분에 형성될 수 있고, 최대 피크값이 보다 낮아질 수 있다.
다른 한편으로는, 트렌치부의 깊이와 보조 트렌치부의 깊이가 동일한 것이 바람직할 수도 있다. 트렌치부의 깊이와 보조 트렌치부의 깊이가 동일한 경우, 이들 트렌치부 양자 모두는 동일한 제조 단계에서 형성될 수 있다. 그러므로 제조 단계의 수가 감소될 수 있다. 나아가, 인접하고 있는 플로팅부들간의 거리가 짧기 때문에, 드리프트 영역의 밀도가 높은 경우에도 공핍층이 상기 플로팅부들을 확실하게 연결시킬 수 있다. 그러므로 보다 낮은 온-저항 설계가 실현될 수 있다. 나아가, 플로팅 영역의 크기도 작게 취해질 수 있다. 또한, 열 확산 처리가 동일한 제조 단계에서 행해질 수 있으므로, 불순물의 확산이 거의 없고, 열 확산 처리로 인한 온-저항의 저하가 제한될 수 있다. 트렌치부의 깊이와 보조 트렌치부의 깊이는 서로 정확하게 일치할 필요는 없다는 점에 유의한다. 즉, 트렌치를 형성할 때에 발생하는 사소한 깊이 차이는 동일한 깊이의 범위 내에 있는 것으로 간주된다.
나아가, 본 발명의 또 다른 실시형태에 따르면, 반도체 기판에서 상면 측에 배치되어 제1도전형 반도체에 상응하는 바디 영역; 상기 바디 영역의 하면과 접촉하고 있고 제2도전형 반도체에 상응하는 드리프트 영역; 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치된 트렌치부; 및 상기 바디 영역을 향하면서 상기 트렌치부 내에 배치된 게이트 전극을 포함하여 이루어지고, 상기 절연 게이트형 반도체 장치는, 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치되고 내부가 절연물로 채워지는 보조 트렌치부; 및 상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체에 상응하는 보조 플로팅 영역을 더 포함하여 이루어지며, 상기 보조 트렌치부의 저부는 상기 보조 플로팅 영역 내에 배치되는 것을 특징으로 하는 절연 게이트형 반도체 장치가 제공된다.
다시 말해, 본 발명의 또 다른 실시형태에 관한 절연 게이트형 반도체 장치는 드리프트 영역에 의해 둘러싸인 보조 플로팅 영역을 가진다. 상기 보조 플로팅 영역은 OFF 상태에서 드리프트 영역의 공핍화를 촉진시킬 수 있다. 나아가, 보조 플로팅 영역은 상기 보조 플로팅 영역을 위한 보조 트렌치부 아래 쪽에 배치된다. 그러므로 게이트 전극의 크기 및 위치설정을 고려할 필요가 전혀 없다. 이에 따라, 보조 플로팅 영역의 설계 유연성이 높다. 다른 한편으로, 게이트 전극이 형성되는 트렌치부의 저부에 플로팅 영역을 배치하여야만 하는 것은 아니다. 그러므로 저부로부터의 이온 주입이 없는 한, 소자 특성들의 저하 및 신뢰성의 저하와 같은 문제점들이 발생하지 않는다.
본 발명의 절연 게이트형 반도체 장치는, 상기 드리프트 영역에 의해 둘러싸여 있는 상기 보조 플로팅 영역의 상단보다 위 쪽에 배치되어 제1도전형 반도체에 상응하는 보조 중간 플로팅 영역을 더 포함하여 이루어지고, 상기 보조 트렌치부는 상기 보조 중간 플로팅 영역을 관통하며, 상기 퇴적 절연층의 상단은 상기 보조 중간 플로팅 영역의 상단보다 위 쪽에 배치되는 것이 바람직하다. 이에 따라, 전계의 피크들이 적어도 세 부분에 형성될 수 있고, 최대 피크값이 낮아질 수 있다. 따라서, 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계 양자 모두가 실현될 수 있다.
본 발명의 절연 게이트형 반도체 장치는, 게이트 전극이 그 사이에 삽입되는 상기 보조 트렌치부를 향하는 제2보조 트렌치부로서, 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치되고 내부가 절연물로 채워지는 상기 제2보조 트렌치부; 및 상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체에 상응하는 제2보조 플로팅 영역을 포함하여 이루어지고, 상기 보조 트렌치부의 깊이와 상기 제2보조 트렌치부의 깊이는 상이한 것이 바람직하다.
다시 말해, 보조 트렌치부의 깊이와 제2보조 트렌치부의 깊이가 상이하기 때문에, 보조 플로팅 영역 및 제2보조 플로팅 영역이 두께 방향으로 상이하게 배치된다. 이에 따라, 전계의 피크들이 세 부분에 형성될 수 있고, 최대 피크값이 낮아질 수 있다. 나아가, 보조 플로팅 영역 및 제2보조 플로팅 영역이 동일한 열 확산 처리에서 형성될 수 있어, 열부하가 작게 취해진다.
본 발명의 절연 게이트형 반도체 장치에서는, 상기 보조 트렌치부가 상기 반도체 기판의 상단 측에서 볼 때, 도트(dot) 패턴의 구조인 것이 바람직하다. 따라서, 전류 경로가 넓게 취해지고 보다 낮은 온-저항 설계가 실현될 수 있다.
본 발명의 절연 게이트형 반도체 장치는, 셀 영역 주위의 영역에, 내부가 절연물로 채워지는 종단 트렌치부; 및 상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체에 상응하는 종단 플로팅 영역이 배치되며, 상기 종단 트렌치부의 저부는 상기 종단 플로팅 영역 내에 배치되는 것이 바람직하다.
다시 말해, 플로팅 영역과 유사한 기능을 하는 플로팅 영역도 종단 영역에 배치된다. 이에 따라, 보다 높은 내전압 설계가 종단 영역에 대해 실현될 수 있다. 나아가, 종단 플로팅 영역의 크기가 셀 영역 내의 플로팅 영역의 크기와 동일하다. 그러므로 크기 결정에 있어 콤팩트하면서도 유연하다. 또한, 종단 플로팅 영역 및 플로팅 영역이 동일한 제조 단계에서 형성될 수 있으므로, 간단히 형성될 수 있다. 나아가, 이러한 영역들은 동일한 제조 단계에서 형성되기 때문에, 열부하가 종래의 반도체 장치의 경우에 비해 작다.
본 발명에 따르면, 반도체 기판에서 상면 측에 배치되어 제1도전형 반도체에 상응하는 바디 영역; 상기 바디 영역의 하면과 접촉하고 있고 제2도전형 반도체에 상응하는 드리프트 영역; 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치된 트렌치부; 및 상기 바디 영역을 향하면서 상기 트렌치부 내에 배치된 게이트 전극을 포함하여 이루어지는 절연 게이트형 반도체 장치의 제조 방법에 있어서, 상기 드리프트 영역과 상기 바디 영역들이 형성된 상기 반도체 기판 내에 상기 트렌치부를 형성하는 트렌치부 형성 단계; 상기 트렌치부 형성 단계에서 형성된 트렌치부의 저부로부터 불순물을 주입하는 불순물 주입 단계; 불순물이 상기 불순물 주입 단계를 통해 주입된 후, 상기 트렌치부 내에 절연물을 퇴적하는 절연물 퇴적 단계; 및 불순물이 상기 절연물 퇴적 단계에서 주입된 후, 열 확산 처리를 적용함으로써 플로팅 영역을 형성하는 플로팅 영역 형성 단계를 포함하여 이루어지는 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법도 제공된다.
상기 제조 방법에서, 출발 기판은, 드리프트 영역이 에피택셜 성장 등에 의하여 형성되고, 그 후에 바디 영역이 이온 주입 등과 같은 불순물도입기술과 열 확산 처리에 의해 그 위에 형성되도록 형성된 반도체 기판에 상응한다. 그 후, 트렌치부 형성 단계에서 그 출발물의 상단으로부터 바디 영역을 관통하여 트렌치부가 형성된다. 다음으로, 플로팅 영역 형성 단계에서, 트렌치부로부터의 불순물을 주입하여 플로팅 영역이 형성된다. 즉, 플로팅부는 드리프트 영역 및 바디 영역의 형성 후에 형성된다. 그러므로 플로팅 영역의 형성 후에 다시 에피택셜 성장에 의하여 단결정실리콘 층을 형성하기 위한 단계가 필요하지 않게 된다. 이에 따라, 플로팅 영역을 포함하는 절연 게이트형 반도체 장치가 간단한 제조 단계들로 제조될 수 있다.
본 발명의 절연 게이트형 반도체 장치의 제조 방법은, 불순물이 상기 불순물 주입 단계에서 주입된 후, 상기 트렌치부의 저부 아래를 추가로 드릴링하는 트렌치부 드릴링 단계; 및 상기 트렌치부 드릴링 단계에서 추가로 드릴링된 상기 트렌치부의 저부로부터 불순물을 재주입하는 불순물 재주입 단계를 더 포함하여 이루어지는 것이 바람직하다. 이에 따라, 첫 번째 에피택셜 성장에 의해 형성된 반도체 기판의 두께 방향으로 형성된 플로팅 영역의 복수의 단계들이 이루어진다.
본 발명의 절연 게이트형 반도체 장치의 제조 방법에서, 상기 트렌치부는 셀 영역 및 상기 트렌치부 형성 단계에서 상기 셀 영역의 주변 영역 내에 형성되고, 상기 절연물 퇴적 단계는, 상기 트렌치부 형성 단계에서 형성된 상기 트렌치부의 내부를 절연물로 채워지는 절연물 충전 단계; 및 상기 절연물 충전 단계에서 절연물로 채워지는 상기 트렌치부, 특히 상기 셀 영역에서의 트렌치부 내의 절연물의 일부를 제거함으로써 퇴적 절연층의 높이를 조정하는 퇴적물 조정 단계를 포함하여 이루어지는 것이 바람직하다.
다시 말해, 트렌치부는 트렌치부 형성 단계에서 셀 영역과 종단 영역의 주변 영역에 형성되는 것이 바람직하다. 이에 따라, 종단 영역을 형성하기 위한 특별한 제조 방법을 부가하지 않고도, 트렌치부의 형성 후에 플로팅 영역 형성 단계에서, 셀 영역 이외의 영역에 플로팅 영역이 형성될 수 있다. 나아가, 절연물 충전 단계에서, 트렌치부의 내부에 절연물이 채워진다. 후속해서, 절연물의 일부가 퇴적물 조정 단계에서 셀 영역 내의 트렌치부로부터만 제거된 후, 게이트 전극형성단계에서 트렌치부의 제거된 부분에 게이트 전극이 형성된다. 이에 따라, 게이트 전극이 형성되는 트렌치부가 셀 영역 내에 형성되고, 절연물이 채워지는 트렌치부 전체는 상기 셀 영역의 주변 영역 내에 형성된다.
도 1은 제1실시예에 관한 절연 게이트형 반도체 장치의 구조를 도시한 단면도이다.
도 2는 제1실시예에 관한 절연 게이트형 반도체 장치(2단-구조의 P 플로팅 영역)의 구조를 도시한 단면도이다.
도 3은 도 1에 관한 절연 게이트형 반도체 장치의 제조 공정을 예시한 도면이다.
도 4는 도 2에 관한 절연 게이트형 반도체 장치의 제조 공정을 예시한 도면이다.
도 5는 드레인-소스 사이 부분에서의 전압과 전류의 관계를 도시한 그래프이다(게이트 전압은 일정).
도 6은 각각의 게이트 전압에 대한 드레인-소스 사이 부분에서의 전압과 전류의 관계를 도시한 그래프이다.
도 7은 제2실시예에 관한 절연 게이트형 반도체 장치의 구조를 도시한 단면도이다.
도 8은 제2실시예에 관한 절연 게이트형 반도체 장치(2단-구조의 P 플로팅 영역)의 구조를 도시한 단면도이다.
도 9는 제2실시예에 관한 절연 게이트형 반도체 장치(두께 방향의 위치에서 상이한 P 플로팅 영역)의 구조를 도시한 단면도이다.
도 10은 스트라이프-패턴의 트렌치를 구비한 절연 게이트형 반도체 장치의 배열을 도시한 평면도이다.
도 11은 메시-패턴의 트렌치를 구비한 절연 게이트형 반도체 장치의 배열을 도시한 평면도이다.
도 12는 도 8에 관한 절연 게이트형 반도체 장치의 제조 공정을 예시한 도면이다.
도 13은 제3실시예에 관한 절연 게이트형 반도체 장치의 구조를 도시한 단면도이다.
도 14는 제3실시예에 관한 절연 게이트형 반도체 장치(두께 방향의 위치에서 상이한 P 플로팅 영역)의 구조를 도시한 단면도이다.
도 15는 제3실시예에 관한 절연 게이트형 반도체 장치(두께 방향의 위치에서 동일한 P 플로팅 영역)의 구조를 도시한 단면도이다.
도 16은 도트-패턴의 트렌치를 구비한 절연 게이트형 반도체 장치의 배열(1)을 도시한 평면도이다.
도 17은 도트-패턴의 트렌치를 구비한 절연 게이트형 반도체 장치의 배열(2)을 도시한 평면도이다.
도 18은 도 13에 관한 절연 게이트형 반도체 장치의 제조 공정을 예시한 도면이다.
도 19는 도 15에 관한 절연 게이트형 반도체 장치의 제조 공정을 예시한 도면이다.
도 20은 제4실시예에 관한 절연 게이트형 반도체 장치의 종단 구조를 도시한 단면도이다.
도 21은 위에서 본 도 20에 관한 반도체 장치의 레이아웃을 도시한 도면이다.
도 22는 도 20에 관한 절연 게이트형 반도체 장치의 제조 공정을 예시한 도면이다.
도 23은 도 21에 관한 반도체 장치의 X-X 단면에서의 전위 분포를 도시한 도면이다.
도 24는 도 20에 관한 반도체 장치의 Y-Y 단면에서의 전계강도(field intensity)를 도시한 도면이다.
도 25는 전도도(conductivity)-변조형 반도체 장치의 구조를 도시한 단면도이다.
도 26은 부하 단락시, 종래의 절연 게이트형 반도체 장치의 전류 경로를 도시한 도면이다.
도 27은 부하 단락시, 상기 실시예들에서의 절연 게이트형 반도체 장치의 전류 경로를 도시한 도면이다.
도 28은 홀배리어 층이 형성되는 절연 게이트형 반도체 장치의 구조(1)를 도시한 단면도이다.
도 29는 홀배리어 층이 형성되는 절연 게이트형 반도체 장치의 구조(2)를 도시한 단면도이다.
도 30은 종래의 절연 게이트형 반도체 장치(1)의 구조를 도시한 단면도이다.
도 31은 종래의 절연 게이트형 반도체 장치(2)의 구조를 도시한 단면도이다.
도 32는 종래의 절연 게이트형 반도체 장치의 종단 구조를 도시한 단면도이다.
이하, 본 발명의 예시적인 실시예들을 첨부 도면들을 참조하여 상세히 설명한다. 실시예들에 있어서, 본 발명은 절연 게이트에 전압을 인가하여 드레인과 소스(DS) 간의 도통을 제어하기 위한 파워 MOS 에 적용된다.
[제1실시예]
제1실시예의 절연 게이트형 반도체 장치(100)(이하, 반도체 장치(100)라 함)는 도 1의 단면도에 도시된 구조를 가진다. 도 1에서, 도 30에 도시된 종래의 반도체 장치에서와 동일한 도면부호들을 갖는 구성요소들은 동일한 기능들을 가진다. 본 명세서에서는, 초기 기판(start substrate)에 의해 형성된 전체 조립체 및 에피택셜 성장에 의해 상기 초기 기판 상에 형성된 단결정 실리콘부를 반도체 기판이라 한다.
반도체 장치(100)에 있어서, 반도체 기판에서 도 1의 상면 측에는, 접촉 저항(contact resistance)을 낮추기 위하여 고농도로 제공된 P+ 소스 영역(32)과 함께 N+ 소스 영역(31)이 형성된다. 다른 한편으로, 하면 측에는, N+ 드레인 영역(11)이 제공된다. 그들 사이에는, P- 바디 영역(41)과 N- 드리프트 영역(12)이 상면 측으로부터 제공된다. P- 바디 영역(41)과 N- 드리프트 영역(12)의 조합된 영역(이하, 에피택셜층이라 함)의 두께는 대략 5.5 ㎛ 정도이다(여기서, P- 바디 영 역(41)의 두께는 대략 1.2 ㎛ 정도이다).
반도체 기판의 상면 측의 일부를 파서, 게이트 트렌치(21)가 형성된다. 게이트 트렌치(21)의 깊이는 대략 3.2 ㎛ 정도이고, 그것은 P- 바디 영역(41)을 관통한다. 게이트 트렌치(21)의 저부에는, 절연물의 퇴적에 의해 퇴적 절연층(23)이 형성된다. 보다 상세하게는, 게이트 트렌치(21)의 저부로부터 대략 1.7 ㎛ 정도의 높이까지 실리콘 산화물의 수집에 의해 퇴적 절연층(23)이 형성된다. 또한, 퇴적 절연층(23) 상에는, 도체(예컨대, 폴리실리콘)의 퇴적에 의해 게이트 전극(22)이 형성된다. 게이트 전극(22)의 하단은 P- 바디 영역(41)의 하면 밑에 위치한다. 게이트 전극(22)은 게이트 트렌치(21)의 벽면에 형성된 게이트 절연막(24)에 의해 반도체 기판의 N+ 소스 영역(31) 및 P- 바디 영역(41)에 대향한다. 즉, 게이트 전극(22)은 게이트 절연막(24)에 의하여 N+ 소스 영역(31) 및 P- 바디 영역(41)으로부터 절연된다. 이러한 구조를 갖는 반도체 장치(100)에서는, 게이트 전극(22)에 전압을 인가하여, 채널 효과가 P- 바디 영역(41)에 발생되고, 이에 따라 N+ 소스 영역(31)과 N+ 드레인 영역(11) 간의 도통이 제어된다.
또한, 상기 반도체 기판들은 N- 드리프트 영역(12)에 의해 에워싸인 P 플로팅 영역(51)을 포함한다. 도 1의 단면도에 도시된 바와 같이, P 플로팅 영역(51)의 단면은 게이트 트렌치(21)의 저부 상에 센터링된 0.6㎛의 반경의 원형에 가깝다. 각각의 게이트 트렌치(21)는 대략 3.0 ㎛ 정도의 피치(pitch)로 형성된다. 그러므로 인접한 P 플로팅 영역(51, 51)들 사이에는, 충분한 간격이 보장된다. 따라서, ON 상태에서 P 플로팅 영역(51)의 존재가 드레인 전류의 흐름을 방해하지 않을 것이다. P 플로팅 영역(51)의 반경(대략 0.6 ㎛ 정도)은 퇴적 절연층(23)의 두께(대략 1.7 ㎛ 정도)의 1/2 보다 작다. 그러므로 상기 퇴적 절연층(23)의 상단은 P 플로팅 영역(51)의 상단보다 높게 위치한다. 이에 따라, 퇴적 절연층(23) 상에 퇴적되는 게이트 전극(22)은 P 플로팅 영역(51)에 대향하지 않는다.
본 실시예의 반도체 장치(100)는 게이트 전극(22)을 통합시키는 게이트 트렌치(21) 밑에 제공되는 P 플로팅 영역(51)을 가지며, 이것을 구비하지 않은 절연 게이트형 반도체 장치에 비해 다음과 같은 특성들을 가진다. 즉, 게이트 전압이 스위치 off 인 경우, DS 전압에 의하여, N- 드리프트 영역(12)에서의 P- 바디 영역(41)과의 PN 접합 위치로부터 공핍층이 형성된다. 전계강도의 피크는 PN 접합 위치 부근에서 나타난다. 공핍층의 선단이 P 플로팅 영역(51)에 도달하면, P 플로팅 영역(51)은 펀치-스루(punch-through) 상태로 떨어지고, 전위가 고정된다. DS 인가 전압이 높으면, P 플로팅 영역(51)의 하단으로부터도 공핍층이 형성된다. P- 바디 영역(41)과의 PN 접합 위치로부터 별도로, 전계강도의 피크는 P 플로팅 영역(51)의 하단 부근에도 나타난다. 즉, 전계의 피크가 두 위치에 형성될 수 있고, 최대 피크값이 낮아질 수 있다. 그 결과, 보다 높은 내전압 설계가 실현된다. 높은 내전압으로 인하여, N- 드리프트 영역(12)의 불순물 농도를 높임으로써, 보다 낮은 온-저항 설계가 실현된다.
더욱이, 반도체 장치(100)는 게이트 트렌치(21)에 제공되는 퇴적 절연층(23)을 가지므로, 다음과 같은 특성들도 가진다. 다시 말해, 후술하는 바와 같이, P 플로팅 영역(51)이 게이트 트렌치(21)의 저부로부터 이온 주입 등에 의해 형성되기 때문에, 게이트 트렌치(21)의 저부가 다소 손상된다. 하지만, 퇴적 절연층(23)의 존재에 의하여, 게이트 트렌치(21)의 저부 손상의 효과들을 피할 수 있으며, 소자 특성의 저하 또는 신뢰성의 상실과 같은 결함들이 방지될 수 있다. 퇴적 절연층(23)에 의해서도, 게이트 전극(22)과 P 플로팅 영역(51)의 대면(confrontation)으로 인한 효과들이 줄어들고, P- 바디 영역(41)에서의 온-저항이 감소된다. 퇴적 절연층(23)을 갖지 않는 구조에 비해, 게이트 전극(22)이 보다 작기 때문에, 게이트-드레인 용량 Cgd가 적고, 스위칭 속도가 보다 빠르다.
복수의 P 플로팅 영역들이 반도체 장치의 두께 방향으로 제공될 수도 있다. 예를 들어, 도 2에 도시된 바와 같이, 2단계의 P 플로팅 영역들이 제공될 수도 있다. 도 2에 도시된 반도체 장치(101)에서는, 도 1에 도시된 반도체 장치(100)에 비해, 보다 깊은 (대략 8.5 ㎛ 정도) 에피택셜층 및 게이트 트렌치(21)가 제공된다. 이는 또한 게이트 트렌치(21)의 저부 상에 센터링된 P 플로팅 영역(51) 및 상기 P 플로팅 영역(51)과 P- 바디 영역(41) 사이에 위치한 P 플로팅 영역(52)도 구비한다. 그 결과, P- 바디 영역(41)과의 PN 접합 위치로부터 형성된 공핍층이 P 플로팅 영역(52)에 일단 도달한 후, P 플로팅 영역(51)에 도달한다. 이에 따라, P- 바디 영역(41)과의 PN 접합 위치는 별도로 하고, 전계강도의 피크가 P 플로팅 영역(52)의 하단과 P 플로팅 영역(51)의 하단 양자 모두에서 나타난다. 그러므로 전계의 세 피크들이 형성되며, 최대 피크값이 더욱 감소될 수도 있다. 부수적으로, P 플로팅 영역(51)과 P- 바디 영역(41) 사이에 위치한 P 플로팅 영역(52)들의 수를 증가시켜, 전계의 피크들의 수가 증가될 수 있다. 이에 따라, P 플로팅 영역(52)들의 수 가 늘어날수록, 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계가 실현될 수 있다.
도 1에 도시된 반도체 장치(100)의 제조 공정을 도 3을 참조하여 설명한다. 우선 첫째로, N-형 실리콘 층이 N+ 드레인 영역(11)으로서 N+ 기판 상에 에피택셜 성장에 의해 형성된다. 이러한 N-형 실리콘 층(에피택셜층)은 N- 드리프트 영역(12), P- 바디 영역(41) 및 N+ 소스 영역(31)의 영역들을 형성한다. 이어지는 이온 주입 등에 의하여, P- 바디 영역(41) 및 N+ 소스 영역(31)이 형성된다. 그 결과, 에피택셜층을 갖는 반도체 기판이 도 3의 (a)에 도시된 바와 같이 N+ 드레인 영역(11) 상에서 제조된다.
다음으로, 도 3의 (b)에 도시된 바와 같이, P- 바디 영역(41)을 관통하여, 그 저부가 N- 드리프트 영역(12)에 도달할 때까지 게이트 트렌치(21)가 형성된다. 추후에, 열산화 처리에 의하여, 대략 50 nm의 두께를 갖는 산화막(95)이 게이트 트렌치(21)의 벽 상에 형성된다. 또한, 도 3의 (c)에 도시된 바와 같이, 게이트 트렌치(21)의 저부로부터 이온 주입이 시작된다. 이온 주입은 산화막(95)을 형성한 후에 수행되는데, 그 이유는 이온 주입이 게이트 트렌치(21)의 측벽에는 적용되지 않기 때문이다. 이온 주입 후, 게이트 트렌치(21) 내의 산화막(95)이 제거된다. 상기 산화막을 매입(burying)하는 경우, 계면 상태의 문제가 있거나 또는 얇은 산화막이 실리콘면 상에 형성될 때에 절연물을 매입하기에 더 좋다면, 대략 50 nm의 얇은 열산화막을 형성한 후에 상기 절연막을 매입하는 것이 더 좋다. 이러한 공정은 실리콘면이 노출되는 경우에 절연물을 매입하기에 더 좋다면 필요하지 않다.
도 3의 (d)에 도시된 바와 같이, 절연물(실리콘산화물 등)(23)은 CVD 에 의하여 게이트 트렌치(21) 내에 퇴적된다. 절연물의 어닐링(annealing) 및 P 플로팅 영역(51)의 형성 양자 모두를 위하여 열확산이 처리된다. 그 결과 P 플로팅 영역(51)이 형성된다. P 플로팅 영역(51)의 크기는 게이트 트렌치(21)의 저부 치수에 의해 결정된다. 두께 방향으로의 P 플로팅 영역(51)의 위치는 트렌치의 깊이에 의해 결정된다. 즉, P 플로팅 영역(51)이 게이트 트렌치(21)를 토대로 결정되기 때문에, 그 치수 정밀도가 높다. 다음으로, 도 3의 (e)에 도시된 바와 같이, 절연물이 퇴적되는 반도체 기판을 에칭함으로써, 절연물의 일부가 제거된다. 따라서, 게이트 전극(22)을 형성하기 위한 간격이 보존된다.
게이트 트렌치(21)의 벽면과 반도체 기판의 상부 상에서의 열산화에 의해 산화막(24)이 형성된다. 이것은 게이트 산화막(24)이다. 앞선 단계에서 보존된 간격에는, 도체(폴리실리콘 등)가 퇴적되고, 도 3의 (f)에 도시된 바와 같이 게이트 전극(22)이 형성된다. 그런 다음, 소스 전극 및 드레인 전극을 형성함으로써, 절연 게이트형 반도체 장치, 즉 반도체 장치(100)가 도 3의 (g)에 도시된 바와 같이 제조된다.
도 2에 도시된 반도체(101)는 도 4에 도시된 제조 공정으로 제조된다. 이러한 제조 공정에 있어서, 게이트 트렌치(21)를 형성한 다음 이온 주입(도 3의 (c)에 해당함)의 단계까지는 도 1에 도시된 반도체 장치(100)의 제조 공정과 동일하다. 그 후, 이온 주입 후의 반도체 기판에서는, 절연물의 퇴적 없이, 열확산이 처리된다. 그 결과, 도 4의 (d)에 도시된 바와 같이 P 플로팅 영역(52)이 형성된다.
도 4의 (e)에 도시된 바와 같이, 다시 에칭에 의하여, 게이트 트렌치(21)가 많이 깎인다. 도 4의 (f)에 도시된 바와 같이, 열산화 처리에 의하여, 게이트 트렌치(21)의 벽 상에 산화막(95)이 형성된다. 게이트 트렌치(21)의 저부로부터, 다시 이온 주입이 실행된다. 이온 주입 후, 게이트 트렌치(21) 내의 산화막(95)이 제거된다. 산화막 매입시, 계면 상태의 문제가 있거나, 또는 얇은 산화막이 실리콘면 상에 형성될 때에 절연물을 매입하기에 더 좋다면, 대략 50 nm의 얇은 열산화막을 형성한 후에 상기 절연막을 매입하는 것이 더 좋다. 이러한 공정은, 실리콘면이 노출되는 경우에 절연물을 매입하기에 더 좋다면 필요하지 않다.
도 4의 (g)에 도시된 바와 같이, 절연물(실리콘산화물 등)(23)은 CVD 에 의하여 게이트 트렌치(21) 내에 퇴적된다. 절연물의 어닐링 및 P 플로팅 영역(51)의 형성 양자 모두를 위하여 열확산이 처리된다. 그 결과 P 플로팅 영역(51)이 형성된다.
도 3의 (e) 후의 공정에서와 동일한 절차에 있어서, 게이트 트렌치(21)에 통합되는 게이트 전극(22)은 도 4의 (h)에 도시된 바와 같이 형성된다. 그런 다음, 소스 전극 및 드레인 전극을 형성함으로써, 절연 게이트형 반도체 장치, 즉 도 4의 (i)에 도시된 반도체 장치(101)가 제조된다. P 플로팅 영역(52)의 수는 도 4의 (d)에서 도 4의 (f)까지의 공정을 반복함으로써 두께 방향으로 증가될 수 있다.
도 1에 도시된 반도체 장치(100)에는, DS 내전압 및 온-저항의 측정 결과들이 설명되어 있다. 도 5는 0V로 고정된 게이트 전압 Vg을 갖는 DS 전압 Vds 및 전류 Ids의 관계를 도시한 그래프이다. 도 5에 도시된 바와 같이, 전압 Vds가 10V 내 지 70V 내에 있는 동안에는, 전류 Ids의 값이 거의 일정하다. 전압 Vds가 72V를 초과하면, 전류 Ids가 갑자기 증가한다. 72V 에서 절연파괴(breakdown)가 발생한 것으로 공지되어 있다. 도 6은 게이트 전압 Vg가 가변적인 DS 전압 Vds 및 전류 Ids의 관계를 도시한 시뮬레이션 그래프이다. 그래프의 기울기는 DS 온-저항에 해당한다. 일반적으로, 실리콘 한계(단극 한계)는 아래 수학식 1에서 계산된 온-저항(Ron)으로 표현된다. 수학식 1에서, Vb는 내전압을 표시한다.
Ron = 8.33 x 10-9(Vb)2.5
예를 들어, 내전압이 72 V인 경우, 온-저항 36.6mΩ·mm2이 단극 한계(unipolar limit)이다. 상기 실시예에서, 예컨대 게이트 전압 Vg = 15 V에서는, 온-저항은 도 6의 Vg = 15 V의 그래프 기울기로부터 34.0mΩ·mm2 이었다. 그러므로 상기 실시예의 절연 게이트형 반도체 장치는 단극 한계를 초과하는 보다 높은 온-저항 설계를 실현한다.
[제2실시예]
제2실시예의 절연 게이트형 반도체 장치(200)(이하 반도체 장치(200)이라 함)는 도 7의 단면도에 도시된 구조를 가진다. 상기 실시예에서의 반도체 장치(200)의 특징은, 트렌치의 저부가 P 플로팅 영역 내에 위치하는, P 플로팅 영역을 위한 트렌치가 제공된다는 점이다. 이에 관하여, 게이트 전극과 통합된 트렌치의 저부가 P 플로팅 영역에 위치하는 반도체 장치(100)(도 1 참조)와 상이하다. 도 7에서, 도 1에 도시된 반도체 장치(100)에서와 동일한 도면부호들을 갖는 구성요소들은 동일한 기능들을 가진다.
제1실시예의 반도체 장치(100)와 동일하게 반도체 장치(200)는, N+ 소스 영역(31), N+ 드레인 영역(11), P- 바디 영역(41) 및 N- 드리프트 영역(12)을 포함하여 이루어진다. 상기 반도체 장치(200)의 상면 측의 일부를 파서, 게이트 트렌치(21)가 형성된다. 게이트 트렌치(21)는 게이트 전극(22)과 통합된다. 게이트 전극(22)은 게이트 트렌치(21)의 벽 상에 형성되는 게이트 절연막(24)에 의해 P- 바디 영역(41)으로부터 절연된다. 반도체 장치(200)에서는, 게이트 전극(22)에 전압을 인가함으로써, 채널 효과가 바디 영역(41)에 발생되고, 이에 따라 N+ 소스 영역(31)과 N+ 드레인 영역(11) 간의 도통이 제어된다.
반도체 장치(200)는, 게이트 전극(22)과 통합된 게이트 트렌치(21)와는 별도로, 게이트 트렌치(21)의 양쪽에 제공되는 트렌치(25, 25)들을 포함한다. 각각의 트렌치(25)에는 절연물이 채워진다. 또한, P 플로팅 영역(54)은, N- 드리프트 영역(12)에 의해 둘러싸여 있는 트렌치(25)의 저부와 접촉하여 형성된다. P 플로팅 영역(54)의 단면은 도 7의 단면도에 도시된 바와 같이 트렌치(25)의 저부 상에 센터링된 원형에 가깝다.
제1실시예의 반도체 장치(100)와 동일하게 본 실시예의 반도체 장치(200)에서는, P 플로팅 영역(54)을 형성함으로써, 전계의 피크가 두 위치에 형성되고, 최대 피크값이 감소될 수 있다. 제1실시예의 반도체 장치(100)와 비교하여, 다음과 같은 특징들을 가진다. 즉, 게이트 전극의 구조가 종래의 구조와 동일하고 제조하 기가 쉽다. 다시 말해, 게이트 전극(22)과 P 플로팅 영역(54) 간의 거리가 제1반도체 장치(100)에 비해 보다 길다. 이에 따라, 전류 경로를 유지하기가 보다 쉽고, 보다 낮은 온-저항 설계가 실현될 수 있다. 그 이외에, 게이트 전극(22)에 대향하는 P 플로팅 영역이 제공되지 않기 때문에, 이온 주입의 영향들이나 온-저항의 증가의 문제들이 없다.
또한, 제1실시예의 반도체 장치(100)에서와 동일하게, 복수의 P 플로팅 영역들이 반도체 장치의 두께 방향으로 제공될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, P 플로팅 영역들이 2-단 구조로 형성될 수도 있다. 도 8에 도시된 반도체 장치(201)에서는, 트렌치(25)들이 도 7에 도시된 반도체 장치(200)에서보다 깊게 형성된다. 게이트 전극(22)을 위한 게이트 트렌치(21)는 도 7에 도시된 반도체 장치(200)와 동일한 깊이를 가지지만, 반도체 장치(201)에서는, 트렌치(25)의 저부 상에 센터링된 P 플로팅 영역(54)이 상기 P 플로팅 영역(54)과 P- 바디 영역(41) 사이에 위치한 P 플로팅 영역(55)과 함께 형성된다. 그 결과, 전계의 피크가 세 위치에 형성되고, 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계가 추가로 실현될 수 있다.
그 이외에, 도 9에 도시된 바와 같이, 깊이가 트렌치(25)와 같지 않은 트렌치(26)에는 트렌치(25)와 트렌치(26) 사이에 배치되어 있는 게이트 전극(22)이 제공될 수도 있다. 이러한 트렌치(26)에는 또한 절연물이 채워지고, 그 저부는 P 플로팅 영역(56)에 위치된다. 즉, P 플로팅 영역(56)은 P 플로팅 영역(54)으로부터 두께 방향으로 상이한 위치에 위치한다. 그러므로 도 8에 도시된 반도체 장치(201) 와 동일하게, 전계의 피크가 세 위치에 형성된다. 그러므로 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계가 실현될 수 있다. 반도체 장치(202)에서는, 트렌치 피치가 반도체 장치(201)에서보다 약간 더 좁게 설계되어, 공핍층들이 폭 방향으로 보다 단단하게 연결되도록 한다. 반도체 장치(202)에서는, 단 하나의 P 플로팅 영역만이 각각의 트렌치와 접촉하여, 각각의 P 플로팅 영역을 형성하기 위한 열확산 공정 및 이온 주입이 단 한 번만 필요하게 된다. 이에 따라, 열 확산 처리로 인한 특성 저하가 최소화될 수 있다. 각각의 트렌치가 동일한 공정으로 채워질 수 있고, 제조 공정이 단순화된다.
각각의 트렌치의 형상은 도면에서 깊이 방향으로 긴 스트라이프 형상, 메시 형상, 도트 형상 등이다. 보다 높은 내전압 설계를 위해서는, 도 10에 도시된 스트라이프 형상이나 도 11에 도시된 메시 형상이 효과적일 수 있다.
도 8에 도시된 반도체 장치(201)의 제조 공정을 도 12를 참조하여 설명한다. 반도체 장치(201)의 게이트 전극(22) 및 게이트 트렌치(21)는 일반적인 구조를 가지며 공지된 제조 방법에 의해 형성된다. 도 12의 (a)에 도시된 바와 같이, 트렌치(25)는 P- 바디 영역을 관통하여 그 저부가 N- 드리프트 영역(12)까지 도달함으로써 형성된다. 다음으로, 트렌치(25)의 저부로부터의 이온 주입이 이루어진다. 그 후, 열확산 공정이 행해진다. 그 결과, P 플로팅 영역(55)이 형성된다. 이 상태에서, 반도체 기판을 토대로, 절연물이 트렌치(25) 내에 퇴적되고, 소스 전극 및 드레인 전극이 형성된 다음, 도 7에 도시된 반도체 장치(200)가 제조된다.
도 12의 (b)에 도시된 바와 같이 다시 에칭함으로써, 트렌치(25)가 깎이게 된다. 트렌치(25)의 저부로부터, 이온 주입이 다시 실행된다. 도 12의 (c)에 도시된 바와 같이, 절연물(23)이 CVD 에 의하여 게이트 트렌치(21) 내에 퇴적된다. 추후에, 절연물의 어닐링 및 P 플로팅 영역(54)의 형성을 위하여, 열확산 공정이 수행된다. 그 결과, P 플로팅 영역(54)이 형성된다. 그 후, 소스 전극 및 드레인 전극을 형성함으로써, 절연 게이트형 반도체 장치, 즉 도 12의 (d)에 도시된 반도체 장치(201)가 제조된다.
[제3실시예]
제3실시예의 절연 게이트형 반도체 장치(300)(이하 반도체 장치(300)이라 함)는 도 13의 단면도에 도시된 구조를 가진다. 상기 실시예에서의 반도체 장치(300)의 특징은, P 플로팅 영역이 게이트 전극용 트렌치 및 P 플로팅 영역용 트렌치 밑에 개별적으로 제공된다는 점, 즉 트렌치가 게이트 전극과 통합되지 않는다는 점이다. 이에 관하여, 게이트 전극용 게이트 트렌치(21) 밑에만 제공되는 P 플로팅 영역을 구비한 반도체 장치(100)(도 1 참조) 또는 P 플로팅 영역용 트렌치(25) 밑에만 제공되는 반도체 장치(200)(도 7 참조)와 상이하다. 도 13에서, 도 1에 도시된 반도체 장치(100) 및 도 7에 도시된 반도체 장치(200)에서와 동일한 도면부호들을 갖는 구성요소들은 동일한 기능들을 가진다.
제1실시예의 반도체 장치(100) 및 제2실시예의 반도체 장치(200)와 동일하게 반도체 장치(300)는, N+ 소스 영역(31), N+ 드레인 영역(11), P- 바디 영역(41) 및 N- 드리프트 영역(12)을 포함하여 이루어진다. 상기 반도체 장치(300)의 상면 측의 일부를 파서, 게이트 트렌치(21)가 형성된다. 게이트 트렌치(21)의 저부에는, 절연 물을 퇴적하여 퇴적 절연층(23)이 형성된다. 또한, 퇴적 절연층(23) 상에는, 게이트 전극(22)이 형성된다. 게이트 전극(22)은 게이트 트렌치(21)의 벽 상에 형성되는 게이트 절연막(24)에 의해 P- 바디 영역(41)으로부터 절연된다. 반도체 장치(200)에서는, 게이트 전극(22)에 전압을 인가함으로써, 채널 효과가 바디 영역(41)에 발생되고, 이에 따라 N+ 소스 영역(31)과 N+ 드레인 영역(11) 간의 도통이 제어된다.
반도체 기판은, 게이트 전극(22)과 통합된 게이트 트렌치(21) 이외에, 게이트 트렌치(21)의 양쪽에서 게이트 트렌치(21)보다 더 깊은 트렌치(25, 25)를 가진다. 트렌치(25)에는 절연물이 채워진다. 또한, N- 드리프트 영역(12)에 의해 둘러싸여 있는 P 플로팅 영역(51, 54)이 형성된다. P 플로팅 영역(51, 54)의 단면은 도 13의 단면도에 도시된 트렌치(25)의 저부 상에 센터링된 원형에 가깝다. 본 명세서에서는, 게이트 전극용 게이트 트렌치(21)의 저부가 위치하는 P 플로팅 영역을 "P 플로팅 영역(51)"이라 하고, P 플로팅 영역용 게이트 트렌치(25)의 저부가 위치하는 P 플로팅 영역을 "P 플로팅 영역(54)"이라 한다.
인접한 P 플로팅 영역(51, 54)들은 서로 접촉하지 않도록 배치된다. 인접한 P 플로팅 영역들이 서로 접촉한다면, ON 시간에 전류 경로가 좁아지고, 온-저항이 증가한다. OFF 시간에 P- 바디 영역(41)과 N- 드리프트 영역(12)의 PN 접합으로부터 아래쪽으로 뻗어 있는 공핍층의 한계 위치에 배치되는 P 플로팅 영역(51)은, 절연파괴가 발생하기 전에 P 플로팅 영역(51)까지 도달한다. 이는 내전압이 공핍층의 깊이에 비례하기 때문이고, 상기 내전압은 P- 바디 영역(41)과 P 플로팅 영역(51) 간의 거리가 짧다면 보다 낮아지게 된다. P 플로팅 영역(51)으로부터 아래쪽으로 뻗어 있는 공핍층의 한계 위치에 배치되는 P 플로팅 영역(54)은, 절연파괴가 발생하기 전에 P 플로팅 영역(54)까지 도달한다. 이것은 또한 최적의 높은 내전압 설계를 실현하도록 의도된다.
본 실시예의 반도체 장치(300)에서는, P 플로팅 영역(51, 54)이 게이트 전극용 게이트 트렌치(21)의 저부와 P 플로팅 영역용 트렌치(25)의 저부 양자 모두에 제공되고, 추가로 게이트 트렌치(21)와 트렌치(25)의 깊이가 상이하므로, 도 8에 도시된 반도체 장치(201) 또는 도 9에 도시된 반도체 장치(202)와 동일하게 전계의 피크가 세 위치에 형성된다. 이에 따라, 보다 높은 내전압 설계와 보다 낮은 온-저항 설계 양자 모두가 실현된다.
P 플로팅 영역(51, 54)들이 도 13에 도시된 반도체 장치(300)에서와 같이 상부 P 플로팅 영역(51)과 하부 P 플로팅 영역(54)의 레이아웃(layout)에 국한되는 것은 아니다. 예를 들어, 도 14에 도시된 바와 같이, P 플로팅 영역(51)은 보다 낮을 수도 있고, P 플로팅 영역(54)은 보다 높을 수도 있다. 이러한 레이아웃을 갖는 반도체 장치(301)에서는, 전계의 피크가 세 위치에 형성되고, 최대 피크값이 감소될 수 있다.
도 13 및 도 14에 도시된 반도체 장치들과 다르게, 도 15에 도시된 반도체 장치(302)에서는, 게이트 전극용 게이트 트렌치(21) 및 P 플로팅 영역용 트렌치(25)가 동일한 깊이로 형성될 수 있다. 이러한 반도체 장치(302)는 다음과 같은 이점들을 가져온다. 즉, 트렌치 양자 모두가 동일한 공정으로 형성될 수 있으므로, 공정 수가 줄어들 수 있다. 더욱이, 인접한 P 플로팅 영역들의 거리가 짧고, N- 드리프트 영역(12)의 농도가 높다면, 공핍층이 단단하게 연결될 수 있다. 이에 따라, 보다 낮은 온-저항 설계가 실현될 수 있다. 보다 높은 내전압 설계가 다수의 P 플로팅 영역(51, 54)들에 의해 실현되기 때문에, P 플로팅 영역(51, 54)의 각각의 크기가 작아질 수 있다. 이에 따라, 이온 주입의 가속도가 낮아질 수 있고, 이온 주입에 의한 손상이 억제될 수 있다. 상이한 트렌치 깊이를 갖는 반도체 장치와 비교하여, 에피택셜층의 두께가 보다 얇아질 수 있다. 열 확산 처리의 횟수가 보다 적어, 불순물의 확산이 억제될 수 있고, 열 확산 처리로 인한 온-저항의 증가가 억제될 수 있다.
도 15에 도시된 반도체 장치(302)의 트렌치 형상은, 다른 반도체 장치들에서와 같이, 스트라이프 형상(도 10 참조), 메시 형상(도 11 참조), 도트 형상을 포함하는 여하한의 형상일 수 있다. 각각의 P 플로팅 영역의 밀도가 반도체 장치(302)에서 높기 때문에, 여타의 구조에 비해 크기 등에 대한 제조 마진이 보다 넓다. 이러한 장점을 이용함으로써, 트렌치(25)가 도 16에 도시된 도트 형상으로 형성될 수도 있다. 이러한 레이아웃에 있어서, P 플로팅 영역(54)은 부분적으로 절단되기 때문에, 전류 경로가 넓어지고, 보다 낮은 온-저항 설계가 실현된다. 공핍층의 스프레드를 균일하게 만들기 위하여, 트렌치들의 거리가 균일하게 설정된다. 나아가, 도 17에 도시된 바와 같이, 상기 게이트 트렌치(21)는 메시로 형성되도록 트렌치(25)의 컷세그먼트(cut segment)에 형성되고, 게이트 전극(22)의 면적은 보다 넓어지며, 보다 낮은 온-저항 설계가 실현된다. 도 16의 단면 A-A 나 도 17의 단면 B-B 는 도 15의 반도체 장치(302)에 상응한다.
도 13에 도시된 반도체 장치(300)의 제조 공정을 도 18을 참조하여 설명한다. 반도체 장치(300)의 게이트 전극(22) 및 게이트 트렌치(21)는 도 1의 반도체 장치(100)와 동일한 구조를 가지며, 도 3에 도시된 제조 방법과 동일한 제조 방법으로 형성된다. 우선, 도 18의 (a)에 도시된 바와 같이 에칭함으로써, 게이트 트렌치(21)보다 깊은 트렌치(25)가 형성된다. 후속 열산화 처리에 의하여, 트렌치(25)의 벽 상에 산화막(95)이 형성된다. 트렌치(25)의 저부로부터 다시 이온 주입이 실행된다. 이온 주입 후, 트렌치(25) 내의 산화막(95)이 제거된다. 산화막 매입 후, 계면 상태의 문제가 있거나 얇은 산화막이 실리콘면 상에 형성될 때에 절연물을 매입하기에 더 좋다면, 대략 50 nm의 얇은 열산화막을 형성한 후에 상기 절연막을 매입하는 것이 더 좋다. 이러한 공정은 실리콘면이 노출되는 경우에 절연물을 매입하기에 더 좋다면 필요하지 않다.
또한, 절연물이 트렌치 내에 퇴적된다. 추후에, 절연물의 어닐링 및 P 플로팅 영역(54)의 형성을 위하여, 열확산 공정이 수행된다. 그 결과, P 플로팅 영역(54)이 P 플로팅 영역(51)으로부터 두께 방향으로 상이한 위치에 형성된다. 도 18의 (b)에 도시된 바와 같이, 퇴적 절연층(23)이 트렌치(25) 내에 형성된다. 그 후, 소스 전극 및 드레인 전극을 형성함으로써, 절연 게이트형 반도체 장치, 즉 도 18의 (c)에 도시된 반도체 장치(300)가 제조된다. 도 14에 도시된 반도체 장치(301)는 단지 트렌치들의 깊이만 변화시켜 동일한 공정으로 제조될 수 있다.
이러한 제조 공정에 있어서, 게이트 트렌치(21)는 트렌치(25)에 앞서 형성되 고, 열부하를 감소시키도록 의도된다. 하지만, 트렌치(25)는 게이트 산화 온도를 낮춤으로써 보다 빨리 형성될 수도 있다.
도 15에 도시된 반도체 장치(302)의 제조 공정을 도 19를 참조하여 설명한다. 우선, 도 19의 (a)에 도시된 바와 같이, P- 바디 영역(41)을 관통하여, 그 저부가 N- 드리프트 영역(12)에 도달할 때까지 게이트 트렌치(21) 및 트렌치(25)가 형성된다. 트렌치 양자 모두는 동시에 형성되므로, 그 깊이가 같다. 후속 열산화 처리에 의하여, 산화막(95)이 각각의 트렌치의 벽 상에 형성된다. 이온 주입이 각각의 트렌치의 저부로부터 실행된다. 이온 주입 후, 각각의 트렌치의 산화막(95)이 제거된다. 산화막 매입시, 계면 상태의 문제가 있거나 또는 얇은 산화막이 실리콘면 상에 형성될 때에 절연물을 매입하기에 더 좋다면, 대략 50 nm의 얇은 열산화막을 형성한 후에 상기 절연막을 매입하는 것이 더 좋다. 이러한 공정은, 실리콘면이 노출되는 경우에 절연물을 매입하기에 더 좋다면 필요하지 않다.
또한, 절연물은 각각의 트렌치 내에 퇴적된다. 그 결과, 퇴적 절연층(23)이 각각의 트렌치 내에 형성된다. 추후에, 절연물의 어닐링 및 P 플로팅 영역(54)의 형성을 위하여, 열확산 공정이 수행된다. 그 결과, P 플로팅 영역(51) 및 P 플로팅 영역(54)이 하나의 열 확산 처리에 의해 동시에 형성된다. 그 결과, 도 19의 (b)에 도시된 바와 같이, P 플로팅 영역(51)이 게이트 트렌치(21) 밑에 형성되고, P 플로팅 영역(54)이 트렌치(25) 밑에 형성된다.
게이트 트렌치(21) 내의 퇴적 절연층(23)을 에칭함으로써, 퇴적 절연층(23)의 일부가 제거된다. 또한, 산화막(24)이 게이트 트렌치(21)의 벽 상에 열산화에 의해 형성된다. 이는 게이트 산화막(24)이다. 게이트 트렌치(21) 내에 도체를 퇴적함으로써, 게이트 트렌치(21)에 통합된 게이트 전극(22)이 도 19의 (c)에 도시된 바와 같이 형성된다. 그 후, 소스 전극 및 드레인 전극을 형성함으로써, 절연 게이트형 반도체 장치, 즉 도 19의 (d)에 도시된 반도체 장치(302)가 제조된다.
[제4실시예]
제4실시예의 절연 게이트형 반도체 장치(400)(이하 반도체 장치(400)이라 함)는 도 20의 단면도에 도시된 구조를 가진다. 반도체 장치(400)는 종래의 반도체 장치와 상이한 종단 구조를 가진다. 제1실시예의 반도체 장치(100)와 동일하게 반도체 장치(400)는, N+ 소스 영역(31), N+ 드레인 영역(11), P- 바디 영역(41), N- 드리프트 영역(12) 및 게이트 전극(22)과 통합된 게이트 트렌치(21)를 포함하여 이루어진다. 게이트 전극(22)에 전압을 인가함으로써, N+ 소스 영역(31)과 N+ 드레인 영역(11) 간의 도통이 제어된다. 본 명세서에서는, 셀 영역(셀 면적)의 주변부에서, 종단부로서의 역할을 하는 영역을 "종단 영역"이라 한다.
반도체 장치(400)의 종단 영역에서는, 도 21에 도시된 바와 같이, 셀 영역을 둘러싸기 위하여 종단 트렌치(62)가 형성된다. 도 20에 도시된 종단 트렌치(62)의 내부는 절연물(실리콘 산화물 등)로 완전히 채워진다. 종단 트렌치(62) 밑에는, 제1실시예의 P 플로팅 영역(51)과 동일한 작용을 하는 P 플로팅 영역(53)이 형성된다.
이하, 반도체 장치(400)의 제조 공정을 도 22를 참조하여 주로 종단 영역에 관하여 설명한다. 우선, 도 22의 (a)에 도시된 바와 같이, 에피택셜층(N- 드리프트 영역(12), P- 바디 영역(41), N+ 소스 영역(31))이 N+ 드레인 영역(11) 상에 형성된다. 상세한 설명은 제1실시예와 같다. 그 후, 게이트 트렌치(21)가 반도체 기판 상에 형성된다. 이 때, 종단 트렌치(62)도 종단 영역에 동시에 형성된다. 도 22의 (b)에 도시된 바와 같이, 저부로부터의 이온 주입에 의하여, P 플로팅 영역(51, 53)들이 형성된다.
도 22의 (c)에 도시된 바와 같이, 각각의 트렌치에는 절연물을 퇴적시켜, 퇴적 절연층(23)이 형성된다. 도 22의 (d)에 도시된 바와 같이, 레지스트(96)가 반도체 기판의 상단의 종단 영역 상에 형성된다. 마스크로서 레지스트(96)를 이용하여, 절연물이 에칭된다. 그 결과, 퇴적 절연층(23)의 높이가 조정된다. 에칭 때, 종단 영역 내의 퇴적 절연물은 레지스트(96)에 의해 보호된다. 이에 따라, 셀 영역 내의 퇴적 절연물의 높이만이 조정된다. 그러므로 종단 트렌치(62) 내의 절연물이 전혀 제거되지 않고, 종단 트렌치(62)가 채워져 유지된다. 퇴적 절연물의 높이 조정 후, 레지스트(96)가 제거된다.
도 22의 (e)에 도시된 바와 같이, 반도체 기판의 상단과 게이트 트렌치(21)의 벽 상에 산화막이 형성되고, 도체(22)가 게이트 트렌치(21) 내에 퇴적된다. 그 결과, 게이트 전극(22)이 게이트 트렌치(21) 내에 형성된다. 필요에 따라, P+ 소스 영역(32)이 추가로 형성될 수도 있다. 그 후, 소스 전극 및 드레인 전극을 형성함으로써, 절연 게이트형 반도체 장치, 즉 도 22의 (f)에 도시된 반도체 장치(400)가 제조된다.
반도체 장치(400)의 전계강도의 시뮬레이션 결과들을 설명한다. 이 시뮬레이 션에서는, 도 21의 단면 X-X의 전계강도 분포가 결정되었다. 도 23은 반도체 장치(400)에서의 등전위선들을 보여준다. 도 23에 도시된 바와 같이, 전계의 피크는 두 위치, 즉 P- 바디 영역(41)과 N- 드리프트 영역(12)의 PN 접합 부근, 그리고 P 플로팅 영역(52)의 하단에 존재한다. 도 24의 그래프는 도 20의 Y-Y 단면에서의 전계강도를 보여준다. 세로 좌표축은 전계강도(V/cm)를 나타내고, 가로 좌표축은 반도체 기판의 상단으로부터의 거리(㎛)를 나타낸다. Y-Y 단면에서의 전계강도는 두 위치, 즉 도 24에 도시된 상단면으로부터 대략 1.5 ㎛ 및 3.5㎛에서 피크를 보여준다. 그래프에서도 보듯이, 전계는 P- 바디 영역(41)과 N- 드리프트 영역(12)의 PN 접합 부근, 그리고 P 플로팅 영역(52)의 하단에서 피크에 도달한다. 따라서, 전계의 집중이 종단 영역뿐만 아니라 셀 영역에서도 완화된다는 것을 알 수 있다.
본 실시예의 반도체 장치(400)는 종단 트렌치(62) 및 상응하는 P 플로팅 영역(52)으로 설계된 보다 높은 내전압을 실현한다. 그 결과, 도 32에 도시된 종래의 절연 게이트형 반도체 장치에 비해, 다음과 같은 특징들을 제공한다. 즉, 본 실시예의 반도체 장치(400)에서는, 종단 영역의 P 플로팅 영역(53)이 셀 영역의 P 플로팅 영역(51)과 동일한 공정으로 제조될 수 있으므로, 공정 수가 줄어들고 제조가 쉬워진다. P 플로팅 영역(53)은 P 종단 확산 영역(61)에 비해 열부하가 보다 작다. 이에 따라, N- 드리프트 영역(12)(에피택셜층)이 보다 얇은 두께로 형성될 수 있고, 온-저항이 감소될 수 있다. P 플로팅 영역(53)의 크기는 종래의 P 종단 확산 영역(61)에서보다 작다. 이에 따라, 상기 크기가 용이하게 제어될 수 있다.
반도체 장치(400)에서는, 3개의 종단 트렌치(62)들이 형성되지만, 종단 트렌치(62)의 수가 이에 국한되는 것은 아니다. 종단 트렌치(62)의 수가 많아질수록, 내전압이 높아진다. 예를 들어, 종단 트렌치(62)의 수가 하나라고 가정한 반도체 장치(400)의 경우, 내전압은 50 V이다. 이와는 대조적으로, 종단 트렌치(62)의 수를 2개로 증가시키면, 내전압이 64 V로 증대되고, 3개로 늘리면 72 V로 증대된다. 다른 한편으로, 트렌치들의 개수를 증가시킴으로써, 종단 영역의 간격이 보다 넓어지는데, 이는 전체 반도체 장치의 조밀한(compact) 디자인에 모순된다. 이에 따라, 종단 트렌치(62)는 내전압에 따라 형성된다. 내전압은 인접한 종단 트렌치(62)들 간의 간격을 최적화하여 증대된다. 특별히, 반도체 장치(400)에서는, 게이트 전극(21)들 간의 거리(3 ㎛)에 비해, 종단 트렌치(62)들 간의 거리(2 ㎛)가 보다 짧게 설계된다. 본 실시예에서, 종단 트렌치(62)는 가느다란 홈에 형성되지만 이에 국한되는 것은 아니다. 예컨대, 홀과 같이 형성될 수도 있다.
본 명세서에 기술된 바와 같이, 제1실시예(도 1)의 반도체 장치(100)에서는, 에피택셜 성장의 단일 공정에서, 에피택셜층(N- 드리프트 영역(12))이 형성되고, 추가로 이온 주입 및 열확산에 의하여, P- 바디 영역(41)이 에피택셜층에 형성된다. 게이트 트렌치(21)는 이러한 에피택셜층을 갖는 반도체 기판 상에 형성되고, 게이트 트렌치의 저부로부터의 이온 주입에 의해, P 플로팅 영역(51)이 형성된다. 즉, P 플로팅 영역(51)을 형성하기 위하여, 단 하나의 에피택셜 성장 공정이 필요하다. 이는 반도체 장치(101)(도 2)에서와 같이 두께 방향으로 복수의 P 플로팅 영역(52)들을 제조할 때 또는 반도체 장치(400)(도 20)에서와 같이 종단 영역 내에 P 플로팅 영역(53)들을 제조할 때와 동일하다. P 플로팅 영역(51)에 의하여, 게이트 전압을 스위칭 off 할 때에 N- 드리프트 영역(12)의 공핍이 촉진되고, 전계의 집중이 완화될 수 있다. 이에 따라, 보다 높은 내전압 설계와 보다 낮은 온-저항 설계 모두가 실현되고, 용이하게 제조된 절연 게이트형 반도체 장치 및 그 제조 방법이 실현된다.
게이트 트렌치(21)에는, 퇴적 절연층(23)이 형성될 수 있다. 그 결과, 이온 주입으로부터의 영향들을 받지 않고도, 게이트 절연막(24) 및 게이트 전극(22)이 형성될 수 있다. 이에 따라, 소자 특성의 저하 및 신뢰성의 상실이 억제될 수 있다. 퇴적 절연층(23)의 상단은 P 플로팅 영역(51)의 상단보다 높게 위치한다. 이에 따라, 게이트 전극(22) 및 P 플로팅 영역(51)의 대면이 저지될 수 있다. 따라서, 온-저항의 증가가 방지될 수 있다.
반도체 장치(101)(도 2)에서는, P 플로팅 영역(52)이 P-바디 영역(41)과 P 플로팅 영역(51) 사이에 형성된다. 그 결과, 전계의 피크가 세 위치에 형성되고, 최대 피크값이 더욱 감소될 수 있다. 이에 따라, P 플로팅 영역(52)을 형성함으로써, 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계가 실현될 수 있다.
제2실시예(도 7)의 반도체 장치(200)에서는, P 플로팅 영역용 트렌치(25)가 제공된다. 즉, 게이트 전극(22)과 통합되지 않은 트렌치가 제공된다. 다른 한편으로, 게이트 전극(22)에 통합된 게이트 트렌치(21) 밑에는, P 플로팅 영역이 제공되지 않는다. 이에 따라, 이온 주입의 영향들이나 온-저항의 증가와 같은 문제들이 없다. P 플로팅 영역(54)은 P 플로팅 영역을 위해 형성된 트렌치(25) 밑에 제공된다. 이에 따라, 게이트 전극(22)의 위치나 크기를 고려할 필요가 없으며, 설계의 자유도가 증대된다. 게이트 전극(22)과 P 플로팅 영역(54) 간의 거리는 제1반도체 장치(100)에서보다 길다. 이에 따라, 제1실시예의 반도체 장치(100)에서와 같이, 보다 높은 내전압 설계를 보장하면서, 전류 경로를 보장하는 것이 보다 쉽고 보다 낮은 온-저항 설계가 실현된다.
반도체 장치(201)(도 8)에서는, P 플로팅 영역(55)이 P- 바디 영역(41)과 P 플로팅 영역(54) 사이에 형성된다. 그 결과, 전계의 피크가 세 위치에 형성되고, 최대 피크값이 더욱 감소될 수 있다. 반도체 장치(202)(도 9)에서는, 상이한 깊이를 갖는 트렌치(25)들이 형성되고, 하나의 P 플로팅 영역(54)이 각각의 트렌치 밑에 제공된다. 이에 따라, 열 확산 처리에 의한 특성들의 저하가 최소치로 유지될 수 있고, 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계가 실현될 수 있다.
제3실시예(도 13)의 반도체 장치(300)에서는, 게이트 전극용 게이트 트렌치(21)와 P 플로팅 영역용 트렌치(25)가 제공되고, 추가로 P 플로팅 영역(51, 54)들이 두 트렌치 밑에 제공된다. 또한, 게이트 트렌치(21) 및 트렌치(25)는 그 깊이가 상이하다. 그 결과, 전계의 피크가 복수의 위치에 형성되고, 최대 피크값이 더욱 감소될 수 있다.
반도체 장치(302)(도 15)에서는, 게이트 트렌치(21) 및 트렌치(25)가 같은 깊이로 형성된다. 이에 따라, 게이트 트렌치(21) 및 트렌치(25)가 동일한 공정으로 형성될 수 있다. 즉, 공정 수가 감소될 수 있다. 더욱이, 열 확산 처리 또한 동일한 공정으로 수행될 수 있고, 불순물의 확산이 적고, 열 확산 처리에 의한 온-저항의 저하를 억제할 수 있다. 한편, "동일한 깊이"는, 정확하게 동일한 깊이를 의미 하는 것은 아니다. 트렌치 형성 중에 발생하는 깊이의 약간의 편차는 동일한 깊이의 범위 내에 포함된다.
제4실시예(도 20)의 반도체 장치(400)에서는, 종단 영역도 P 플로팅 영역(53)을 포함한다. 이에 따라, 보다 높은 내전압 설계가 셀 영역에서뿐만 아니라 종단 영역에서도 성취될 수 있다. 이러한 P 플로팅 영역(53)은 셀 영역에서 P 플로팅 영역(51)과 동일한 공정으로 형성될 수 있다. 따라서, 종단 구조는 적은 수의 공정으로 이루어질 수 있다. P 플로팅 영역(53)은 종래의 반도체 장치에 비해 넓은 간격을 필요로 하지 않는다. 그러므로 크기 제어성이 우수하고, 반도체 장치 자체가 조밀(compact)하다.
본 실시예들은 단지 예시들로서, 본 발명의 범위를 한정하는 것은 아니다. 그러므로 본 발명은 본 발명의 기술적 사상에서 벗어나지 않는 범위 내에서 자유롭게 변경 또는 수정될 수 있다. 예를 들어, 반도체들의 영역들은 P형 및 N형 사이에서 상호 변경될 수도 있다. 게이트 절연막(24)은 산화막에 국한되는 것이 아니라, 질화막, 여타의 절연막 또는 조합막을 포함할 수도 있다. 반도체는 실리콘에 국한되는 것이 아니라, 여타 타입의 반도체(SiC, GaN, GaAs 등)를 포함할 수도 있다.
도 20에 도시된 반도체 장치(400)에서는, 종단 영역 내의 트렌치(62)가 절연물로 완전히 채워져 있지만, 셀 영역 내의 게이트 트렌치(21)에도 동일하게, 도체가 절연물의 일부를 제거함으로써 퇴적될 수도 있다. 이러한 경우, 종단 트렌치(62) 내의 도체는 게이트 와이어(gate wiring)에 전기적으로 접속되지 않는다. 이러한 반도체 장치에서도, 종단 영역의 보다 높은 내전압 설계가 적은 수의 공정 으로 실현될 수 있다.
본 발명의 절연 게이트형 반도체 장치는 도 25에 도시된 P형 기판(13)을 이용하는 파워 MOS 또는 전도도-변조형 파워 MOS 에도 적용될 수 있다.
본 실시예들의 절연 게이트형 반도체 장치는 또한 본 명세서에 기술된 특성들 이외에 다음과 같은 특성들을 가진다. 즉, 홀들이 P 플로팅 영역(51) 내에 축적되기 때문에, P 플로팅 영역(51)이 홀들의 전원이 된다. 그 결과, N- 드리프트 영역(12)의 표면 영역에서, 특별히 P 플로팅 영역(51)보다 높게 위치한 영역에서, 홀 농도가 증대될 수 있다. 그 결과, 손실이 감소될 수 있다. 더욱이, 퇴적 절연층(23)이 게이트 전극(22) 밑에 형성되기 때문에, 게이트-드레인 용량(Cgd)이 작다. 이에 따라, 전송 오류 또는 구동 손실이 감소될 수 있다.
공핍층이 또한 P 플로팅 영역(51)으로부터 형성되기 때문에, 부하 단락시의 내전압이 증대된다. 즉, P 플로팅 영역(51)이 없는 종래의 절연 게이트형 반도체 장치에서는, 부하 단락시에 도 26에 도시된 바와 같이, 공핍층(15)이 P- 바디 영역(41)과 N- 드리프트 영역(12)의 PN 접합으로부터 드레인 측에 형성되고, 게이트 트렌치(21) 밑의 영역으로 전류가 흐른다(도 26의 화살표 참조). 다른 한편으로, 본 실시예의 절연 게이트형 반도체 장치(100)에서는, 퇴적 절연층(23)이 게이트 전극(22) 밑에 형성되고, 도 27에 도시된 바와 같이 게이트 트렌치(21)를 따라 전류가 흐른다. P 플로팅 영역(51)으로부터도, 공핍층(15)이 형성된다. 그러므로 부하 단락시에 전류 경로가 매우 좁다(도 27의 화살표 참조). 그 결과, 단락 전류가 감소하고, 부하 단락시에 내전압이 증대된다.
도 28 및 도 29에 도시된 본 발명은 또한 P- 바디 영역(41)과 N- 드리프트 영역(12) 사이에서 홀배리어로서 역할을 하는 N 홀배리어 영역(18)을 형성하는 파워 MOS 에도 적용될 수 있다. N 홀배리어 영역(18)을 형성하는 파워 MOS의 경우, N 홀배리어 영역(18)에서의 공핍층의 스프레딩이 좁다. 이에 따라, 내전압이 낮아질 수도 있다. 하지만, P 플로팅 영역(51)을 갖는 파워 MOS에서는, P- 바디 영역(41)과 N- 드리프트 영역(12) 간의 PN 접합의 형성된 공핍층 이외에, P 플로팅 영역(51)으로부터도 공핍층이 형성되어, 내전압의 저하를 억제할 수 있다.
본 발명에 따르면, 드리프트 영역에 의해 둘러싸인 플로팅 영역에 의해, 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계 모두를 실현할 수 있다. 퇴적 절연층에 의해, 불순물의 주입에 의한 영향들을 피할 수 있다. 트렌치의 저부로부터의 이온 주입에 의하면, 에피택셜층에 의한 실리콘 층의 형성을 반복하지 않고도, 플로팅 영역이 형성될 수 있다. 이에 따라, 보다 높은 내전압 설계 및 보다 낮은 온-저항 설계 모두를 실현하면서, 용이하게 제조될 수 있는 절연 게이트형 반도체 장치 및 그 제조 방법이 제안된다.

Claims (18)

  1. 절연 게이트형 반도체 장치에 있어서,
    반도체 기판에서 상면 측에 배치되어 제1도전형 반도체를 포함하는 바디 영역;
    상기 바디 영역의 하면과 접촉하고 있고 제2도전형 반도체를 포함하는 드리프트 영역; 및
    상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치된 트렌치부를 포함하고,
    상기 절연 게이트형 반도체는 상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체를 포함하는 플로팅 영역을 더 포함하며,
    상기 트렌치부의 저부는 상기 플로팅 영역에 배치되고,
    상기 트렌치부에는, 퇴적 절연물로 이루어진 퇴적 절연층 및 상기 퇴적 절연층 위 쪽에 배치되어 상기 바디 영역을 향하고 있는 게이트 전극이 형성되며,
    상기 게이트 전극의 하단은 상기 플로팅 영역의 상단보다 위쪽에 있고,
    상기 바디 영역의 하면과 상기 플로팅 영역의 상단 사이의 간격은 상기 퇴적 절연층의 하단과 상기 플로팅 영역의 하단 사이의 간격보다 넓으며,
    상기 게이트 전극의 하단과 상기 퇴적 절연층의 하단 사이의 간격은 상기 바디 영역의 하면과 상기 플로팅 영역의 상단 사이의 간격보다 넓고,
    서로 인접하는 상기 플로팅 영역의 간격은, 양 플로팅영역을 연결하는 방향에 있어서, 양 플로팅영역의 중간에서 게이트 오프시에 양(+)의 전계강도 분포곡선이 이어지는 간격이며,
    상기 퇴적 절연층의 두께는, 게이트 오프시에 상기 반도체 기판의 두께방향으로 전계의 피크를 두 위치에 형성할 수 있는 두께인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  2. 제1항에 있어서,
    상기 드리프트 영역에 의해 둘러싸여 있는 상기 플로팅 영역의 상단보다 위 쪽에 배치되어 제1도전형 반도체를 포함하는 중간 플로팅 영역을 더 포함하고,
    상기 트렌치부는 상기 중간 플로팅 영역을 관통하며,
    상기 퇴적 절연층의 상단은 상기 중간 플로팅 영역의 상단보다 위 쪽에 배치되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치되고 내부가 절연물로 채워지는 보조 트렌치부; 및
    상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체를 포함하는 보조 플로팅 영역을 더 포함하고,
    상기 보조 트렌치부의 저부는 상기 보조 플로팅 영역 내에 배치되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  4. 제3항에 있어서,
    상기 트렌치부의 깊이와 상기 보조 트렌치부의 깊이는 상이한 것을 특징으로 하는 절연 게이트형 반도체 장치.
  5. 제3항에 있어서,
    상기 트렌치부의 깊이와 상기 보조 트렌치부의 깊이는 동일한 것을 특징으로 하는 절연 게이트형 반도체 장치.
  6. 절연 게이트형 반도체 장치에 있어서,
    반도체 기판에서 상면 측에 배치되어 제1도전형 반도체를 포함하는 바디 영역;
    상기 바디 영역의 하면과 접촉하고 있고 제2도전형 반도체를 포함하는 드리프트 영역;
    상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치된 트렌치부; 및
    상기 바디 영역을 향하면서 상기 트렌치부 내에 배치된 게이트 전극을 포함하고,
    상기 절연 게이트형 반도체 장치는,
    상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치되고 내부가 절연물로 채워지는 퇴적 절연층이 형성된 보조 트렌치부; 및
    상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체를 포함하는 보조 플로팅 영역을 더 포함하며,
    상기 보조 트렌치부의 저부는 상기 보조 플로팅 영역 내에 배치되고,
    상기 바디 영역의 하면과 상기 보조 플로팅 영역의 상단 사이의 간격은 상기 퇴적 절연층의 하단과 상기 보조 플로팅 영역의 하단 사이의 간격보다 넓고,
    서로 인접하는 상기 보조 플로팅 영역의 간격은, 양 보조 플로팅영역을 연결하는 방향에 있어서, 양 보조 플로팅영역의 중간에서 게이트 오프시에 양(+)의 전계강도 분포곡선이 이어지는 간격이며,
    상기 퇴적 절연층의 두께는, 게이트 오프시에 상기 반도체 기판의 두께방향으로 전계의 피크를 두 위치에 형성할 수 있는 두께인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  7. 제6항에 있어서,
    상기 드리프트 영역에 의해 둘러싸여 있는 상기 보조 플로팅 영역의 상단보다 위 쪽에 배치되어 제1도전형 반도체를 포함하는 보조 중간 플로팅 영역을 더 포함하고,
    상기 보조 트렌치부는 상기 보조 중간 플로팅 영역을 관통하며,
    상기 퇴적 절연층의 상단은 상기 보조 중간 플로팅 영역의 상단보다 위 쪽에 배치되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  8. 제6항에 있어서,
    게이트 전극이 그 사이에 삽입되는 상기 보조 트렌치부를 향하고, 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치되고 내부가 절연물로 채워지는 제2보조 트렌치부; 및
    상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체를 포함하는 제2보조 플로팅 영역을 더 포함하고,
    상기 보조 트렌치부의 깊이와 상기 제2보조 트렌치부의 깊이는 상이한 것을 특징으로 하는 절연 게이트형 반도체 장치.
  9. 제3항 또는 제6항에 있어서,
    상기 보조 트렌치부는, 상기 반도체 기판의 상단 측에서 볼 때, 도트(dot) 패턴의 구조인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    셀 영역 주위의 영역에는,
    내부가 절연물로 채워지고 상기 셀 영역을 둘러싸도록 형성되는 종단 트렌치부; 및
    상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체를 포함하는 종단 플로팅 영역이 배치되며,
    상기 종단 트렌치부의 저부는 상기 종단 플로팅 영역 내에 배치되고,
    인접한 종단 플로팅 영역들 간의 간격은 상기 바디 영역의 하면과 상기 종단 플로팅 영역의 상단 사이의 간격보다 좁은 것을 특징으로 하는 절연 게이트형 반도체 장치.
  11. 반도체 기판에서 상면 측에 배치되어 제1도전형 반도체를 포함하는 바디 영역; 상기 바디 영역의 하면과 접촉하고 있고 제2도전형 반도체를 포함하는 드리프트 영역; 상기 반도체 기판의 상면으로부터 상기 바디 영역을 관통하여 상기 바디 영역의 하면보다 아래 쪽에 이르도록 배치된 트렌치부; 상기 드리프트 영역에 의해 둘러싸여 제1도전형 반도체를 포함하는 플로팅 영역; 상기 트렌치부 내에 위치하여 절연물을 퇴적하여 이루어지는 퇴적 절연층; 및 상기 퇴적 절연층 위에 위치하여 상기 바디 영역과 대면하는 게이트 전극을 가지고, 상기 게이트 전극의 하단은 상기 플로팅 영역의 상단보다 위쪽에 위치하고, 상기 바디 영역의 하면과 상기 플로팅 영역의 상단 사이의 간격은, 상기 퇴적 절연층의 하단과 상기 플로팅 영역의 하단과의 간격보다 넓고, 상기 게이트 전극의 하단과 상기 퇴적 절연층의 하단과의 간격은 상기 바디영역의 하면과 상기 플로팅영역의 상단과의 간격보다 넓고, 상기 퇴적 절연층의 두께는, 게이트 오프시에 상기 반도체 기판의 두께방향으로 전계의 피크를 두 위치에 형성할 수 있는 두께이고, 서로 인접하는 상기 플로팅 영역의 간격은 양 플로팅영역을 연결하는 방향에 있어서, 양 플로팅영역의 중간에서 게이트 오프시에 양의 전계강도 분포곡선이 이어지는 간격인 절연 게이트형 반도체 장치의 제조 방법에 있어서,
    상기 드리프트 영역과 상기 바디 영역들이 형성된 상기 반도체 기판 내에 상기 트렌치부를 형성하는 트렌치부 형성 단계;
    상기 트렌치부 형성 단계에서 형성된 상기 트렌치부의 측벽 상에 산화막을 형성하는 산화막 형성 단계;
    상기 산화막 형성 단계에서 상기 산화막의 형성 후, 상기 트렌치부 형성 단계에서 형성된 트렌치부의 저부로부터 불순물을 주입하는 불순물 주입 단계;
    불순물이 상기 불순물 주입 단계를 통해 주입된 후, 상기 트렌치부 내에 절연물을 퇴적하는 절연물 퇴적 단계;
    상기 절연물이 상기 절연물 퇴적 단계에서 퇴적된 후, 열 확산 처리를 적용함으로써 플로팅 영역을 형성하는 플로팅 영역 형성 단계;
    상기 절연물이 상기 절연물 퇴적 단계에서 퇴적된 후, 상기 절연물을 상기 바디 영역의 하면과 실질적으로 같은 깊이까지 제거하는 에칭-백 단계; 및
    상기 에칭-백 단계에서 상기 트렌치부에 형성된 간격 내에 게이트 전극을 형성하는 게이트 전극 형성 단계;
    를 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    불순물이 상기 불순물 주입 단계에서 주입된 후, 상기 트렌치부의 저부 아래를 추가로 드릴링(drilling)하는 트렌치부 드릴링 단계; 및
    상기 트렌치부 드릴링 단계에서 추가로 드릴링된 상기 트렌치부의 저부로부터 불순물을 재주입하는 불순물 재주입 단계
    를 더 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 트렌치부는 상기 트렌치부 형성 단계에서 셀 영역 및 상기 셀 영역 주위의 영역 내에 형성되고,
    상기 절연물 퇴적 단계는,
    상기 트렌치부 형성 단계에서 형성된 상기 트렌치부의 내부를 절연물로 채우는 절연물 충전 단계; 및
    상기 절연물 충전 단계에서 절연물로 채워지는 상기 트렌치부, 특히 상기 셀 영역에서의 상기 트렌치부 내의 절연물의 일부를 제거함으로써 퇴적 절연층의 높이를 조정하는 퇴적물 조정 단계
    를 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치의 제조 방법.
  14. 삭제
  15. 삭제
  16. 제1항, 제3항 및 제6항 중 어느 한 항에 있어서,
    상기 게이트 전극의 하단과 상기 바디 영역의 하면은 그 깊이가 실질적으로 동일한 것을 특징으로 하는 절연 게이트형 반도체 장치.
  17. 제1항, 제3항 및 제6항 중 어느 한 항에 있어서,
    상기 플로팅 영역은 그 단면이 원형에 가깝고 그 반경은 상기 퇴적 절연층의 1/2 이하이며,
    상기 제1도전형 반도체와 상기 제2도전형 반도체는 실리콘인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  18. 삭제
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