[go: up one dir, main page]

JP6037499B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6037499B2
JP6037499B2 JP2012111746A JP2012111746A JP6037499B2 JP 6037499 B2 JP6037499 B2 JP 6037499B2 JP 2012111746 A JP2012111746 A JP 2012111746A JP 2012111746 A JP2012111746 A JP 2012111746A JP 6037499 B2 JP6037499 B2 JP 6037499B2
Authority
JP
Japan
Prior art keywords
gate
region
trench
terminal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012111746A
Other languages
English (en)
Other versions
JP2013033931A (ja
Inventor
賢一 吉持
賢一 吉持
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2012111746A priority Critical patent/JP6037499B2/ja
Priority to US13/491,581 priority patent/US8772827B2/en
Publication of JP2013033931A publication Critical patent/JP2013033931A/ja
Priority to US14/301,521 priority patent/US8889493B2/en
Priority to US14/516,598 priority patent/US8994066B2/en
Priority to US14/659,915 priority patent/US9129982B2/en
Priority to US14/845,386 priority patent/US9362352B2/en
Priority to US15/174,366 priority patent/US9576841B2/en
Application granted granted Critical
Publication of JP6037499B2 publication Critical patent/JP6037499B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/021—Manufacture or treatment of breakdown diodes
    • H10D8/022—Manufacture or treatment of breakdown diodes of Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/20—Breakdown diodes, e.g. avalanche diodes
    • H10D8/25—Zener diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/617—Combinations of vertical BJTs and only diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、トレンチゲート構造のトランジスタが形成されたアクティブ領域と、アクティブ領域の外周を取り囲み、半導体装置の外縁を形成する終端領域とを分離する領域を備える半導体装置およびその製造方法に関する。
従来、同一の半導体基板上に形成された複数の素子が互いに干渉しないようにするために、隣り合う素子を電気的にそれぞれ独立させることが知られている。
たとえば、特許文献１は、シリコン基板上に酸化シリコン膜および窒化シリコン膜を順に積層し、フォトレジスをマスクにして、窒化シリコン膜の一部をエッチングで除去する工程と、窒化シリコン膜の除去により露出した酸化シリコン膜の部分を選択的に酸化することにより、当該露出部分にＬＯＣＯＳ酸化膜を形成する工程と、ＬＯＣＯＳ酸化膜の両側のシリコン基板に埋め込み酸化膜を形成する工程とを実行し、これにより、ＬＯＣＯＳ酸化膜および埋め込み酸化膜により構成される素子間分離領域を形成する方法を開示している。
このような素子分離技術は、たとえば、素子が形成されるアクティブ領域を、半導体装置の外縁を形成する終端領域に対して電気的に独立させる場合にも用いられる。
特開平８−３４００４５号公報 特開２００１−２５７３４９号公報
本発明の半導体装置は、複数の不純物領域を有するトランジスタが形成されたアクティブ領域と、前記アクティブ領域の外周を取り囲む終端領域とを有する第１導電型の半導体層と、前記半導体層の表面を形成するように前記アクティブ領域と前記終端領域との間に跨って形成された第２導電型のチャネル層と、前記アクティブ領域において、前記半導体層の前記表面から前記チャネル層を貫通するように形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極と、前記アクティブ領域と前記終端領域との間において前記アクティブ領域の外周を取り囲み、前記半導体層の前記表面から前記チャネル層を貫通するように形成され、前記ゲートトレンチと同じ深さを有するアイソレーショントレンチと、前記アイソレーショントレンチの内面に形成されたトレンチ絶縁膜と、前記アイソレーショントレンチにおいて前記トレンチ絶縁膜の内側に形成された埋め込み電極と、前記トランジスタの所定の前記不純物領域に接続された第１端子と、前記埋め込み電極に対して前記アクティブ領域側に隣接した位置に前記チャネル層の一部を利用して形成され、前記トランジスタとしての機能を有しないダミーセルとを含み、前記第１端子は、前記ダミーセルおよび前記埋め込み電極を覆うように形成され、前記ダミーセルおよび前記埋め込み電極の両方に接続されている。
この構成によれば、アクティブ領域と終端領域との間に跨るチャネル層を、アイソレーショントレンチで分断することにより、アクティブ領域と終端領域との間を絶縁分離している。これにより、アクティブ領域のチャネル層を、終端領域のチャネル層に対して電気的に独立させることができる。
アクティブ領域のチャネル層を電気的に独立させることは、従来も行われていたが、従来の手法は、この半導体装置のようなアイソレーショントレンチを形成する手法とは異なり、問題点もある。
具体的には、従来は、熱酸化により、半導体層の表層部にＬＯＣＯＳ酸化膜を形成するか、もしくはリセスＬＯＣＯＳ酸化膜を形成した後に、チャネル層を形成するためのイオン注入を行っていた。これにより、半導体層の表面全体へ向けてイオンを加速させても、ＬＯＣＯＳ酸化膜もしくはリセスＬＯＣＯＳ酸化膜の部分では、加速したイオンがこれらの膜でブロックされるので、これらの膜の直下への注入が防止される。したがって、チャネル層は、ＬＯＣＯＳ酸化膜に対してアクティブ領域側と終端領域側との両側に互いに分離されて形成される。その結果、アクティブ領域のチャネル層を、終端領域のチャネル層に対して電気的に独立させることができる。
しかしながら、従来の手法では、トランジスタの端子からの電界を調節する目的を兼ねるため、ＬＯＣＯＳ酸化膜を比較的厚くする必要がある。そのため、ＬＯＣＯＳ酸化膜を形成するときの熱処理時間を長くしなければならず、長時間熱処理することによって、半導体装置の素子特性を悪化させるおそれがある。
また、ＬＯＣＯＳ酸化膜は、その幅（素子分離幅）が小さすぎると、アクティブ領域と終端領域との間を適切に分離できなくなる場合がある。そのため、素子分離に広い面積が必要であり、素子サイズが大きくなるという問題もある。
これに対し、本発明の半導体装置によれば、アクティブ領域と終端領域との間を絶縁分離するものが、アイソレーショントレンチであるため、ＬＯＣＯＳ酸化膜に比べて狭い幅であっても、チャネル層を完全に分断することができる。そのため、素子サイズの小型化を図ることができる。
本発明の半導体装置は、アクティブ領域および当該アクティブ領域の外周を取り囲む終端領域を有する第１導電型の半導体層にハードマスクを形成し、当該ハードマスクを利用して前記半導体層を表面から選択的にエッチングすることにより、前記アクティブ領域にゲートトレンチを形成し、同時に、前記アクティブ領域と前記終端領域との間において前記アクティブ領域の外周を取り囲むアイソレーショントレンチを形成する工程と、前記半導体層の前記表面全体を露出させた状態で、前記半導体層の表層部に第２導電型不純物を注入することにより、前記アクティブ領域と前記終端領域との間において前記アイソレーショントレンチにより分断されたチャネル層を、前記アクティブ領域と前記終端領域との間に跨るように形成する工程と、前記ゲートトレンチの内面にゲート絶縁膜を形成する工程と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に電極材料を埋め込むことにより、ゲート電極を形成する工程と、前記半導体層の表層部に選択的に不純物を注入することにより、前記ゲート電極と協働してトランジスタを構成するための複数の不純物領域を前記アクティブ領域に形成する工程とを含み、前記ゲート絶縁膜を形成する工程は、前記アイソレーショントレンチの内面にトレンチ絶縁膜を形成する工程を含み、前記ゲート電極を形成する工程は、前記アイソレーショントレンチにおいて前記トレンチ絶縁膜の内側に前記電極材料を埋め込むことにより、埋め込み電極を形成する工程を含み、前記チャネル層を形成する工程は、前記埋め込み電極に対して前記アクティブ領域側に隣接した位置に前記チャネル層の一部を利用して、前記トランジスタとしての機能を有しないダミーセルを形成する工程を含み、前記ダミーセルおよび前記埋め込み電極を覆うように、前記トランジスタの所定の前記不純物領域、前記ダミーセルおよび前記埋め込み電極に接続する第１端子を形成する工程をさらに含む、本発明の半導体装置の製造方法により製造することができる。
この方法によれば、アイソレーショントレンチが、ゲートトレンチと同時に形成されるため、半導体装置の製造方法を簡略化することができ、さらに、ＬＯＣＯＳ酸化膜を形成する場合とは異なり、長時間の熱酸化が必要ないので、素子（ＭＯＳＦＥＴ）特性を向上させることもできる。
また、本発明の構成によれば、アイソレーショントレンチの内面にトレンチ絶縁膜が形成され、トレンチ絶縁膜の内側に埋め込み電極が埋め込まれているので、この埋め込み電極の電界により、アクティブ領域のチャネル層から発生する空乏層を、半導体層の表面に平行な横方向に沿って終端領域へ向かって良好に広げることができる。そのため、半導体装置の耐圧を十分確保することができる。
トレンチ絶縁膜および埋め込み電極は、前記ゲート絶縁膜を形成する工程が、前記アイソレーショントレンチの内面にトレンチ絶縁膜を形成する工程を含み、前記ゲート電極を形成する工程が、前記アイソレーショントレンチにおいて前記トレンチ絶縁膜の内側に前記電極材料を埋め込むことにより、埋め込み電極を形成する工程を含む、本発明の半導体装置の製造方法により製造することができる。
この方法により、ゲート絶縁膜とトレンチ絶縁膜を同時に形成でき、また、ゲート電極と埋め込み電極とを同時に形成することができる。
また、本発明の半導体装置は、前記アイソレーショントレンチの底面に形成され、前記半導体層よりも不純物濃度の高い第１導電型の第１高濃度不純物領域をさらに含むことが好ましい。
この構成によれば、アイソレーショントレンチの底面に第１高濃度不純物領域が形成されているため、アクティブ領域のチャネル層から発生する空乏層を、第１高濃度不純物領域を避けるように横方向に広げることができる。そのため、アイソレーショントレンチの底面への電界集中を低減することができる。
第１高濃度不純物領域は、本発明の半導体装置の製造方法において、前記アイソレーショントレンチの底面に第１導電型不純物を注入することにより、前記半導体層よりも不純物濃度の高い第１導電型の第１高濃度不純物領域を、前記アイソレーショントレンチの前記底面に形成する工程を行うことにより形成することができる。
また、本発明の半導体装置が、前記半導体層に積層された層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記ゲート電極に接続された第２端子と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記トランジスタの所定の前記不純物領域に接続された前記第１端子とを含む場合、前記アイソレーショントレンチは、前記第１端子の直下に配置されるように形成されていることが好ましい。
この場合、前記第１端子は、その直下に配置された前記アイソレーショントレンチの前記埋め込み電極に対して、前記層間絶縁膜を貫通して接続されていることが好ましい。
この構成によれば、第１端子から直下に向かって層間絶縁膜を貫通するプラグを用いて、第１端子と埋め込み電極と接続することができる。そのため、埋め込み電極から水平方向に配線を引き回す必要がないので、省スペース化を図ることができる。
このような構造は、本発明の半導体装置の製造方法において、前記半導体層に層間絶縁膜を積層する工程と、前記層間絶縁膜上に、前記ゲート電極に接続する第２端子を形成する工程と、前記層間絶縁膜上に、前記半導体層の所定の前記不純物領域および前記埋め込み電極に接続する第１端子を形成する工程とを実行することにより、作製することができる。
この場合、前記第１端子および前記第２端子を形成する工程は、前記層間絶縁膜の全面に金属材料を堆積させた後、当該金属材料を所定の形状にパターニングすることにより、前記第１端子および前記第２端子を同時に形成する工程を含むことが好ましい。
この方法によれば、第１端子および第２端子を同一工程で形成できるので、より簡易にかつ低コストで、半導体装置を製造することができる。
前記アイソレーショントレンチは、互いに周長が異なる複数のアイソレーショントレンチを含んでいてもよい。
この場合、前記第１端子は、前記複数のアイソレーショントレンチの前記埋め込み電極のうち、前記アクティブ領域に最も近い埋め込み電極に接続されていることが好ましく、当該第１端子に接続された前記埋め込み電極の幅は、前記第１端子に接続されていない他の埋め込み電極の幅に比べて広いことが好ましい。
この構成によれば、第１端子を埋め込み電極に接続する際のアライメントマージンを確保でき、さらに、第１端子に対する埋め込み電極のコンタクト面積を広くすることができる。なお、前記複数のアイソレーショントレンチの幅は一定であってもよい。
前記複数の前記アイソレーショントレンチのピッチは、前記アクティブ領域から前記終端領域へ向かうに従って狭くなっていてもよいし、広くなっていてもよい。さらに、前記複数の前記アイソレーショントレンチのピッチは、一定であってもよい。
とくに、前記アクティブ領域から前記終端領域へ向かうに従って狭くなっている場合には、アクティブ領域から比較的遠い位置においても、アクティブ領域のチャネル層から発生する空乏層を安定的に広げることができる。
また、前記複数の前記アイソレーショントレンチのピッチは、前記ゲートトレンチのピッチよりも狭いことが好ましく、たとえば、０．３μｍ〜５．０μｍであることが好ましい。これにより、半導体装置の耐圧を向上させることができる。
また、前記アイソレーショントレンチは、単数のアイソレーショントレンチを含んでいてもよい。
本発明の半導体装置は、前記ゲートトレンチの底面に形成され、前記半導体層よりも不純物濃度の高い第１導電型の第２高濃度不純物領域をさらに含んでいてもよい。
第２高濃度不純物領域は、第１高濃度不純物領域と同時に形成することができる。すなわち、前記第１高濃度不純物領域を形成する工程が、前記ハードマスクを利用して前記第１導電型不純物を注入する工程を含み、前記半導体装置の製造方法が、前記ハードマスクから露出する前記ゲートトレンチの底面にも前記第１導電型不純物を注入することにより、前記ゲートトレンチの前記底面に第２高濃度不純物領域を、前記第１高濃度不純物領域と同時に形成する工程をさらに含む、本発明の半導体装置の製造方法により製造することができる。
この方法によれば、ゲートトレンチおよびアイソレーショントレンチの形成に利用したハードマスクを利用して不純物を注入することにより、第１および第２高濃度不純物領域を形成することができる。そのため、工程数を減らすことができる。
また、前記第１端子が、前記アクティブ領域を覆うように形成され、前記第２端子が、前記第１端子の外周を取り囲むように形成されていて、ボンディングワイヤが接続されるゲートパッドを含む場合、前記アイソレーショントレンチは、平面視において前記ゲートパッドを迂回するように形成されていることが好ましい。
この構成によれば、たとえば、ゲートパッドへのワイヤボンディング時など、ゲートパッドに衝撃が加わったときにアイソレーショントレンチに伝わる力を低減することができる。
この場合、前記アイソレーショントレンチは、平面視で前記ゲートパッドに対して前記アクティブ領域に近づく側に窪むことにより、前記ゲートパッドの内側を迂回していてもよいし、平面視で前記ゲートパッドに対して前記アクティブ領域から遠ざかる側に張り出すことにより、前記ゲートパッドの外側を迂回していてもよい。
また、本発明の半導体装置では、複数の前記不純物領域が、前記ゲート電極と協働してトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成するＭＯＳ構造を含み、前記ＭＯＳ構造は、前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース領域と、前記チャネル層からなり、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの側面の一部を形成する第２導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域とを含んでいてもよい。
これにより、トレンチゲート型ＭＯＳＦＥＴが形成されたアクティブ領域を、アイソレーショントレンチにより、終端領域から電気的に独立させることができる。
この場合、前記第１端子は、前記ソース領域に接続されたソース端子を含んでいてもよい。
また、本発明の半導体装置では、複数の前記不純物領域が、前記ゲート電極と協働してトレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）トランジスタを構成するＩＧＢＴ構造を含み、前記ＩＧＢＴ構造は、前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第１導電型のエミッタ領域と、前記チャネル層からなり、前記エミッタ領域に対して前記半導体層の裏面側に前記エミッタ領域に接するように形成され、前記ゲートトレンチの側面の一部を形成する第２導電型のベース領域と、前記ベース領域に対して前記半導体層の前記裏面側に前記ベース領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のコレクタ領域とを含んでいてもよい。
これにより、トレンチゲート型ＩＧＢＴが形成されたアクティブ領域を、アイソレーショントレンチにより、終端領域から電気的に独立させることができる。
この場合、前記第１端子は、前記エミッタ領域に接続されたエミッタ端子を含んでいてもよい。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の半導体装置の模式的な部分断面図である。 図３Ａは、図１の半導体装置の製造工程の一部を示す図であって、図２と同じ切断面を示している。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図３Ｄは、図３Ｃの次の工程を示す図である。 図３Ｅは、図３Ｄの次の工程を示す図である。 図３Ｆは、図３Ｅの次の工程を示す図である。 図３Ｇは、図３Ｆの次の工程を示す図である。 図３Ｈは、図３Ｇの次の工程を示す図である。 図３Ｉは、図３Ｈの次の工程を示す図である。 図３Ｊは、図３Ｉの次の工程を示す図である。 図３Ｋは、図３Ｊの次の工程を示す図である。 図３Ｌは、図３Ｋの次の工程を示す図である。 図４は、図２の高濃度不純物領域の第１変形例を示す図である。 図５は、図２の高濃度不純物領域の第２変形例を示す図である。 図６は、図１のトレンチ分離領域の配置形態の他の例を示す図である。 図７は、前記半導体装置の他の実施形態（幅広トレンチなし）に係る半導体装置を示す図であって、図２と同じ切断面を示している。 図８は、図７のゲート端子の変形例を示す図である。 図９は、前記半導体装置の他の実施形態（トレンチピッチ大→小）に係る半導体装置を示す図であって、図２と同じ切断面を示している。 図１０は、前記半導体装置の他の実施形態（トレンチピッチ小→大）に係る半導体装置を示す図であって、図２と同じ切断面を示している。 図１１は、前記半導体装置の他の実施形態（トレンチ単数）に係る半導体装置を示す図であって、図２と同じ切断面を示している。 図１２は、本発明の他の実施形態（ＩＧＢＴ）に係る半導体装置を示す図であって、図２と同じ切断面を示している。 図１３は、アイソレーショントレンチの本数およびピッチを変化させたときのブレークダウン電圧（ＢＶＤＳＳ）の変化を示すグラフである。 図１４は、参考例の一実施形態に係る半導体装置の模式的な平面図である。 図１５は、図１４の半導体装置の要部拡大図である。 図１６（ａ）（ｂ）は、図１の半導体装置の模式的な断面図であって、図１６（ａ）は図１５の切断線Ａ−Ａでの切断面を示し、図１６（ｂ）は図１５の切断線Ｂ−Ｂでの切断面を示す。 図１７は、図１の半導体装置の等価回路を説明する回路図である。 図１８Ａは、図１の半導体装置の製造工程の一部を示す図であって、図１６（ａ）（ｂ）と同じ切断面を示している。 図１８Ｂは、図１８Ａの次の工程を示す図である。 図１８Ｃは、図１８Ｂの次の工程を示す図である。 図１８Ｄは、図１８Ｃの次の工程を示す図である。 図１８Ｅは、図１８Ｄの次の工程を示す図である。 図１８Ｆは、図１８Ｄの次の工程を示す図である。 図１８Ｇは、図１８Ｄの次の工程を示す図である。 図１８Ｈは、図１８Ｄの次の工程を示す図である。 図１８Ｉは、図１８Ｄの次の工程を示す図である。 図１９は、双方向ツェナーダイオードの変形例を示す図である。 図２０は、ソース端子およびゲート端子の第１の変形例を示す図である。 図２１は、ソース端子およびゲート端子の第２の変形例を示す図である。 図２２（ａ）（ｂ）は、参考例の他の実施形態に係る半導体装置の模式的な断面図であって、図１６（ａ）（ｂ）と同じ切断面を示している。 図２３は、参考例の他の実施形態に係る半導体装置の模式的な平面図（要部拡大図）である。 図２４（ａ）（ｂ）は、図２３の半導体装置の模式的な断面図であって、図２４（ａ）は図２３の切断線Ｃ−Ｃでの切断面を示し、図２４（ｂ）は図２３の切断線Ｄ−Ｄでの切断面を示す。 図２５は、図２４の半導体装置の等価回路を説明する回路図である。 図２６（ａ）（ｂ）は、参考例の他の実施形態に係る半導体装置の模式的な断面図であって、図２４（ａ）（ｂ）と同じ切断面を示している。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜半導体装置の全体的な平面構成＞
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、たとえば、平面視四角形のチップ状である。チップ状の半導体装置１は、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
半導体装置１の表面には、ソース端子２およびゲート端子３を含む電極膜４が形成されている。電極膜４は、ソース端子２を、半導体装置１の側端面５に沿う四角環状のゲート端子３が取り囲むように形成されており、ゲート端子３の一つの角部にはゲートパッド６が設置されている。ゲートパッド６には、ボンディングワイヤ７が接続されている。なお、図１では、ソース端子２は、後述するＭＯＳＦＥＴ１４の単位セル１３が表れるように透視して示されている。
ソース端子２とゲート端子３との間およびゲート端子３に対して外側（半導体装置１の側端面５側）の部分には、除去領域８が形成されている（図１のクロスハッチングの部分）。この除去領域８は、ソース端子２とゲート端子３との接触を防止するために、電極膜４が取り除かれた部分である。
ソース端子２とゲート端子３との間の除去領域８は、この実施形態では、ゲートパッド６の内側に迂回するように半導体装置１の側端面５に沿う四角形の一つの角部をソース端子２側に窪ませることにより形成された形状を有しており、この窪みによって設けられたゲート端子３のパッドスペース９にゲートパッド６が設置されている。
半導体装置１には、この除去領域８に沿って環状のトレンチ分離領域１０が設定され、当該トレンチ分離領域１０から半導体装置１の側端面５に至るまでの部分に、トレンチ分離領域１０の外周を取り囲む環状の終端領域１１が設定され、トレンチ分離領域１０に対して終端領域１１の反対側の部分に、トレンチ分離領域１０により区画されたアクティブ領域１２が設定されている。
トレンチ分離領域１０は、除去領域８と同様にゲートパッド６の内側に迂回して設定されているので、たとえば、ゲートパッド６へのワイヤボンディング時など、ゲートパッド６に衝撃が加わったときにトレンチ分離領域１０に伝わる力を低減することができる。
アクティブ領域１２には、複数の単位セル１３が格子状に配列されたＭＯＳＦＥＴ１４が形成されている。なお、単位セル１３の配列形態は、格子状に限らず、たとえば、ストライプ状、千鳥状等であってもよい。
ソース端子２は、アクティブ領域１２の直上に形成され、格子状の単位セル１３全体を覆うソース中央部１５と、当該ソース中央部１５からトレンチ分離領域１０側へ引き出され、後述する複数のアイソレーショントレンチ３９の一部を覆うソース引出し部１６とを含む。ソース端子２は、当該ソース引出し部１６にグランドコンタクト１７を有している。グランドコンタクト１７は、後述する幅広電極４９に接続されている。
また、ソース中央部１５には、ボンディングワイヤ１８が接続されるソースパッド１９が設置されている。ソースパッド１９は、たとえば、パッドスペース９の対角をなす位置からソース端子２の周縁に沿って複数（この実施形態では、３つ）設けられている。
ゲート端子３は、終端領域１１の直上に形成されており、ゲート引出し配線（図示せず）により、ＭＯＳＦＥＴ１４のゲート電極３７（後述）に接続されている。
＜半導体装置１の部分的な断面構成＞
図２は、図１の半導体装置１の模式的な部分断面図である。
前述のように、半導体装置１には、アクティブ領域１２、トレンチ分離領域１０および終端領域１１が設定されている。半導体装置１は、これらの領域間で共有される要素として、ｎ＋型（たとえば、濃度が１．０×１０１９〜１．０×１０２１ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のシリコンからなる基板２０と、基板２０の表面２１（上面）に積層されたｎ−型（たとえば、濃度が５．０×１０１６〜５．０×１０１４ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のシリコンからなるエピタキシャル層２３（半導体層）と、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されていて、半導体装置１の側端面５から露出するｐ−型（たとえば、濃度が１．０×１０１５〜１．０×１０１８ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のチャネル層２６と、当該チャネル層２６に対して基板２０側にチャネル層２６に接するように形成され、チャネル層２６と同様にエピタキシャル層２３の表面２４に沿って全体にわたって形成されたドレイン層２７とを備えている。
エピタキシャル層２３の厚さは、たとえば、３μｍ〜１００μｍであり、チャネル層２６の厚さは、たとえば、０．３μｍ〜２．０μｍである。基板２０およびエピタキシャル層２３には、ｎ型不純物として、たとえば、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。また、チャネル層２６には、ｐ型不純物として、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。
アクティブ領域１２に形成されたＭＯＳＦＥＴ１４は、トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、エピタキシャル層２３には、その表面２４からチャネル層２６を貫通し、最深部がドレイン層２７に達するゲートトレンチ２８が格子状に形成されている。
エピタキシャル層２３には、格子状のゲートトレンチ２８で取り囲まれる各窓部分に、直方体形状（平面視正方形状）の単位セル１３が多数形成されている。
また、エピタキシャル層２３の表面２４から測定されるゲートトレンチ２８の深さＤ１は、たとえば、０．５μｍ〜５．０μｍであり、ゲートトレンチ２８の幅Ｗ１は、たとえば、０．１０μｍ〜１．０μｍである。また、ゲートトレンチ２８のピッチＰ１は、たとえば、０．５μｍ〜５．０μｍである。
各単位セル１３において、チャネル層２６の表層部には、ｎ＋型のソース領域３１が形成されている。ソース領域３１は、エピタキシャル層２３の表面２４に露出して当該表面２４を形成するとともに、ゲートトレンチ２８の側面２９の上部を形成するように、各単位セル１３の表層部に形成されている。表面２４から基板２０へ向かう方向に沿うソース領域３１の厚さは、たとえば、０．１μｍ〜１．０μｍである。
なお、格子の外周縁を形成するように最も外側に配列され、ＭＯＳＦＥＴ１４の機能が付与されない単位セル１３（ダミーセル３２）においては、ソース領域３１が形成されておらず、これらのダミーセル３２では、エピタキシャル層２３の表面２４はチャネル層２６により形成されている。
一方、各単位セル１３のチャネル層２６において、ソース領域３１に対して基板２０側（エピタキシャル層２３の裏面２５側）の部分は、チャネル層２６の導電型が維持されたチャネル領域３３である。チャネル領域３３の厚さは、たとえば、０．２μｍ〜１．０μｍであり、チャネル領域３３の最深部は、ゲートトレンチ２８の底面３０よりもエピタキシャル層２３の表面２４側に位置している。
エピタキシャル層２３における、チャネル領域３３に対して基板２０側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域３４となっている。ドレイン領域３４は、チャネル領域３３に対して基板２０側にチャネル領域３３に接している。
また、各単位セル１３の中央部には、エピタキシャル層２３の表面２４からソース領域３１を貫通してチャネル領域３３に達するｐ＋型（たとえば、濃度が１．０×１０１８〜１．０×１０２０ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のチャネルコンタクト領域３５が形成されている。
ゲートトレンチ２８の内面には、その全域を覆うように、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を不純物がドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ２８にゲート電極３７が埋め込まれている。
ゲート電極３７は、エピタキシャル層２３の表面２４と面一な上面３８を有している。面一とは、ゲート電極３７の上面３８とエピタキシャル層２３の表面２４とが同一平面上に形成されていることを意味しているが、ゲート電極３７の作製途中に意図せずに形成される小さな窪み等がある場合も概念的には含む。
一方、トレンチ分離領域１０においてエピタキシャル層２３には、その表面２４から基板２０へ向かって掘り下がったアイソレーショントレンチ３９が複数形成されている。複数のアイソレーショントレンチ３９の数は、半導体装置１の耐圧を向上させつつ、素子サイズの小型化を図る観点から、たとえば、２〜２０本、好ましくは、５〜１５本、さらに好ましくは、１０〜１５本である。この実施形態では、８本である。
複数のアイソレーショントレンチ３９は、互いに周長が異なり、それぞれがＭＯＳＦＥＴ１４（アクティブ領域１２）を取り囲む環状に、トレンチ分離領域１０の周方向全周にわたって設けられている。これにより、トレンチ分離領域１０では、環状のアイソレーショントレンチ３９と、互いに隣り合うアイソレーショントレンチ３９により分断された環状のチャネル層２６とが交互に配列されている。
複数のアイソレーショントレンチ３９は、ゲートトレンチ２８の幅Ｗ１と同じ幅Ｗ２を有する幅狭トレンチ４２と、ゲートトレンチ２８の幅Ｗ１よりも大きい幅Ｗ２´を有する幅広トレンチ４３とを含んでいる。幅広トレンチ４３の幅Ｗ２´は、たとえば、ゲートトレンチ２８の幅Ｗ１の１．２〜５．０倍であり、具体的には、０．１２μｍ〜５．０μｍである。
この実施形態では、幅広トレンチ４３は、最も内側（アクティブ領域１２に近い側）のアイソレーショントレンチ３９に採用されており、後述するグランドコンタクト１７を形成する際のアライメントマージンを確保すること、およびグランドコンタクト１７とのコンタクト面積を広くすることを目的で、幅広に形成されている。
また、幅狭トレンチ４２は、互いに一定の間隔を空けて設けられている。互いに隣り合う幅狭トレンチ４２の中心間の距離（トレンチピッチＰ２）は、ゲートトレンチ２８のピッチＰ１よりも狭いことが好ましいが、ピッチＰ１と同じか広くてもよい。幅狭トレンチ４２のピッチＰ２は、たとえば、０．３μｍ〜５．０μｍである。
また、エピタキシャル層２３の表面２４から測定されるアイソレーショントレンチ３９の深さＤ２は、ゲートトレンチ２８と同じ深さＤ１（たとえば、０．５μｍ〜５．０μｍ）である。
また、複数のアイソレーショントレンチ３９により占有される幅Ｗ３（トレンチ分離領域１０の幅）は、たとえば、２０μｍ程度である。
複数のアイソレーショントレンチ３９の下方部には、ｎ−型のドレイン層２７よりも高い不純物濃度を有するｎ型の高濃度不純物領域４４（第１高濃度不純物領域）が、チャネル層２６に対して間隔を隔てて（チャネル層２６に接しないように）形成されている。高濃度不純物領域４４は、互いに隣り合うアイソレーショントレンチ３９の間に跨って形成され、各アイソレーショントレンチ３９の底面４１および側面４０の下端を形成している。
アイソレーショントレンチ３９の内面には、その全域を覆うように、酸化シリコン（ＳｉＯ２）からなるトレンチ絶縁膜４５が形成されている。
そして、トレンチ絶縁膜４５の内側を、不純物がドーピングされたポリシリコンで埋め尽くすことにより、アイソレーショントレンチ３９には、埋め込み電極４６（幅狭電極４８および幅広電極４９）が埋め込まれている。埋め込み電極４６は、エピタキシャル層２３の表面２４と面一な上面４７を有している。
エピタキシャル層２３上には、ＳｉＯ２からなる層間絶縁膜５０が積層されている。
層間絶縁膜５０には、各単位セル１３のソース領域３１および幅広電極４９の直上に、層間絶縁膜５０を厚さ方向に貫通するコンタクトホール５１，５２が、それぞれ形成されている。
これらのコンタクトホール５１，５２には、たとえば、その内面にＴｉ／ＴｉＮバリア膜が形成されており、このバリア膜の内側をタングステン（Ｗ）で埋め尽くすことにより、プラグ状のコンタクト（ソースコンタクト５３およびグランドコンタクト１７）がそれぞれ形成されている。
ソースコンタクト５３は、エピタキシャル層２３の表面２４において、その底面だけでソース領域３１に接続されている。一方、グランドコンタクト１７は、エピタキシャル層２３の表面２４よりも幅広トレンチ４３の底面側へ向かって幅広電極４９の表層部に入り込み、その底面および側面の一部（下端）で幅広電極４９に接続されている。
層間絶縁膜５０上には、前述のソース端子２およびゲート端子３が形成されており、これらの間には、たとえば、４μｍ程度の間隔（除去領域８の幅Ｗ４）が設けられている。
ソース端子２は、前述のように、アクティブ領域１２の直上に形成され、格子状の単位セル１３全体を覆うソース中央部１５と、当該ソース中央部１５からトレンチ分離領域１０側へ引き出され、複数のアイソレーショントレンチ３９の一部を覆うソース引出し部１６とを含む。この実施形態では、ソース引出し部１６は、幅広トレンチ４３および当該幅広トレンチ４３に隣り合う幅狭トレンチ４２の２つのみを覆っているが、幅広トレンチ４３のみを覆っていてもよいし、幅広トレンチ４３に加えて幅狭トレンチ４２を２つ以上覆っていてもよい。
そして、ソース端子２は、各ソースコンタクト５３およびグランドコンタクト１７を介して、全ての単位セル１３のソース領域３１および幅広電極４９に一括して接続されている。すなわち、ソース端子２は、全ての単位セル１３のソース領域３１および幅広電極４９に対して共通の端子となっている。これにより、幅広電極４９を、ソース端子２の電位に固定することができる。一方、幅狭電極４８にはソース端子２は接続されておらず、トレンチ絶縁膜４５および層間絶縁膜５０で囲まれた幅狭電極４８は、半導体装置１の他の部分から電気的に分離（フローティング）されている。
ゲート端子３は、トレンチ分離領域１０に対して間隔を隔ててトレンチ分離領域１０を取り囲むように、終端領域１１の直上に形成されている。
基板２０の裏面２２には、その全域を覆うようにドレイン端子５４が形成されている。このドレイン端子５４は、全ての単位セル１３に対して共通の端子となっている。
＜半導体装置１の製造方法＞
図３Ａ〜図３Ｌは、図１の半導体装置１の製造工程の一部を示す図であって、図２と同じ切断面を示している。
半導体装置１を製造するには、図３Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ウエハ状態の基板２０の表面２１上に、ｎ型不純物をドーピングしながらシリコン結晶を成長させる。これにより、基板２０上に、ｎ−型のエピタキシャル層２３（ドレイン領域３４）が形成される。
次に、エピタキシャル層２３にハードマスク５５を形成し、当該ハードマスク５５をパターニングした後、エピタキシャル層２３をドライエッチングする。これにより、エピタキシャル層２３が表面２４から選択的に掘り込まれて、ゲートトレンチ２８およびアイソレーショントレンチ３９が同時に形成される。それとともに、エピタキシャル層２３に複数の単位セル１３が形成される。この後、ハードマスク５５を剥離する。
次に、図３Ｂに示すように、ゲートトレンチ２８およびエピタキシャル層２３の表面２４を覆うように、ハードマスク５６を形成する。そして、当該ハードマスク５６から露出するアイソレーショントレンチ３９へ向けてｎ型不純物を加速させ、アイソレーショントレンチ３９の底面４１にｎ型不純物を注入する（イオンインプランテーション（インプラ））。次に、エピタキシャル層２３をアニール処理する。これにより、アイソレーショントレンチ３９の底面４１に注入されたｎ型不純物が活性化され、ドレイン領域３４に高濃度不純物領域４４が形成される。
次に、図３Ｃに示すように、たとえば、熱酸化法により、エピタキシャル層２３の表面２４、ゲートトレンチ２８の内面（側面２９および底面３０）およびアイソレーショントレンチ３９の内面（側面４０および底面４１）に、ゲート絶縁膜３６およびトレンチ絶縁膜４５を同時に形成する。ゲート絶縁膜３６およびトレンチ絶縁膜４５の膜厚は、たとえば、１５０Å〜１５００Åである。
次に、図３Ｄに示すように、たとえば、ＣＶＤ法により、ポリシリコン（電極材料）を、エピタキシャル層２３の上方から堆積する。ポリシリコンは、ゲートトレンチ２８およびアイソレーショントレンチ３９を埋め尽くし、さらにエピタキシャル層２３の表面２４から適当な厚さになるまで堆積させる。
次に、堆積したポリシリコンを、エッチバック面がエピタキシャル層２３の表面２４と面一になるまでエッチバックする。これにより、ゲートトレンチ２８およびアイソレーショントレンチ３９に残存するポリシリコンからなり、それぞれがエピタキシャル層２３の表面２４と面一な上面３８，４７を有するゲート電極３７および埋め込み電極４６が同時に形成される。
次に、図３Ｅに示すように、エピタキシャル層２３の表面２４全体を、ハードマスクやフォトレジスト等のインプラ用のマスクで覆わない状態で、エピタキシャル層２３の表面２４へ向けてｐ型不純物を加速させ、エピタキシャル層２３の表層部にｐ型不純物を注入する。次に、エピタキシャル層２３をアニール処理する。これにより、エピタキシャル層２３の表層部に注入されたｐ型不純物が活性化され、アクティブ領域１２、トレンチ分離領域１０および終端領域１１の全てにおいてチャネル層２６が形成される。トレンチ分離領域１０においては、互いに隣り合うアイソレーショントレンチ３９の各間にチャネル層２６が形成されることとなる。
次に、図３Ｆに示すように、各単位セル１３の上面を除くエピタキシャル層２３の部分を覆うように、ハードマスク５７を形成する。そして、当該ハードマスク５７から露出する単位セル１３の上面へ向けてｎ型不純物を加速させ、各単位セル１３の表層部にｎ型不純物を注入する。次に、エピタキシャル層２３をアニール処理する。これにより、各単位セル１３の表層部に注入されたｎ型不純物が活性化され、各単位セル１３にソース領域３１が形成される。この際、ダミーセル３２にはソース領域３１を形成しないので、ダミーセル３２の上面はハードマスク５７で覆っておく。
次に、図３Ｇに示すように、チャネルコンタクト領域３５形成すべき部分（各単位セル１３の上面の中央部）を除くエピタキシャル層２３の部分を覆うように、ハードマスク５８を形成する。そして、当該ハードマスク５８から露出する単位セル１３の上面へ向けてｐ型不純物を加速させ、各単位セル１３の表層部にｐ型不純物を注入する。次に、エピタキシャル層２３をアニール処理する。これにより、各単位セル１３の表層部に注入されたｐ型不純物が活性化され、各単位セル１３にチャネルコンタクト領域３５が形成される。
次に、図３Ｈに示すように、たとえば、ＣＶＤ法により、エピタキシャル層２３上に層間絶縁膜５０を積層する。
次に、図３Ｉに示すように、層間絶縁膜５０を選択的にドライエッチングすることにより、コンタクトホール５１，５２を同時に形成する。この際、層間絶縁膜５０のエッチングに用いるガスに対するエッチングレートが、ソース領域３１を構成するシリコン（Ｓｉ）よりも、幅広電極４９を構成するポリシリコン（Ｐｏｌｙ−Ｓｉ）の方が大きいため（Ｐｏｌｙ−Ｓｉ＞Ｓｉ）、コンタクトホール５２は、幅広電極４９の内部へ入り込む。
次に、各コンタクトホール５１，５２の内面にＴｉ／ＴｉＮバリア膜を形成した後、当該バリア膜の内側を埋め尽くすようにタングステンを堆積させる。そして、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、タングステンの上面が層間絶縁膜５０の上面と面一になるまで、堆積したタングステンを研磨する。これにより、各コンタクトホール５１，５２に埋め込まれたソースコンタクト５３およびグランドコンタクト１７が同時に形成される。
次に、図３Ｊに示すように、たとえば、スパッタ法により、層間絶縁膜５０の表面全面に、ＡｌＣｕ（金属材料）からなる電極膜４を堆積させる。
次に、図３Ｋに示すように、堆積した電極膜４をパターニングして除去領域８を形成することにより、ソース端子２およびゲート端子３が同時に形成される。
その後は、図３Ｌに示すように、たとえば、スパッタ法により、基板２０の裏面２２にドレイン端子５４を形成した後、ダイシングブレード５９を用いて、ウエハ状態の基板２０に設定されたダイシングラインに沿って各半導体装置１の個片（チップ）に分割する。
これにより、図１および図２に示す半導体装置１の個片が得られ、各半導体装置１の側端面５には、終端領域１１のチャネル層２６が露出することとなる。
半導体装置１のＭＯＳＦＥＴ１４は、たとえば、スイッチング素子として利用することができる。この場合、ソース端子２（ソースパッド１９）とドレイン端子５４との間（ソース−ドレイン間）にドレイン側が正となるドレイン電圧（ソース端子２はグランド電位）を印加した状態で、ゲート端子３（ゲートパッド６）に所定の電圧（ゲート閾値電圧以上の電圧）を印加する。これにより、チャネル領域３３におけるゲート絶縁膜３６との界面近傍にゲートトレンチ２８の深さ方向に沿ってチャネルが形成され、ゲートトレンチ２８の深さ方向に電流が流れる。
そして、この半導体装置１によれば、アクティブ領域１２と終端領域１１との間に跨り、半導体装置１の側端面５に露出するチャネル層２６を、アイソレーショントレンチ３９で分断することにより、アクティブ領域１２と終端領域１１との間を絶縁分離している。これにより、アクティブ領域１２のチャネル層２６を、終端領域１１のチャネル層２６に対して電気的に独立させることができる。
アクティブ領域１２のチャネル層２６を電気的に独立させることは、従来も行われていたが、従来の手法は、この半導体装置１のようなアイソレーショントレンチ３９を形成する手法とは異なり、問題点もある。
具体的には、従来は、熱酸化により、エピタキシャル層２３の表層部にＬＯＣＯＳ酸化膜を形成するか、もしくはリセスＬＯＣＯＳ酸化膜を形成した後に、チャネル層２６を形成するためのイオン注入を行っていた。これにより、エピタキシャル層２３の表面２４全体へ向けてイオンを加速させても、ＬＯＣＯＳ酸化膜もしくはリセスＬＯＣＯＳ酸化膜の部分では、加速したイオンがこれらの膜でブロックされるので、これらの膜の直下への注入が防止される。したがって、チャネル層２６は、ＬＯＣＯＳ酸化膜に対してアクティブ領域１２側と終端領域１１側との両側に互いに分離されて形成される。その結果、アクティブ領域１２のチャネル層２６を、終端領域１１のチャネル層２６に対して電気的に独立させることができる。
しかしながら、従来の手法では、ソース端子２からの電界を調節する目的を兼ねるため、ＬＯＣＯＳ酸化膜を比較的厚くする必要がある。そのため、ＬＯＣＯＳ酸化膜を形成するときの熱処理時間を長くしなければならず、長時間熱処理することによって、半導体装置１の素子特性を悪化させるおそれがある。
また、ＬＯＣＯＳ酸化膜は、その幅（素子分離幅）が小さすぎると、アクティブ領域１２と終端領域１１との間を適切に分離できなくなる場合がある。そのため、素子分離に広い面積が必要であり、素子サイズが大きくなるという問題もある。さらに、たとえば、定格電圧が１００Ｖを超えるようなパワーデバイスにおいては、高耐圧を確保する観点から、アクティブ領域１２の周縁から空乏層をできるだけ横方向に広げる必要がある。この場合は、ＬＯＣＯＳ酸化膜の幅が大きくても、その幅を空乏層の拡大スペースとして利用できるが、デバイスの定格電圧が大きくない場合には、空乏層の拡大スペースはそれほど大きくなくてもよく、その結果、空乏層の拡大スペースに必要な幅を超えるＬＯＣＯＳ酸化膜の部分が無駄になる。
これに対し、この実施形態の半導体装置１によれば、アクティブ領域１２と終端領域１１との間を絶縁分離するものが、アイソレーショントレンチ３９であるため、ＬＯＣＯＳ酸化膜に比べて狭い幅であっても、チャネル層２６を完全に分断することができる。そのため、素子サイズの小型化を図ることができる。
また、アイソレーショントレンチ３９は、ゲートトレンチ２８と同時に形成されるため（図３Ａ）、半導体装置１の製造方法を簡略化することができ、さらに、ＬＯＣＯＳ酸化膜を形成する場合とは異なり、長時間の熱酸化が必要ないので、素子（ＭＯＳＦＥＴ１４）特性を向上させることもできる。
また、ゲート電極３７の作用によりチャネル層２６（チャネル領域３３）に正常にチャネルを形成する観点から、チャネル層２６は通常、その最深部がゲートトレンチ２８の底面３０と同じ深さ位置か、もしくは当該底面３０よりもエピタキシャル層２３の表面２４側に位置し、チャネル層２６がゲートトレンチ２８の下方部に回り込んで、その下方部で一体化することはない。
したがって、アイソレーショントレンチ３９をゲートトレンチ２８と同じ工程で形成し、これらのトレンチの深さＤ１とＤ２とを同じ（Ｄ１＝Ｄ２）に設計すれば、その後のイオン注入工程では、チャネル層２６の深さを設計する際の注入条件（加速エネルギ等）は、ＭＯＳＦＥＴ１４のチャネル領域３３として必要な条件に基づくだけで定めることができる。
すなわち、イオン注入工程において、チャネル層２６をチャネル領域３３として機能させるための深さにする条件と、チャネル層２６をアイソレーショントレンチ３９で確実に分断するための深さにする条件との２つの条件を設定する必要がない。前者の条件を定めれば、その条件で形成されるチャネル層２６の最深部は、ゲートトレンチ２８の下方部に回り込まず、さらには、当該ゲートトレンチ２８の深さＤ１と同じ深さＤ２を有するアイソレーショントレンチ３９の下方部にも回り込まないように形成される。その結果、トレンチ分離領域１０においてチャネル層２６は、アイソレーショントレンチ３９により確実に分断されることとなる。
また、ソース端子２がトレンチ分離領域１０を覆うソース引出し部１６を有しているので、このソース引出し部１６の電界により、ダミーセル３２のチャネル層２６から発生する空乏層を、エピタキシャル層２３の表面２４に平行な横方向に沿って、半導体装置１の側端面５へ向かって良好に広げることができる。さらに、アイソレーショントレンチ３９の内面にトレンチ絶縁膜４５が形成され、トレンチ絶縁膜４５の内側に埋め込み電極４６が埋め込まれているので、この埋め込み電極４６の電界により、当該空乏層を一層良好に広げることができる。そのため、半導体装置１の耐圧を十分確保することができる。
さらに、ダミーセル３２の外側にある幅広電極４９にもソース端子２を接続することにより、トレンチ分離領域１０の内周縁にあたる幅広電極４９の電位をソース端子２の電位（グランド電位）に固定することができるので、トレンチ分離領域１０にある他の埋め込み電極４６（この実施形態では、幅狭電極４８）の電位を安定させることができる。その結果、ダミーセル３２のチャネル層２６から発生する空乏層を安定的に横方向に広げることができる。
また、アイソレーショントレンチ３９の底面４１に高濃度不純物領域４４が形成されているため、ダミーセル３２のチャネル層２６から発生する空乏層を、高濃度不純物領域４４を避けるように横方向に広げることができる。そのため、アイソレーショントレンチ３９の底面４１への電界集中を低減することができる。
なお、この半導体装置１において、高濃度不純物領域４４は、図４に示すように、省略されていてもよく、また、図５に示すように、ゲートトレンチ２８の下方部に高濃度不純物領域６０（第２高濃度不純物領域）が形成されていてもよい。図５の場合には、高濃度不純物領域４４，６０を形成するにあたって、ゲートトレンチ２８の底面３０をハードマスクで覆う必要がないので、図３Ａで形成したハードマスク５５（ゲートトレンチ２８およびアイソレーショントレンチ３９の形成に利用したハードマスク５５）を利用して、ｎ型不純物を注入すればよい。そのため、工程数を減らすことができる。
また、トレンチ絶縁膜４５は、図５に示すように、アイソレーショントレンチ３９の底面４１に形成され、相対的に厚い底部４５１と、アイソレーショントレンチ３９の側面４０に形成され、底部４５１に比べて相対的に薄い側部４５２とを含んでいてもよい。つまり、底部４５１の厚さｔ１が、側部４５２の厚さｔ２よりも厚くてもよい。この構成は、アイソレーショントレンチ３９の底面４１が高濃度不純物領域４４で形成されているため、アイソレーショントレンチ３９の内面（側面４０および底面４１）を熱酸化したときに（図３Ｃ参照）、底面４１の酸化レートが側面４の酸化レートより速くなるために生じるものである。これにより底部４５１を比較的厚くできるので、トレンチ絶縁膜４５の耐圧を向上させることができる。底部４５１と側部４５２との膜厚差は、全てのアイソレーショントレンチ３９に設けてもよい。とりわけ、グランドコンタクト１７を介してソース端子２に接続された幅広電極４９にはソース−ドレイン間に印加された電圧と同じ大きさの電圧がかかるため、この幅広電極４９の直下に膜厚差が設けられていることが好ましい。なお、この膜厚差は、図２および図１２の構成においても適用できる。
また、トレンチ分離領域１０は、図１では除去領域８と同様に、半導体装置１の側端面５に沿う四角形の一つの角部がソース端子２側に窪むことにより、ゲートパッド６の内側（ゲートパッド６に対してアクティブ領域１２側）に迂回して設定されているが、たとえば、図６に示すように、半導体装置１の４つの側端面５に沿って、ゲートパッド６に対してアクティブ領域１２から遠ざかる側に張り出すことにより、ゲートパッド６の外側（ゲートパッド６に対して半導体装置１の側端面５側）に回り込むように設定されていてもよい。
＜半導体装置１の他の実施形態＞
半導体装置１は、以下の図７〜図１２に示す形態（図７〜図１１は、本発明の参考形態）で実施することもできる。なお、図７〜図１２において、前述の図１〜図６に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
（１）幅広トレンチ４３なしの形態（図７および図８）
たとえば、複数のアイソレーショントレンチ３９は、図７の半導体装置６１のように、全てのアイソレーショントレンチ３９の幅Ｗ２が一定であり、トレンチピッチＰ２が一定であってもよい。
この場合、アイソレーショントレンチ３９の幅Ｗ２は、ゲートトレンチ２８の幅Ｗ１と同じであることが好ましく、トレンチピッチＰ２は、ゲートトレンチ２８のピッチＰ１よりも狭いことが好ましい。
そして、埋め込み電極４６は、除去領域８の直下のみに形成されていて、半導体装置６１の他の部分から電気的に分離（フローティング）されていてもよい。すなわち、ソース端子２は、ソース引出し部１６を有していなくてもよい。一方、図８の半導体装置６２のように、ゲート端子３が、終端領域１１の直上に形成されたゲート中央部６３と、当該ゲート中央部６３からトレンチ分離領域１０側へ引き出され、複数のアイソレーショントレンチ３９の一部を覆うゲート引出し部６４とを含んでいてもよい。
（２）トレンチピッチ大→小の形態（図９）
たとえば、複数のアイソレーショントレンチ３９のピッチは、図９の半導体装置６５のように、アクティブ領域１２から終端領域１１へ向かうに従って、Ｐ２＞Ｐ２´＞Ｐ２´´＞Ｐ２´´´・・・というように、段階的に狭くなっていてもよい。
この半導体装置６５によれば、アイソレーショントレンチ３９のピッチが段階的に小さくなっているので、ダミーセル３２から比較的遠い位置においても、ダミーセル３２から発生する空乏層を安定的に広げることができる。
（３）トレンチピッチ小→大の形態（図１０）
また、複数のアイソレーショントレンチ３９のピッチは、たとえば、図１０の半導体装置６６のように、アクティブ領域１２から終端領域１１へ向かうに従って、Ｐ２＜Ｐ２´＜Ｐ２´´＜Ｐ２´´´・・・というように、段階的に広くなっていてもよい。
（４）トレンチ単数の形態（図１１）
また、アイソレーショントレンチ３９は、図１１の半導体装置６７のように、単数であってもよい。この単数のアイソレーショントレンチ３９は、アクティブ領域１２と終端領域１１との間でチャネル層２６を分断できるのであれば、図１１のように、除去領域８の直下に形成されていてもよいし、ソース端子２もしくはゲート端子３の直下に形成されていてもよい。
（５）ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）の形態（図１２）
たとえば、半導体装置１のアクティブ領域１２には、図１２に示すように、トレンチゲート型ＭＯＳＦＥＴ１４に代えて、トレンチゲート型ＩＧＢＴ６８が形成されていてもよい。
図１２の半導体装置６９は、ｎ＋型の基板２０に代えて、ｐ＋型のシリコンからなる基板７０を有している。また、ＭＯＳＦＥＴ１４のソース領域３１はＩＧＢＴ６８のエミッタ領域７１に対応し、チャネル領域３３はベース領域７２に対応し、ドレイン領域３４はコレクタ領域７３に対応している。また、ソース端子２はエミッタ端子７４に対応し、ドレイン端子５４はコレクタ端子７５に対応している。
そして、この半導体装置６９においても、半導体装置６９の側端面５に露出するチャネル層２６がアイソレーショントレンチ３９で分断されているので、前述の実施形態の半導体装置１と同様の効果を得ることができる。
＜トレンチ本数およびピッチと、ブレークダウン電圧との関係＞
図１３は、アイソレーショントレンチ３９の本数およびピッチを変化させたときのブレークダウン電圧（ＢＶＤＳＳ）の変化を示すグラフである。
図１３に示すように、以下の（１）〜（４）の条件以外、全く同じ構造（図２の構造）の半導体装置１を用いて、アイソレーショントレンチ３９の本数の変化に応じて、ブレークダウン電圧がどのように変化するかを調べた。なお、ソース−ドレイン間には１ｎＡの電流を流すようにした。
（１）埋め込み電極４６を電気的にフローティング（フロート）し、アイソレーショントレンチ３９のピッチを０．９μｍ（ゲートトレンチ２８のピッチと同じ）にした。
（２）最も内側の埋め込み電極４６のみをソース端子２に接続してグランド電位とし（その他はフロート）、アイソレーショントレンチ３９のピッチを０．９μｍ（ゲートトレンチ２８のピッチと同じ）にした。
（３）最も内側の埋め込み電極４６のみをソース端子２に接続してグランド電位とし（その他はフロート）、アイソレーショントレンチ３９のピッチを０．７μｍ（ゲートトレンチ２８のピッチよりも小さい）にした。
（４）最も内側の埋め込み電極４６のみをソース端子２に接続してグランド電位とし（その他はフロート）、アイソレーショントレンチ３９のピッチを０．５μｍ（ゲートトレンチ２８のピッチよりも小さい）にした。
図１３によると、アイソレーショントレンチ３９のピッチが狭いと（０．７μｍ以下）、それよりも広い場合に比べて、半導体装置１の耐圧を向上できることがわかった。
以上、本発明の実施形態および参考形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、アイソレーショントレンチ３９のピッチは、図２、図７〜図１０に示した例に限らず、たとえば、第１のピッチ（相対的に広いピッチ）と、第１のピッチよりも狭い第２のピッチ（相対的に狭いピッチ）とが交互に形成されていてもよい。
また、ソース端子２を埋め込み電極４６に接続する場合、接続される埋め込み電極４６は、最も内側のトレンチに採用されている必要はなく、最も外側（終端領域１１に近い側）のトレンチに採用されてもよいし、最も内側と最も外側との間の中間のトレンチに採用されてもよい。
また、半導体装置１，６１，６２，６５〜６７，６９の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、半導体装置１，６１，６２，６５〜６７，６９において、エピタキシャル層２３を構成する層は、Ｓｉからなるエピタキシャル層２３に限らず、たとえば、ワイドバンドギャップ半導体、たとえば、ＳｉＣ、ＧａＮ、ダイヤモンドからなる層などであってもよい。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
＜参考例に係る発明＞
（参考例の背景技術）
従来、ゲート保護用のツェナーダイオードを有する半導体装置が知られている。
たとえば、特許文献２は、ｎ＋型の半導体基板と、半導体基板上に順に積層されたｎ−型のエピタキシャル層からなるドレイン領域およびｐ型のチャネル層と、チャネル層からドレイン領域まで到達するゲートトレンチと、ゲートトレンチに充填されたポリシリコンからなるゲート電極と、チャネル層の表面に形成されたｎ＋型のソース領域と、ソース領域にコンタクトするソース電極と、チャネル層からドレイン領域まで到達するダイオードトレンチと、ダイオードトレンチの内壁に付着したポリシリコン層とを備えるパワーＭＯＳＦＥＴを開示している。
ポリシリコン層は、その一端および他端がダイオードトレンチの内壁からエピタキシャル層の表面にはみ出すように形成されている。エピタキシャル層の表面にはみ出したポリシリコン層の一端はソース電極に接続されており、他端はゲート電極に接続されている。当該ポリシリコン層は、一端から他端へ向かってゼブラ状に、ｎ＋型領域、ｐ−型領域、ｎ＋型領域、ｐ−型領域、ｎ＋型領域およびｐ−型領域を有している。これにより、６個のツェナーダイオード（ｐｎ接合）がポリシリコン層において直列に接続されている。
（参考例の実施形態）
以下では、参考例の実施の形態を、添付図面を参照して詳細に説明する。
＜半導体装置の全体的な平面構成＞
図１４は、参考例の一実施形態に係る半導体装置の模式的な平面図である。
半導体装置１０１は、たとえば、平面視四角形のチップ状である。チップ状の半導体装置１０１は、図１４の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
半導体装置１０１の表面には、第２端子の一例としてのソース端子１０２、および第１端子および環状端子の一例としてのゲート端子１０３を含む電極膜１０４が形成されている。電極膜１０４は、ソース端子１０２を、半導体装置１０１の周縁に沿う四角環状のゲート端子１０３が取り囲むように形成されており、ゲート端子１０３の一つの角部にはゲートパッド１０５が設置されている。ゲートパッド１０５には、ボンディングワイヤ１０６が接続されている。なお、図１４では、ソース端子１０２は、後述するＭＯＳＦＥＴ１１３の単位セル１１２が表れるように透視して示されている。
ソース端子１０２とゲート端子１０３との間およびゲート端子１０３に対して外側の部分には、除去領域１０７が形成されている（図１４のクロスハッチングの部分）。この除去領域１０７は、ソース端子１０２とゲート端子１０３との接触を防止するために、電極膜１０４が取り除かれた部分である。
ソース端子１０２とゲート端子１０３との間の除去領域１０７は、この実施形態では、ゲートパッド１０５を迂回するように半導体装置１０１の周縁に沿う四角形の一つの角部をソース端子１０２側に窪ませることにより形成された形状を有しており、この窪みによって設けられたゲート端子１０３のパッドスペース１０８にゲートパッド１０５が設置されている。
半導体装置１０１には、この除去領域１０７に沿って環状のダイオード領域１０９が設定され、当該ダイオード領域１０９に取り囲まれる部分にアクティブ領域１１０が設定されている。
ダイオード領域１０９には、その周方向全周にわたって環状の双方向ツェナーダイオード１１１が形成されている。このダイオード領域１０９は、除去領域１０７と同様にゲートパッド１０５を迂回して設定されているので、たとえば、ゲートパッド１０５へのワイヤボンディング時など、ゲートパッド１０５に衝撃が加わったときにダイオード領域１０９（双方向ツェナーダイオード１１１）に伝わる力を低減することができる。
アクティブ領域１１０には、複数の単位セル１１２が格子状に配列されたＭＯＳＦＥＴ１１３が形成されている。なお、単位セル１１２の配列形態は、格子状に限らず、たとえば、ストライプ状、千鳥状等であってもよい。
また、ソース端子１０２とゲート端子１０３との間の除去領域１０７は、ほぼ全周にわたって葛折り状に形成されている。これにより、当該除去領域１０７により区画されたソース端子１０２およびゲート端子１０３は、ゲート端子１０３の周方向に沿って櫛歯状に噛み合うように交互に配置され、それぞれの周縁部から他方の端子１０２，１０３へ向かって直線状に引き出された複数のソース引出し部１１４および複数のゲート引出し部１１５を有している。各ソース引出し部１１４および各ゲート引出し部１１５は、アクティブ領域１１０とダイオード領域１０９との境界を横切るように形成されている。なお、ソース引出し部１１４が第２引出し部の一例であり、ゲート引出し部１１５が第１引出し部の一例である。
ソース引出し部１１４は、ダイオード領域１０９の直上にソースコンタクト１１６有しており、当該ソースコンタクト１１６は、双方向ツェナーダイオード１１１に接続されている。ソースコンタクト１１６は、ソース引出し部１１４の先端から基端へ向かう長手方向に沿って複数（この実施形態では、２つ）形成されている。各ソース引出し部１１４におけるソースコンタクト１１６の数は、後述するダイオードトレンチ１３５の本数に対応させればよい。
また、ソース端子１０２におけるＭＯＳＦＥＴ１１３の直上には、ボンディングワイヤ１１７が接続されるソースパッド１１８が設置されている。ソースパッド１１８は、たとえば、パッドスペース１０８の対角をなす位置からソース端子１０２の周縁部に沿って複数（この実施形態では、３つ）設けられている。
ゲート引出し部１１５は、アクティブ領域１１０の直上にＭＯＳゲートコンタクト１１９を有し、ダイオード領域１０９の直上にゲートコンタクト１２０を有している。ＭＯＳゲートコンタクト１１９は、除去領域１０７を横切るゲート引出し配線１２１により、ＭＯＳＦＥＴ１１３のゲート電極１３３（後述）に接続されている。また、ゲートコンタクト１２０は双方向ツェナーダイオード１１１に接続されている。ＭＯＳゲートコンタクト１１９およびゲートコンタクト１２０は、ゲート引出し部１１５の先端（単位セル１１２に近い側）から基端へ向かう長手方向に沿って、この順に形成されている。さらにゲートコンタクト１２０は、当該長手方向に沿って複数（この実施形態では、２つ）形成されている。各ゲート引出し部１１５におけるゲートコンタクト１２０の数も、ソースコンタクト１１６と同様に、後述するダイオードトレンチ１３５の本数に対応させればよい。
＜半導体装置の部分的な平面および断面構成＞
図１５は、図１４の半導体装置の要部拡大図である。図１６（ａ）（ｂ）は、図１４の半導体装置の模式的な断面図であって、図１６（ａ）は図１５の切断線Ａ−Ａでの切断面を示し、図１６（ｂ）は図１５の切断線Ｂ−Ｂでの切断面を示す。図１７は、図１４の半導体装置の等価回路を説明する回路図である。
半導体装置１０１は、アクティブ領域１１０にＭＯＳＦＥＴ１１３が形成され、ダイオード領域１０９に双方向ツェナーダイオード１１１が形成されており、これらに共有される要素として、ｎ＋型（たとえば、濃度が１．０×１０１９〜１．０×１０２１ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のシリコンからなる基板１２２と、基板１２２の表面１２３（上面）に積層されたｎ−型（たとえば、濃度が５．０×１０１６〜５．０×１０１４ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のシリコンからなるエピタキシャル層１２４とを備えている。半導体層としてのエピタキシャル層１２４の厚さは、たとえば、３μｍ〜１００μｍである。基板１２２およびエピタキシャル層１２４には、ｎ型不純物としては、たとえば、たとえば、リン（Ｐ）、ヒ素（Ａｓ）などが含まれている。
アクティブ領域１１０に形成されたＭＯＳＦＥＴ１１３は、トレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、エピタキシャル層１２４には、その表面１２５から基板１２２へ向かって掘り下がったゲートトレンチ１２６が格子状に形成されている。なお、ゲートトレンチ１２６はストライプ状であってもよい。エピタキシャル層１２４には、格子状のゲートトレンチ１２６で取り囲まれる各窓部分に、直方体形状（平面視正方形状）の単位セル１１２が多数形成されている。
また、エピタキシャル層１２４の表面１２５から測定されるゲートトレンチ１２６の深さＤ１は、たとえば、０．５μｍ〜５．０μｍであり、ゲートトレンチ１２６の幅Ｗ１は、たとえば、０．１０μｍ〜１．０μｍである。また、互いに隣り合う単位セル１１２の距離（セルピッチＰ１）は、０．５μｍ〜５．０μｍである。
エピタキシャル層１２４においてゲートトレンチ１２６の周囲には、ｎ＋型のソース領域１２７およびｐ型（たとえば、濃度が１．０×１０１５〜１．０×１０１８ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のチャネル領域１２８が、エピタキシャル層１２４の表面１２５に近い側からこの順に形成されている。チャネル領域１２８には、ｐ型不純物として、ボロン（Ｂ）、アルミニウム（Ａｌ）などが含まれている。
ソース領域１２７は、エピタキシャル層１２４の表面１２５に露出するとともに、ゲートトレンチ１２６の側面の上部を形成するように、各単位セル１１２の表層部に形成されている。表面１２５から基板１２２へ向かう方向に沿うソース領域１２７の厚さは、たとえば、０．１μｍ〜１．０μｍである。なお、以下の説明で厚さを定義する場合には、特に断りのない限り、エピタキシャル層１２４の表面１２５から基板１２２へ向かう方向に沿った厚さのことをいう。
チャネル領域１２８は、ソース領域１２７に対して基板１２２側（エピタキシャル層１２４の裏面１２９側）にソース領域１２７に接するように形成されている。チャネル領域１２８の厚さは、たとえば、０．２μｍ〜１．０μｍであり、チャネル領域１２８の最深部は、ゲートトレンチ１２６の底面よりもエピタキシャル層１２４の表面１２５側に位置している。
エピタキシャル層１２４における、チャネル領域１２８に対して基板１２２側の領域は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドリフト領域１３０となっている。ドリフト領域１３０は、チャネル領域１２８に対して基板１２２側にチャネル領域１２８に接している。
また、各単位セル１１２の中央部には、エピタキシャル層１２４の表面１２５からソース領域１２７を貫通してチャネル領域１２８に達するｐ＋型（たとえば、濃度が１．０×１０１８〜１．０×１０２０ａｔｏｍｓ・ｃｍ−３である。以下同じ。）のボディコンタクト領域１３１が形成されている。
ゲートトレンチ１２６の内面には、その全域を覆うように、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１３２が形成されている。そして、ゲート絶縁膜１３２の内側をｎ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ１２６にゲート電極１３３が埋設されている。
ゲート電極１３３は、エピタキシャル層１２４の表面１２５と面一な上面１３４を有している。面一とは、ゲート電極１３３の上面１３４とエピタキシャル層１２４の表面１２５とが同一平面上に形成されていることを意味しているが、ゲート電極１３３の作製途中に意図せずに形成される小さな窪み等がある場合も概念的には含む。また、ゲート電極１３３の一部は、平面視で除去領域１０７を横切るように、格子の枠部分からゲート引出し部１１５の直下にゲート引出し配線１２１として引き出されている。
一方、ダイオード領域１０９においてエピタキシャル層１２４には、その表面１２５から基板１２２へ向かって掘り下がったダイオードトレンチ１３５が複数（この実施形態では、２本）形成されている。複数のダイオードトレンチ１３５は、ＭＯＳＦＥＴ１１３（アクティブ領域１１０）を取り囲む環状に、ダイオード領域１０９の周方向全周にわたって互いに一定の間隔を空けて設けられている。互いに隣り合うダイオードトレンチ１３５の中心間の距離（トレンチピッチＰ２）は、たとえば、０．５μｍ〜５．０μｍである。各ダイオードトレンチ１３５は、平面視でソース引出し部１１４およびゲート引出し部１１５の双方を横切る位置に形成されている。なお、ダイオードトレンチ１３５の数は、２本に限らず、１本であってもよく、また３本以上であってもよい。つまり、後述する双方向ツェナーダイオード１１１は、２本に限らず、１本であってもよく、また３本以上であってもよい。
また、エピタキシャル層１２４の表面１２５から測定されるダイオードトレンチ１３５の深さＤ２は、ゲートトレンチ１２６と同じ深さＤ１（たとえば、０．５μｍ〜５．０μｍ）である。また、ダイオードトレンチ１３５の幅Ｗ２は、たとえば、ゲートトレンチ１２６の幅Ｗ１の１．２〜５．０倍であり、具体的には、０．１２μｍ〜５．０μｍである。
ダイオードトレンチ１３５の内面には、その全域を覆うように、酸化シリコン（ＳｉＯ２）からなるダイオード絶縁膜１３６が形成されている。
そして、ダイオード絶縁膜１３６の内側を、ｎ型不純物およびｐ型不純物がドーピングされた埋め込み層としてのポリシリコンで埋め尽くすことにより、ダイオードトレンチ１３５には、当該ポリシリコンからなる双方向ツェナーダイオード１１１が形成されている。この双方向ツェナーダイオード１１１も、ゲート電極１３３と同様に、エピタキシャル層１２４の表面１２５と面一な上面１３７を有している。
第１ダイオードとしての双方向ツェナーダイオード１１１は、ダイオードトレンチ１３５の周方向に沿って交互に配列され、互いに接する複数のｎ＋型部分１３８とｐ−型（たとえば、濃度が１．０×１０１６〜１．０×１０１９ａｔｏｍｓ・ｃｍ−３である。以下同じ。）部分１３９とを有している。これにより、双方向ツェナーダイオード１１１では、ｎ＋型部分１３８とｐ−型部分１３９とのｐｎ接合からなるツェナーダイオードがダイオードトレンチ１３５の周方向に沿って直列に接続されている。
この実施形態では、たとえば、連続するｎ＋型部分１３８、ｐ−型部分１３９、ｎ＋型部分１３８、ｐ−型部分１３９およびｎ＋型部分１３８の５つに区画された部分によって形成されたｎｐ接合、ｐｎ接合、ｎｐ接合およびｐｎ接合の合計４つの接合により、ダイオード（Ｄｉ）ユニット１４０（１単位）が構成されている。すなわち、双方向ツェナーダイオード１１１は、ダイオードトレンチ１３５の周方向に沿って配列された複数のＤｉユニット１４０により構成されており、隣接するＤｉユニット１４０間において、各Ｄｉユニット１４０の端部にあるｎ＋型部分１３８が共有されている。
Ｄｉユニット１４０のダイオードトレンチ１３５の周方向に沿う長さＬ１は、Ｄｉユニット１４０に一定の耐圧を確保する観点から、たとえば、１０μｍ〜５０μｍであることが好ましい。また、各ｎ＋型部分１３８および各ｐ−型部分１３９の同方向における長さｌ１，ｌ２はそれぞれ、たとえば、３μｍ〜５μｍである。
このようなＤｉユニット１４０のツェナー降伏電圧は、たとえば、５Ｖ〜５０Ｖであり、各Ｄｉユニット１４０のｐｎ接合１つ当たりのツェナー降伏電圧は、たとえば、５Ｖ〜１０Ｖである。
なお、各Ｄｉユニット１４０を構成するｎ型部分およびｐ型部分の組み合わせは、ｎ＋型部分１３８とｐ−型部分１３９との組み合わせに限らず、これらをｎ型（たとえば、濃度が１．０×１０１６〜１．０×１０１９ａｔｏｍｓ・ｃｍ−３である。以下同じ。）、ｎ−型、ｐ型およびｐ＋型にそれぞれ置き換えることもできる。たとえば、Ｄｉユニットは、その両端にｐ＋型部分を配置し、当該両端のｐ＋型部分を含めて、連続するｐ＋型部分、ｎ−型部分、ｐ＋型部分、ｎ−型部分およびｐ＋型部分の５つに区画された部分によって形成されたｐｎ接合、ｎｐ接合、ｐｎ接合およびｎｐ接合の合計４つの接合により構成されていてもよい。
エピタキシャル層１２４上には、ＳｉＯ２からなる層間絶縁膜１４１が積層されている。
層間絶縁膜１４１には、各単位セル１１２のソース領域１２７、各Ｄｉユニット１４０の両端のｎ＋型部分１３８の直上およびゲート引出し配線１２１の直上に、層間絶縁膜１４１を厚さ方向に貫通するコンタクトホール１４２〜１４５が、それぞれ形成されている。
層間絶縁膜１４１上には、前述のソース端子１０２およびゲート端子１０３が形成されている。
ソース端子１０２は、各コンタクトホール１４２を介して、全ての単位セル１１２のソース領域１２７に一括して接続されるとともに、各コンタクトホール１４３を介して、各Ｄｉユニット１４０の一端のｎ＋型部分１３８に、ソースコンタクト１１６として接続されている。すなわち、ソース端子１０２は、全ての単位セル１１２のソース領域１２７およびＤｉユニット１４０に対して共通の端子となっている。なお、以下では、各Ｄｉユニット１４０におけるソース端子１０２に接続されたｎ＋型部分１３８を、ソース側ｎ＋型部分１３８Ｓということがある。
ゲート端子１０３は、各コンタクトホール１４４を介して、ＭＯＳゲートコンタクト１１９としてゲート引出し配線１２１に接続されるとともに、各コンタクトホール１４５を介して、各Ｄｉユニット１４０のソース側ｎ＋型部分１３８Ｓとは反対端のｎ＋型部分１３８に、ゲートコンタクト１２０として接続されている。すなわち、ゲート端子１０３は、ゲート電極１３３およびＤｉユニット１４０に対して共通の端子となっている。なお、以下では、各Ｄｉユニット１４０におけるゲート端子１０３に接続されたｎ＋型部分１３８を、ゲート側ｎ＋型部分１３８Ｇということがある。
基板１２２の裏面１４６には、その全域を覆うようにドレイン端子１４７が形成されている。このドレイン端子１４７は、全ての単位セル１１２に対して共通の端子となっている。
以上説明した半導体装置１０１では、図１７に示すように、ソース端子１０２（Ｓ）とゲート端子１０３（Ｇ）との間（ソース−ゲート間）に双方向ツェナーダイオード１１１（ＺＤ）が接続されることとなる。なお、Ｄ１は、基板ダイオードであり、ソース端子１０２（Ｓ）とドレイン端子１４７（Ｄ）との間に接続されている。
＜半導体装置の製造方法＞
図１８Ａ〜図１８Ｉは、図１４の半導体装置の製造工程の一部を示す図であって、図１６（ａ）（ｂ）と同じ切断面を示している。
半導体装置１０１を製造するには、図１８Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、基板１２２の表面１２３上に、ｎ型不純物をドーピングしながらシリコン結晶を成長させる。これにより、基板１２２上に、ｎ−型のエピタキシャル層１２４（ドリフト領域１３０）が形成される。
次に、図１８Ｂに示すように、エピタキシャル層１２４の表面１２５へ向け、ｐ型不純物を注入する。注入は、たとえば、３０ｋｅＶ〜２００ｋｅＶで、表面１２５から所定の深さ位置に１段注入する。このときのドーズ量は、たとえば、１．０×１０１２ａｔｏｍｓ・ｃｍ−２〜１．０×１０１４ａｔｏｍｓ・ｃｍ−２である。続いて、たとえば、８５０℃〜１１００℃でエピタキシャル層１２４をアニール処理する。これにより、エピタキシャル層１２４の表層部に注入されたｐ型不純物が活性化され、チャネル領域１２８が形成される。
次に、図１８Ｃに示すように、エピタキシャル層１２４にハードマスク（図示せず）を形成し、当該ハードマスクをパターニングした後、エピタキシャル層１２４をドライエッチングする。これにより、エピタキシャル層１２４が表面１２５から選択的に掘り込まれて、ゲートトレンチ１２６およびダイオードトレンチ１３５が同時に形成される。それとともに、エピタキシャル層１２４に複数の単位セル１１２が形成される。
次に、図１８Ｄに示すように、たとえば、熱酸化法により、エピタキシャル層１２４の表面１２５、ゲートトレンチ１２６の内面（側面および底面）およびダイオードトレンチ１３５の内面（側面および底面）に、ゲート絶縁膜１３２およびダイオード絶縁膜１３６を同時に形成する。ゲート絶縁膜１３２およびダイオード絶縁膜１３６の膜厚は、たとえば、１５０Å〜１５００Åである。
次に、図１８Ｅに示すように、たとえば、ＣＶＤ法により、ｐ−型のポリシリコン１４８（半導体材料）を、エピタキシャル層１２４の上方から堆積する。ポリシリコン１４８は、ゲートトレンチ１２６およびダイオードトレンチ１３５を埋め尽くし、さらにエピタキシャル層１２４の表面１２５から６０００Å程度の厚さＴ１になるまで堆積させる。
次に、図１８Ｆに示すように、堆積したポリシリコン１４８を、エッチバック面がエピタキシャル層１２４の表面１２５と面一になるまでエッチバックする。これにより、ゲートトレンチ１２６およびダイオードトレンチ１３５に残存するポリシリコン１４８からなり、それぞれがエピタキシャル層１２４の表面１２５と面一な上面１３４，１３７を有するゲート電極１３３および埋め込み層１４９が同時に形成される。
次に、図１８Ｇに示すように、エピタキシャル層１２４にハードマスク１５０を形成し、当該ハードマスク１５０をパターニングした後、ハードマスク１５０から露出するゲート電極１３３にｎ型不純物を注入し、同時に埋め込み層１４９に対して、埋め込み層１４９の不純物濃度よりも高い濃度のｎ型不純物を選択的に注入する。注入は、たとえば、３０ｋｅＶ〜２００ｋｅＶで、表面から所定の深さ位置に１段注入する。このときのドーズ量は、たとえば、５．０×１０１４〜５．０×１０１６ａｔｏｍｓ・ｃｍ−２である。これにより、ｎ＋型のゲート電極１３３が形成され、同時に、埋め込み層１４９においてｎ＋型部分１３８およびｐ−型部分１３９が交互に配列されて、双方向ツェナーダイオード１１１が形成される。
次に、図１８Ｈに示すように、エピタキシャル層１２４の表面１２５へ向け、ｎ型不純物およびｐ型不純物を順に、選択的に注入する。そして、たとえば、８５０℃〜１１００℃でエピタキシャル層１２４をアニール処理することにより、注入されたｎ型不純物およびｐ型不純物が活性化され、ソース領域１２７およびボディコンタクト領域１３１が形成される。
その後、たとえば、ＣＶＤ法により、エピタキシャル層１２４上に層間絶縁膜１４１を積層し、その後、当該層間絶縁膜１４１を選択的にドライエッチングすることにより、コンタクトホール１４２〜１４５を形成する。
次に、図１８Ｉに示すように、たとえば、スパッタ法により、層間絶縁膜１４１の表面全面に、ＡｌＣｕ（金属材料）からなる電極膜１０４を堆積させる。電極膜１０４は、少なくとも全てのコンタクトホール１４２〜１４５を埋め尽くし、さらにエピタキシャル層１２４の表面１２５から３００００Å程度の厚さになるまで堆積させる。そして、堆積した電極膜１０４をパターニングして除去領域１０７を形成することにより、ソース端子１０２およびゲート端子１０３が同時に形成される。その後は、たとえば、スパッタ法により、基板１２２の裏面１４６にドレイン端子１４７を形成する。
以上の工程を経ることにより、図１４に示す半導体装置１０１を得ることができる。
半導体装置１０１のＭＯＳＦＥＴ１１３は、たとえば、スイッチング素子として利用することができる。この場合、ソース端子１０２（ソースパッド１１８）とドレイン端子１４７との間（ソース−ドレイン間）にドレイン側が正となるドレイン電圧を印加した状態で、ゲート端子１０３（ゲートパッド１０５）に所定の電圧（ゲート閾値電圧以上の電圧）を印加する。これにより、チャネル領域１２８におけるゲート絶縁膜１３２との界面近傍にゲートトレンチ１２６の深さ方向に沿ってチャネルが形成され、ゲートトレンチ１２６の深さ方向に電流が流れる。
そして、この半導体装置１０１によれば、図１７に示すように、ソース端子１０２（Ｓ）とゲート端子１０３（Ｇ）との間（ソース−ゲート間）に双方向ツェナーダイオード１１１（ＺＤ）が接続されることとなる。そのため、たとえ半導体装置１０１に静電気やサージ電圧などが入力されても、その静電気やサージ電圧などを双方向ツェナーダイオード１１１により吸収することができる。したがって、半導体装置１０１に静電気やサージ電圧などが入力されることに起因する絶縁破壊を防止することができる。その結果、半導体装置１０１の信頼性を向上させることができる。
また、半導体装置１０１によれば、ゲート電極１３３の上面１３４および双方向ツェナーダイオード１１１の上面１３７がともに、エピタキシャル層１２４の表面１２５と面一である。そのため、エピタキシャル層１２４を表面１２５からエッチングしてゲートトレンチ１２６およびダイオードトレンチ１３５を同時に形成した後（図１８Ｃの工程）、これらのトレンチ１２６，１３５を埋め尽くすようにｐ−型のポリシリコン１４８を堆積させ（図１８Ｅの工程）、その後、堆積したポリシリコン１４８をエッチバックすることにより、ゲート電極１３３と双方向ツェナーダイオード１１１（双方向ツェナーダイオード１１１の本体を形成する埋め込み層１４９）とを同時に形成することができる（図１８Ｆの工程）。
したがって、その上面がエピタキシャル層の表面と面一になるようにゲート電極を形成する工程と、ダイオードトレンチからエピタキシャル層の表面にはみ出すようにツェナーダイオードを形成する工程とを別々に行う従来の方法（たとえば、特許文献２の方法）に比べて、半導体装置の製造工程を簡易にすることができ、製造コストを低減することができる。
従来の方法では、ツェナーダイオードをダイオードトレンチからはみ出す形状にするために、ダイオードトレンチを埋め尽くすようにポリシリコンを堆積させた後、このポリシリコンを、マスクを使ってパターニングする工程を行う必要があり、効率がよいとは言えない。
また、従来の方法では、ダイオードトレンチからはみ出したツェナーダイオードが、エピタキシャル層の表面に対する段差として残る結果、エピタキシャル層の表面を覆うように形成した層間絶縁膜にも段差（高さのズレ）が生じる。そのため、層間絶縁膜にコンタクトホールを開けるためのフォトレジストの露光時に、フォーカス異常を生じるおそれもある。さらに、層間絶縁膜が当該段差で不連続となり、その部分に配線メタルが入り込みやすくなるので、配線メタルをパターニングしてソース電極等を形成する際に、当該配線メタルが残渣（メタル残渣）として残り、結果的に配線間のショート（短絡）を引き起こすおそれもある。
これに対して、前述の製造方法では、ゲート電極１３３の上面１３４および双方向ツェナーダイオード１１１の上面１３７を、ともにエピタキシャル層１２４の表面１２５と面一に形成することができるので、従来のようなフォーカス異常およびメタル残渣といった問題も解決することができる。その結果、半導体装置１０１の品質・性能を向上させることができる。
さらに前述の方法では、ゲートトレンチ１２６およびダイオードトレンチ１３５を同時に形成し（図１８Ｃの工程）、ソース端子１０２およびゲート端子１０３を同時に形成するので（図１８Ｉの工程）、より一層簡易にかつ低コストで、半導体装置１０１を製造することができる。
また、ダイオードトレンチ１３５の幅Ｗ２が、ゲートトレンチ１２６の幅Ｗ１の１．２〜５．０倍であるため、ダイオードトレンチ１３５の幅Ｗ２とゲートトレンチ１２６の幅Ｗ１とのばらつきを、ある程度の範囲に収めることができる。そのため、ポリシリコン１４８をエッチバックする際に（図１８Ｆの工程）、ゲート電極１３３や双方向ツェナーダイオード１１１（埋め込み層１４９）にディッシングが発生することを防止することができる。
また、半導体装置１０１によれば、各Ｄｉユニット１４０のソース側ｎ＋型部分１３８Ｓとソース端子１０２との間、およびゲート側ｎ＋型部分１３８Ｇとゲート端子１０３との間を、それぞれソース引出し部１１４およびゲート引出し部１１５から直下に向かって層間絶縁膜１４１を貫通する柱状のプラグコンタクト１１６，１２０を用いて接続することができる。そのため、各Ｄｉユニット１４０のソース側ｎ＋型部分１３８Ｓおよびゲート側ｎ＋型部分１３８Ｇそれぞれから、基板１２２に対して水平方向に配線を引き回す必要がないので、省スペース化を図ることができる。
しかも、ソース端子１０２とゲート端子１０３との間を絶縁する除去領域１０７を葛折り状に形成することにより、各Ｄｉユニット１４０へのコンタクトに必要なソース引出し部１１４およびゲート引出し部１１５が、ゲート端子１０３の周方向に沿って櫛歯状に噛み合うように交互に複数配置されている。これにより、各ソース引出し部１１４と、当該ソース引出し部１１４に隣り合うゲート引出し部１１５との間に接続されるＤｉユニット１４０を、ゲート端子１０３の周方向に沿って複数形成することができる。そのため、各ソース引出し部１１４および各ゲート引出し部１１５の位置を適切に定め、それらの間に挟まれる各Ｄｉユニット１４０の長さＬ１を１０μｍ〜５０μｍに調節することにより、良好な保護耐量を有するＤｉユニット１４０を複数形成することができる。また、ソース端子１０２とゲート端子１０３との間の余ったスペースを双方向ツェナーダイオード１１１へのコンタクトという用途に有効利用することができる。
また、図１４に示すように、双方向ツェナーダイオード１１１が、アクティブ領域１１０を取り囲むように、ダイオード領域１０９の周方向全周にわたって形成されているため、双方向ツェナーダイオード１１１が当該周方向に沿って局所的に設けられている場合に比べて、双方向ツェナーダイオード１１１全体としての面積を増やすことができる。その結果、双方向ツェナーダイオード１１１の保護耐量（静電破壊電圧）を向上させることができる。なお、双方向ツェナーダイオード１１１は、図１４の双方向ツェナーダイオード１１１´（図１４の斜線ハッチングの部分）のように、たとえば、ゲートパッド１０５を取り囲む部分に局所的に形成されていてもよい。
＜双方向ツェナーダイオードの変形例＞
図１９は、双方向ツェナーダイオードの変形例を示す図である。図２０は、ソース端子およびゲート端子の第１の変形例を示す図である。図２１は、ソース端子およびゲート端子の第２の変形例を示す図である。
図１４および図１５では、双方向ツェナーダイオードの一例として、Ｄｉユニット１４０がダイオード領域１０９（ゲート端子１０３）の周方向に沿って連続して形成されることにより、環状に形成された双方向ツェナーダイオード１１１を採り上げたが、たとえば、図１９に示す第２ダイオードとしての双方向ツェナーダイオード１５１のように、各Ｄｉユニット１５２がダイオード領域１０９（ゲート端子１０３）を横切る方向に沿って別々に形成されていてもよい。
具体的には、図１９の双方向ツェナーダイオード１５１では、ダイオードトレンチ１３５が、図１５のように複数のＤｉユニット１４０が一括して収容するものとは異なり、各ソース引出し部１１４の引き出し方向に沿って、ソース引出し部１１４とゲート端子１０３（ゲート引出し部１１５ではない本体部分）との間に跨って形成されている。これにより、各Ｄｉユニット１５２は、ソース側ｎ＋型部分１３８Ｓがソース引出し部１１４の直下に配置されるように、かつゲート側ｎ＋型部分１３８Ｇがゲート端子１０３（ゲート引出し部１１５ではない本体部分）の直下に配置されるように、各ソース引出し部１１４の引き出し方向に沿って、ソース引出し部１１４とゲート端子１０３との間に跨っている。
また、各Ｄｉユニット１５２（ダイオードトレンチ１３５）は、ソース引出し部１１４ごとに１つずつ形成されており、双方向ツェナーダイオード１５１全体としてアクティブ領域１１０を取り囲むように設けられている。むろん、Ｄｉユニット１５２は、全てのソース引出し部１１４に設ける必要はなく、数本のソース引出し部１１４とゲート端子１０３との間に局所的に設けられていてもよい。
この変形例によれば、Ｄｉユニット１５２を、ダイオード領域１０９の適切な場所に、適切な数だけ形成することができる。
また、図１９のような双方向ツェナーダイオード１５１を設ける場合には、たとえば、図２０に示すように、ゲート引出し配線１２１を長くしてゲート端子１０３（本体部分）まで引き出し、その末端にＭＯＳゲートコンタクト１１９を形成することにより、ゲート引出し部１１５を省略することができる。
さらに、たとえば、図２１に示すように、ソース引出し部１１４のように局所的ではなく、単位セル１１２の直上部分からソース端子１０２の周縁部を全体的に引き出し、当該引き出された部分にソースコンタクト１１６を形成することにより、ソース引出し部１１４を省略することもできる。
以上、参考例の実施形態を説明したが、参考例は、他の形態で実施することもできる。
たとえば、前述の実施形態では、半導体装置１０１のアクティブ領域１１０には、トレンチゲート型ＭＯＳＦＥＴ１１３が形成されていたが、図２２の半導体装置１５３のように、トレンチゲート型ＩＧＢＴ１５４（Insulated Gate Bipolar Semiconductor）が形成されていてもよい。
図２２の半導体装置１５３は、ｎ＋型の基板１２２に代えて、ｐ＋型のシリコンからなる基板１５５を有している。また、ＭＯＳＦＥＴ１１３のソース領域１２７はＩＧＢＴ１５４のエミッタ領域１５６に対応し、チャネル領域１２８はベース領域１５７に対応し、ドリフト領域１３０はコレクタ領域１５８に対応している。また、ソース側ｎ＋型部分１３８Ｓはエミッタ側ｎ＋型部分１３８Ｅに対応している。さらに、ソース端子１０２はエミッタ端子１５９に対応し、ドレイン端子１４７はコレクタ端子１６０に対応している。
そして、このＩＧＢＴ１５４では、エミッタ端子１５９とゲート端子１０３との間（エミッタ−ゲート間）に双方向ツェナーダイオード１１１が接続されているので、前述の実施形態の半導体装置１０１と同様の効果を得ることができる。
また、各Ｄｉユニット１４０，１５２のゲート側ｎ＋型部分１３８Ｇとは反対端のｎ＋型部分は、ソース端子１０２およびエミッタ端子１５９ではなく、ドレイン端子１４７やコレクタ端子１６０に接続することもできる。これにより、ドレイン−ゲート間およびコレクタ−ゲート間に双方向ツェナーダイオード１１１，１５１を接続することができる。
当該ｎ＋型部分１３８をドレイン端子１４７に接続する場合には、たとえば、図２３および図２４に示すように、ダイオードトレンチ１３５の底面からエピタキシャル層１２４を貫通して基板１２２に達するコンタクトホール１６１を形成し、当該コンタクトホール１６１の内面に絶縁膜１６２を形成し、その絶縁膜１６２の内側を金属材料で埋め尽くすことにより、ドレインコンタクト１６３を形成する。このドレインコンタクト１６３を介して、ｎ＋型部分１３８（ドレイン側ｎ＋型部分１３８Ｄ）とドレイン端子１４７とを接続することができる。
これにより、図２５に示すように、半導体装置１０１において、ソース端子１０２（Ｓ）とゲート端子１０３（Ｇ）との間（ソース−ゲート間）、ドレイン端子１４７（Ｄ）とゲート端子１０３（Ｇ）との間（ドレイン−ゲート間）の両方に双方向ツェナーダイオード１１１（ＺＤ）を接続することができる。なお、Ｄ１は、基板ダイオードであり、ソース端子１０２（Ｓ）とドレイン端子１４７（Ｄ）との間に接続されている。また、この構成では、ソースコンタクト１１６を省略することによって、ソース−ゲート間の双方向ツェナーダイオード１１１を省略してもよい。
一方、当該ｎ＋型部分１３８をコレクタ端子１６０に接続する場合には、たとえば、図２６に示すように、ダイオードトレンチ１３５の底面からエピタキシャル層１２４を貫通して基板１５５に達するコンタクトホール１６４を形成し、当該コンタクトホール１６４の内面に絶縁膜１６５を形成し、その絶縁膜１６５の内側を金属材料で埋め尽くすことにより、コレクタコンタクト１６６を形成する。このコレクタコンタクト１６６を介して、ｎ＋型部分１３８（コレクタ側ｎ＋型部分１３８Ｃ）とコレクタ端子１６０とを接続することができる。
また、前述の実施形態では、各Ｄｉユニット１４０，１５２と各端子とは、層間絶縁膜１４１を厚さ方向に貫通する柱状のプラグコンタクトにより接続されていたが、たとえば、Ｄｉユニット１４０，１５２と各端子との間に多層配線構造を形成して各層に再配線を形成することにより、当該複数層の再配線を用いて接続されていてもよい。
また、ゲート端子１０３は、各Ｄｉユニット１４０，１５２のゲート側ｎ＋型部分１３８Ｇに接続可能な形状であれば、図１４のように、ソース端子１０２を取り囲んでいる必要はない。たとえば、ダイオード領域１０９が、平面視でソース端子１０２の周辺に局所的に形成されている場合には、当該ダイオード領域１０９を覆う程度に形成されていてもよい。
また、ゲートトレンチ１２６およびダイオードトレンチ１３５は、図１８Ｃの工程のように同一工程で形成する必要はなく、それぞれを形成する工程を別々に実行することにより形成してもよい。
また、半導体装置１０１，１５３の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１０１，１５３において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、半導体装置１０１，１５３において、エピタキシャル層１２４を構成する層は、Ｓｉからなるエピタキシャル層１２４に限らず、たとえば、ワイドバンドギャップ半導体、たとえば、ＳｉＣ、ＧａＮ、ダイヤモンドからなる層などであってもよい。
（参考例の実施形態の開示から把握されるべき特徴）
たとえば、参考例の実施形態の開示からは、下記（１）〜（２０）の発明を把握することができる。
（１）トランジスタを構成する複数の不純物領域を有する半導体層と、
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチに埋め込まれ、前記半導体層の表面と面一な上面を有するゲート電極と、
前記半導体層に形成されたダイオードトレンチと、
前記ダイオードトレンチに埋め込まれ、前記半導体層の前記表面と面一な上面を有しており、前記ダイオードトレンチの深さ方向に直交する方向に沿ってｎ型部分とｐ型部分とが交互に配列されて構成された複数のｐｎ接合を有する双方向ツェナーダイオードとを含む、半導体装置。
（２）前記半導体装置は、前記半導体層に積層された層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記ゲート電極に接続された第１端子と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記半導体層の所定の前記不純物領域に接続された第２端子とを含み、
前記第１端子および前記第２端子は、前記層間絶縁膜をそれぞれ貫通して、互いに離れて配置された前記ｎ型部分または前記ｐ型部分に、それぞれ接続されている、（１）に記載の半導体装置。
（３）前記双方向ツェナーダイオードは、互いに離れて配置された前記ｎ型部分または前記ｐ型部分がそれぞれ、前記第１端子および前記第２端子の直下に配置されるように、平面視で前記第１端子および前記第２端子に跨るように形成されている、（２）に記載の半導体装置。
（４）前記第１端子は、前記第２端子を取り囲む環状端子を含む、（２）または（３）に記載の半導体装置。
（５）前記環状端子は、前記第２端子へ向かって引き出された第１引出し部を有し、
前記環状端子で取り囲まれた前記第２端子は、前記環状端子へ向かって引き出された第２引出し部を有しており、
前記双方向ツェナーダイオードは、互いに離れて配置された前記ｎ型部分または前記ｐ型部分がそれぞれ、前記第１引出し部および前記第２引出し部の直下に配置されるように、前記複数のｐｎ接合が前記環状端子の周方向に沿って配列された第１ダイオードを含む、（４）に記載の半導体装置。
（６）前記第１ダイオードは、前記第２端子を取り囲む環状に形成されている、（５）に記載の半導体装置。
（７）前記第１引出し部および前記第２引出し部は、前記環状端子の前記周方向に沿って交互に配列されている、（５）または（６）に記載の半導体装置。
（８）前記双方向ツェナーダイオードは、互いに離れて配置された前記ｎ型部分または前記ｐ型部分がそれぞれ、前記環状端子および前記第２端子の直下に配置されるように、前記複数のｐｎ接合が前記環状端子を横切る方向に沿って配列された第２ダイオードを含む、（４）に記載の半導体装置。
（９）複数の前記不純物領域は、前記ゲート電極と協働してトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成するＭＯＳ構造を含み、
前記ＭＯＳ構造は、
前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース領域と、
前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの側面の一部を形成する第２導電型のチャネル領域と、
前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域とを含む、（１）〜（８）のいずれか一項に記載の半導体装置。
（１０）前記第２端子が、前記ソース領域に接続されたソース端子を含む、（２）〜（８）に係る（９）に記載の半導体装置。
（１１）前記第２端子が、前記ドレイン領域に接続されたドレイン端子を含む、（２）〜（８）に係る（９）に記載の半導体装置。
（１２）複数の前記不純物領域は、前記ゲート電極と協働してトレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）トランジスタを構成するＩＧＢＴ構造を含み、
前記ＩＧＢＴ構造は、
前記ゲートトレンチの側面の一部を形成する第１導電型のエミッタ領域と、
前記エミット領域に対して前記半導体層の裏面側に前記エミッタ領域に接するように形成され、前記ゲートトレンチの底面を形成する第２導電型のベース領域と、
前記ベース領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成された第１導電型のコレクタ領域とを含む、（１）〜（８）のいずれか一項に記載の半導体装置。
（１３）前記第２端子が、前記エミッタ領域に接続されたエミッタ端子を含む、（２）〜（８）に係る（１２）に記載の半導体装置。
（１４）前記第２端子が、前記コレクタ領域に接続されたコレクタ端子を含む、（２）〜（８）に係る（１２）に記載の半導体装置。
（１５）前記ダイオードトレンチの幅は、前記ゲートトレンチの幅の１．２〜５．０倍である、（１）〜（１４）のいずれか一項に記載の半導体装置。
（１６）前記双方向ツェナーダイオードは、ポリシリコンからなる、（１）〜（１５）のいずれか一項に記載の半導体装置。
（１７）半導体層に、トランジスタを構成する複数の不純物領域を形成する工程と、
前記半導体層を表面からエッチングすることにより、ゲートトレンチを形成する工程と、
前記半導体層を前記表面からエッチングすることにより、ダイオードトレンチを形成する工程と、
前記ゲートトレンチおよび前記ダイオードトレンチを埋め尽くすように、ｎ型またはｐ型の半導体材料を前記半導体層に堆積させる工程と、
堆積した前記半導体材料をエッチバックすることにより、前記半導体層の前記表面と面一な上面を有するゲート電極を形成し、同時に、前記半導体層の前記表面と面一な上面を有する埋め込み層を形成する工程と、
前記埋め込み層に、当該埋め込み層とは異なる導電型のｎ型またはｐ型不純物を選択的に注入し、前記ダイオードトレンチの深さ方向に直交する方向に沿ってｎ型部分とｐ型部分とが交互に配列させて複数のｐｎ接合を形成することにより、前記ダイオードトレンチ内に双方向ツェナーダイオードを形成する工程とを含む、半導体装置の製造方法。
（１８）前記半導体装置の製造方法は、
前記半導体層に層間絶縁膜を積層する工程と、
前記層間絶縁膜上に、前記層間絶縁膜を貫通して、前記ゲート電極および前記双方向ツェナーダイオードの一つの前記ｎ型部分または前記ｐ型部分に接続する第１端子を形成する工程と、
前記層間絶縁膜上に、前記層間絶縁膜を貫通して、前記半導体層の所定の前記不純物領域、および前記第１端子と接続された前記ｎ型部分または前記ｐ型部分から離れており、当該部分と同一導電型の前記ｎ型部分または前記ｐ型部分に接続する第２端子を形成する工程とを含む、（１７）に記載の半導体装置の製造方法。
（１９）前記第１端子および前記第２端子を形成する工程は、前記層間絶縁膜の全面に金属材料を堆積させた後、当該金属材料を所定の形状にパターニングすることにより、前記第１端子および前記第２端子を同時に形成する工程を含む、（１８）に記載の半導体装置の製造方法。
（２０）前記ゲートトレンチを形成する工程および前記ダイオードトレンチを形成する工程を、同一のエッチング処理により行う、（１７）〜（１９）のいずれか一項に記載の半導体装置の製造方法。
（上記把握されるべき特徴の効果）
（１）の発明によれば、ゲート電極の上面および双方向ツェナーダイオードの上面がともに、半導体層の表面と面一である。そのため、半導体層を表面からエッチングしてゲートトレンチおよびダイオードトレンチを形成した後、これらのトレンチを埋め尽くすようにｎ型またはｐ型の半導体材料を堆積させ、その後、堆積した半導体材料をエッチバックすることにより、ゲート電極と双方向ツェナーダイオード（双方向ツェナーダイオードの本体を形成する埋め込み層）とを同時に形成することができる。
したがって、その上面がエピタキシャル層の表面と面一になるようにゲート電極を形成する工程と、ダイオードトレンチからエピタキシャル層の表面にはみ出すようにツェナーダイオードを形成する工程とを別々に行う従来の方法（たとえば、特許文献２の方法）に比べて、半導体装置の製造工程を簡易にすることができ、製造コストを低減することができる。
従来の方法では、ツェナーダイオードをダイオードトレンチからはみ出す形状にするために、ダイオードトレンチを埋め尽くすようにポリシリコンを堆積させた後、このポリシリコンを、マスクを使ってパターニングする工程を行う必要があり、効率がよいとは言えない。
また、従来の方法では、ダイオードトレンチからはみ出したツェナーダイオードが、エピタキシャル層の表面に対する段差として残る結果、エピタキシャル層の表面を覆うように形成した層間絶縁膜にも段差（高さのズレ）が生じる。そのため、層間絶縁膜にコンタクトホールを開けるためのフォトレジストの露光時に、フォーカス異常を生じるおそれもある。さらに、層間絶縁膜が当該段差で不連続となり、その部分に配線メタルが入り込みやすくなるので、配線メタルをパターニングしてソース電極等を形成する際に、当該配線メタルが残渣（メタル残渣）として残り、結果的に配線間のショート（短絡）を引き起こすおそれもある。
これに対して、参考例に係る発明では、ゲート電極の上面および双方向ツェナーダイオードの上面を、ともに半導体層の表面と面一に形成することができるので、従来のようなフォーカス異常およびメタル残渣といった問題も解決することができる。その結果、半導体装置の品質・性能を向上させることができる。
そして、（１）の半導体装置は、たとえば、（１７）の半導体装置の製造方法により製造することができる。
また、（１）の半導体装置が、（２）記載のように、前記半導体層に積層された層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記ゲート電極に接続された第１端子と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記半導体層の所定の前記不純物領域に接続された第２端子とを含む場合、前記第１端子および前記第２端子を、前記層間絶縁膜をそれぞれ貫通して、互いに離れて配置された前記ｎ型部分または前記ｐ型部分に、それぞれ接続することができる。
すなわち、第１端子および第２端子を、双方向ツェナーダイオードの互いに離れたｎ型部分に接続するか、または、双方向ツェナーダイオードの互いに離れたｐ型部分に接続することができる。これにより、双方向ツェナーダイオードを、ゲート電極と所定の不純物領域との間（ゲート−不純物領域間）に接続することができる。
このような構造は、たとえば、（１８）に記載のように、前記半導体層に層間絶縁膜を積層する工程と、前記層間絶縁膜上に、前記層間絶縁膜を貫通して、前記ゲート電極および前記双方向ツェナーダイオードの一つの前記ｎ型部分または前記ｐ型部分に接続する第１端子を形成する工程と、前記層間絶縁膜上に、前記層間絶縁膜を貫通して、前記半導体層の所定の前記不純物領域、および前記第１端子と接続された前記ｎ型部分または前記ｐ型部分から離れており、当該部分と同一導電型の前記ｎ型部分または前記ｐ型部分に接続する第２端子を形成する工程とを実行することにより、作製することができる。
この場合、前記第１端子および前記第２端子を形成する工程は、（１９）記載のように、前記層間絶縁膜の全面に金属材料を堆積させた後、当該金属材料を所定の形状にパターニングすることにより、前記第１端子および前記第２端子を同時に形成する工程を含むことが好ましい。
この方法によれば、第１端子および第２端子を同一工程で形成できるので、より簡易にかつ低コストで、半導体装置を製造することができる。
さらには、（２０）記載のように、前記ゲートトレンチを形成する工程および前記ダイオードトレンチを形成する工程を、同一のエッチング処理により行えば、製造工程をさらに簡易にでき、製造コストを一層低減することができる。
また、（３）記載のように、前記双方向ツェナーダイオードは、互いに離れて配置された前記ｎ型部分または前記ｐ型部分がそれぞれ、前記第１端子および前記第２端子の直下に配置されるように、平面視で前記第１端子および前記第２端子に跨るように形成されていることが好ましい。
この構成によれば、第１端子および第２端子から直下に向かって層間絶縁膜を貫通するプラグを用いて、第１端子および第２端子それぞれと、ｎ型部分またはｐ型部分と接続することができる。そのため、ｎ型部分およびｐ型部分から水平方向に配線を引き回す必要がないので、省スペース化を図ることができる。
また、前記第１端子は、（４）記載のように、前記第２端子を取り囲む環状端子を含んでいてもよい。
そして、（５）記載のように、前記環状端子が、前記第２端子へ向かって引き出された第１引出し部を有し、前記環状端子で取り囲まれた前記第２端子が、前記環状端子へ向かって引き出された第２引出し部を有している場合、前記双方向ツェナーダイオードは、互いに離れて配置された前記ｎ型部分または前記ｐ型部分がそれぞれ、前記第１引出し部および前記第２引出し部の直下に配置されるように、前記複数のｐｎ接合が前記環状端子の周方向に沿って配列された第１ダイオードを含んでいてもよい。
この構成によれば、第１端子と第２端子とを絶縁するために設けたスペースに、第１引出し部および第２引出し部が形成されているので、余ったスペースを双方向ツェナーダイオードに接続するという用途に有効利用することができる。
また、（６）記載のように、第１ダイオードは、前記第２端子を取り囲む環状に形成されていることが好ましい。
この構成によれば、第１ダイオードが環状端子の周方向に沿って局所的に設けられている場合に比べて、ダイオードの面積を増やすことができるので、保護耐量（静電破壊電圧）を向上させることができる。
また、（７）記載のように、前記第１引出し部および前記第２引出し部は、前記環状端子の前記周方向に沿って交互に配列されていることが好ましい。
この構成によれば、各第１引出し部と、当該第１引出し部に隣り合う第２引出し部との間に接続される双方向ツェナーダイオードの単位（ユニット）を、環状端子の周方向に沿って複数形成することができる。そのため、各第１および第２引出し部の位置を適切に定め、それらの間に挟まれる各双方向ツェナーダイオードのｐｎ繰り返し単位の長さを調節することにより、良好な保護耐量を有する双方向ツェナーダイオードを複数設けることができる。
また、前記第１端子が、前記第２端子を取り囲む環状端子を含む場合、前記双方向ツェナーダイオードは、（８）記載のように、互いに離れて配置された前記ｎ型部分または前記ｐ型部分がそれぞれ、前記環状端子および前記第２端子の直下に配置されるように、前記複数のｐｎ接合が前記環状端子を横切る方向に沿って配列された第２ダイオードを含んでいてもよい。
この構成によれば、第２ダイオードを環状端子に沿って形成する必要がないので、適切な場所に適切な量だけ双方向ツェナーダイオードを形成することができる。
また、（９）記載のように、複数の前記不純物領域は、前記ゲート電極と協働してトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成するＭＯＳ構造を含んでいてもよく、その場合、前記ＭＯＳ構造は、前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの側面の一部を形成する第２導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域とを含む。
これにより、双方向ツェナーダイオードを、トレンチゲート型ＭＯＳＦＥＴのゲート保護用のダイオードとして利用することができる。その場合、（１０）記載のように、ソース領域に接続されたソース端子（第２端子）を双方向ツェナーダイオードに接続して、ゲート電極とソース領域との間（ゲート−ソース間）に双方向ツェナーダイオードを接続するか、または、（１１）記載のように、ドレイン領域に接続されたドレイン端子（第２端子）を双方向ツェナーダイオードに接続して、ゲート電極とドレイン領域との間（ゲート−ドレイン間）に双方向ツェナーダイオードを接続すればよい。
また、（１２）記載のように、複数の前記不純物領域は、前記ゲート電極と協働してトレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）トランジスタを構成するＩＧＢＴ構造を含んでいてもよく、その場合、前記ＩＧＢＴ構造は、前記ゲートトレンチの側面の一部を形成する第１導電型のエミッタ領域と、前記エミット領域に対して前記半導体層の裏面側に前記エミッタ領域に接するように形成され、前記ゲートトレンチの底面を形成する第２導電型のベース領域と、前記ベース領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成された第１導電型のコレクタ領域とを含む。
これにより、双方向ツェナーダイオードを、トレンチゲート型ＩＧＢＴのゲート保護用のダイオードとして利用することができる。その場合、（１３）記載のように、エミッタ領域に接続されたエミッタ端子（第２端子）を双方向ツェナーダイオードに接続して、ゲート電極とエミッタ領域との間（ゲート−エミッタ間）に双方向ツェナーダイオードを接続するか、または、（１４）記載のように、コレクタ領域に接続されたコレクタ端子（第２端子）を双方向ツェナーダイオードに接続して、ゲート電極とコレクタ領域との間（ゲート−コレクタ間）に双方向ツェナーダイオードを接続すればよい。
また、前記ダイオードトレンチの幅は、（１５）記載のように、前記ゲートトレンチの幅の１．２倍〜５倍であることが好ましい。
これにより、ダイオードトレンチの幅とゲートトレンチの幅とのばらつきを、ある程度の範囲に収めることができるので、たとえば、半導体材料をエッチバックする際に、ゲート電極や双方向ツェナーダイオード（埋め込み層）にディッシングが発生することを防止することができる。
また、前記双方向ツェナーダイオードは、（１６）記載のように、ポリシリコンからなることが好ましい。
電極材料として汎用されているポリシリコンを使用することにより、より簡易にかつ低コストで、半導体装置を製造することができる。
１ 半導体装置
２ ソース端子
３ ゲート端子
４ 電極膜
５ （半導体装置の）側端面
６ ゲートパッド
７ ボンディングワイヤ
８ 除去領域
９ パッドスペース
１０ トレンチ分離領域
１１ 終端領域
１２ アクティブ領域
１３ 単位セル
１４ ＭＯＳＦＥＴ
１５ ソース中央部
１６ ソース引出し部
１７ グランドコンタクト
１８ ボンディングワイヤ
１９ ソースパッド
２０ 基板
２１ （基板の）表面
２２ （基板の）裏面
２３ エピタキシャル層
２４ （エピタキシャル層の）表面
２５ （エピタキシャル層の）裏面
２６ チャネル層
２７ ドレイン層
２８ ゲートトレンチ
２９ （ゲートトレンチの）側面
３０ （ゲートトレンチの）底面
３１ ソース領域
３２ ダミーセル
３３ チャネル領域
３４ ドレイン領域
３５ チャネルコンタクト領域
３６ ゲート絶縁膜
３７ ゲート電極
３８ （ゲート電極の）上面
３９ アイソレーショントレンチ
４０ （アイソレーショントレンチの）側面
４１ （アイソレーショントレンチの）底面
４２ 幅狭トレンチ
４３ 幅広トレンチ
４４ 高濃度不純物領域
４５ トレンチ絶縁膜
４６ 埋め込み電極
４７ （埋め込み電極の）上面
４８ 幅狭電極
４９ 幅広電極
５０ 層間絶縁膜
５１ コンタクトホール
５２ コンタクトホール
５３ ソースコンタクト
５４ ドレイン端子
５５ ハードマスク
５６ ハードマスク
５７ ハードマスク
５８ ハードマスク
５９ ダイシングブレード
６０ 高濃度不純物領域
６１ 半導体装置
６２ 半導体装置
６３ ゲート中央部
６４ ゲート引出し部
６５ 半導体装置
６６ 半導体装置
６７ ＩＧＢＴ
６８ 半導体装置
６９ 基板
７０ エミッタ領域
７１ ベース領域
７２ コレクタ領域
７３ エミッタ端子
７４ コレクタ端子
１０１ 半導体装置
１０２ ソース端子
１０３ ゲート端子
１０９ ダイオード領域
１１０ アクティブ領域
１１１，１１１´ 双方向ツェナーダイオード
１１２ 単位セル
１１３ ＭＯＳＦＥＴ
１１４ ソース引出し部
１１５ ゲート引出し部
１１６ ソースコンタクト
１２０ ゲートコンタクト
１２４ エピタキシャル層
１２５ （エピタキシャル層の）表面
１２６ ゲートトレンチ
１２７ ソース領域
１２８ チャネル領域
１２９ （エピタキシャル層の）裏面
１３０ ドリフト領域
１３２ ゲート絶縁膜
１３３ ゲート電極
１３４ （ゲート電極の）上面
１３５ ダイオードトレンチ
１３６ ダイオード絶縁膜
１３７ （双方向ツェナーダイオードの）上面
１３８ ｎ＋型部分
１３８Ｓ ソース側ｎ＋型部分
１３８Ｇ ゲート側ｎ＋型部分
１３９ ｐ−型部分
１４０ Ｄｉユニット
１４１ 層間絶縁膜
１４７ ドレイン端子
１４８ ポリシリコン
１４９ 埋め込み層
１５１ 双方向ツェナーダイオード
１５２ Ｄｉユニット
１５３ 半導体装置
１５４ ＩＧＢＴ
１５６ エミッタ領域
１５７ ベース領域
１５８ コレクタ領域
１５９ エミッタ端子
１６０ コレクタ端子

Claims (27)

  1. 複数の不純物領域を有するトランジスタが形成されたアクティブ領域と、前記アクティブ領域の外周を取り囲む終端領域とを有する第１導電型の半導体層と、
    前記半導体層の表面を形成するように前記アクティブ領域と前記終端領域との間に跨って形成された第２導電型のチャネル層と、
    前記アクティブ領域において、前記半導体層の前記表面から前記チャネル層を貫通するように形成されたゲートトレンチと、
    前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
    前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極と、
    前記アクティブ領域と前記終端領域との間において前記アクティブ領域の外周を取り囲み、前記半導体層の前記表面から前記チャネル層を貫通するように形成され、前記ゲートトレンチと同じ深さを有するアイソレーショントレンチと、
    前記アイソレーショントレンチの内面に形成されたトレンチ絶縁膜と、
    前記アイソレーショントレンチにおいて前記トレンチ絶縁膜の内側に形成された埋め込み電極と、
    前記トランジスタの所定の前記不純物領域に接続された第１端子と、
    前記埋め込み電極に対して前記アクティブ領域側に隣接した位置に前記チャネル層の一部を利用して形成され、前記トランジスタとしての機能を有しないダミーセルとを含み、
    前記第１端子は、前記ダミーセルおよび前記埋め込み電極を覆うように形成され、前記ダミーセルおよび前記埋め込み電極の両方に接続されている、半導体装置。
  2. 前記アイソレーショントレンチの底面に形成され、前記半導体層よりも不純物濃度の高い第１導電型の第１高濃度不純物領域をさらに含む、請求項１に記載の半導体装置。
  3. 前記半導体装置は、前記半導体層に積層された層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記ゲート電極に接続された第２端子とを含み、
    前記第１端子は、前記層間絶縁膜上に形成され、前記層間絶縁膜を貫通して前記トランジスタの所定の前記不純物領域に接続されており、
    前記アイソレーショントレンチは、前記第１端子の直下に配置されるように形成されている、請求項１または２に記載の半導体装置。
  4. 前記第１端子は、その直下に配置された前記アイソレーショントレンチの前記埋め込み電極に対して、前記層間絶縁膜を貫通して接続されている、請求項３に記載の半導体装置。
  5. 前記アイソレーショントレンチは、互いに周長が異なる複数のアイソレーショントレンチを含む、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記第１端子は、前記複数のアイソレーショントレンチの前記埋め込み電極のうち、前記アクティブ領域に最も近い埋め込み電極に接続されている、請求項５に記載の半導体装置。
  7. 前記第１端子に接続された前記埋め込み電極の幅は、前記第１端子に接続されていない他の埋め込み電極の幅に比べて広い、請求項６に記載の半導体装置。
  8. 前記複数のアイソレーショントレンチの幅は一定である、請求項５または６に記載の半導体装置。
  9. 前記複数の前記アイソレーショントレンチのピッチは、前記アクティブ領域から前記終端領域へ向かうに従って狭くなっている、請求項５〜８のいずれか一項に記載の半導体装置。
  10. 前記複数の前記アイソレーショントレンチのピッチは、前記アクティブ領域から前記終端領域へ向かうに従って広くなっている、請求項５〜８のいずれか一項に記載の半導体装置。
  11. 前記複数の前記アイソレーショントレンチのピッチは一定である、請求項５〜８のいずれか一項に記載の半導体装置。
  12. 前記複数の前記アイソレーショントレンチのピッチは、前記ゲートトレンチのピッチよりも狭い、請求項５〜１１のいずれか一項に記載の半導体装置。
  13. 前記複数の前記アイソレーショントレンチのピッチは、０．３μｍ〜５．０μｍである、請求項５〜１２のいずれか一項に記載の半導体装置。
  14. 前記アイソレーショントレンチは、単数のアイソレーショントレンチを含む、請求項１〜４のいずれか一項に記載の半導体装置。
  15. 前記ゲートトレンチの底面に形成され、前記半導体層よりも不純物濃度の高い第１導電型の第２高濃度不純物領域をさらに含む、請求項１〜１４のいずれか一項に半導体装置。
  16. 前記第１端子は、前記アクティブ領域を覆うように形成され、
    前記第２端子は、前記第１端子の外周を取り囲むように形成されていて、ボンディングワイヤが接続されるゲートパッドを含み、
    前記アイソレーショントレンチは、平面視において前記ゲートパッドを迂回するように形成されている、請求項３または４に記載の半導体装置。
  17. 前記アイソレーショントレンチは、平面視で前記ゲートパッドに対して前記アクティブ領域に近づく側に窪むことにより、前記ゲートパッドの内側を迂回している、請求項１６に記載の半導体装置。
  18. 前記アイソレーショントレンチは、平面視で前記ゲートパッドに対して前記アクティブ領域から遠ざかる側に張り出すことにより、前記ゲートパッドの外側を迂回している、請求項１６に記載の半導体装置。
  19. 複数の前記不純物領域は、前記ゲート電極と協働してトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成するＭＯＳ構造を含み、
    前記ＭＯＳ構造は、
    前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第１導電型のソース領域と、
    前記チャネル層からなり、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの側面の一部を形成する第２導電型のチャネル領域と、
    前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のドレイン領域とを含む、請求項１〜１８のいずれか一項に記載の半導体装置。
  20. 前記第１端子が、前記ソース領域に接続されたソース端子を含む、１９に記載の半導体装置。
  21. 複数の前記不純物領域は、前記ゲート電極と協働してトレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Semiconductor）トランジスタを構成するＩＧＢＴ構造を含み、
    前記ＩＧＢＴ構造は、
    前記半導体層の前記表面側に露出するように形成され、前記ゲートトレンチの側面の一部を形成する第１導電型のエミッタ領域と、
    前記チャネル層からなり、前記エミッタ領域に対して前記半導体層の裏面側に前記エミッタ領域に接するように形成され、前記ゲートトレンチの側面の一部を形成する第２導電型のベース領域と、
    前記ベース領域に対して前記半導体層の前記裏面側に前記ベース領域に接するように形成され、前記ゲートトレンチの底面を形成する第１導電型のコレクタ領域とを含む、請求項１〜１８のいずれか一項に記載の半導体装置。
  22. 前記第１端子が、前記エミッタ領域に接続されたエミッタ端子を含む、請求項２１に記載の半導体装置。
  23. アクティブ領域および当該アクティブ領域の外周を取り囲む終端領域を有する第１導電型の半導体層にハードマスクを形成し、当該ハードマスクを利用して前記半導体層を表面から選択的にエッチングすることにより、前記アクティブ領域にゲートトレンチを形成し、同時に、前記アクティブ領域と前記終端領域との間において前記アクティブ領域の外周を取り囲むアイソレーショントレンチを形成する工程と、
    前記半導体層の前記表面全体を露出させた状態で、前記半導体層の表層部に第２導電型不純物を注入することにより、前記アクティブ領域と前記終端領域との間において前記アイソレーショントレンチにより分断されたチャネル層を、前記アクティブ領域と前記終端領域との間に跨るように形成する工程と、
    前記ゲートトレンチの内面にゲート絶縁膜を形成する工程と、
    前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に電極材料を埋め込むことにより、ゲート電極を形成する工程と、
    前記半導体層の表層部に選択的に不純物を注入することにより、前記ゲート電極と協働してトランジスタを構成するための複数の不純物領域を前記アクティブ領域に形成する工程とを含み、
    前記ゲート絶縁膜を形成する工程は、前記アイソレーショントレンチの内面にトレンチ絶縁膜を形成する工程を含み、
    前記ゲート電極を形成する工程は、前記アイソレーショントレンチにおいて前記トレンチ絶縁膜の内側に前記電極材料を埋め込むことにより、埋め込み電極を形成する工程を含み、
    前記チャネル層を形成する工程は、前記埋め込み電極に対して前記アクティブ領域側に隣接した位置に前記チャネル層の一部を利用して、前記トランジスタとしての機能を有しないダミーセルを形成する工程を含み、
    前記ダミーセルおよび前記埋め込み電極を覆うように、前記トランジスタの所定の前記不純物領域、前記ダミーセルおよび前記埋め込み電極に接続する第１端子を形成する工程をさらに含む、半導体装置の製造方法。
  24. 前記アイソレーショントレンチの底面に第１導電型不純物を注入することにより、前記半導体層よりも不純物濃度の高い第１導電型の第１高濃度不純物領域を、前記アイソレーショントレンチの前記底面に形成する工程を含む、請求項２３に記載の半導体装置の製造方法。
  25. 前記第１高濃度不純物領域を形成する工程は、前記ハードマスクを利用して前記第１導電型不純物を注入する工程を含み、
    前記半導体装置の製造方法は、前記ハードマスクから露出する前記ゲートトレンチの底面にも前記第１導電型不純物を注入することにより、前記ゲートトレンチの前記底面に第２高濃度不純物領域を、前記第１高濃度不純物領域と同時に形成する工程をさらに含む、請求項２４に記載の半導体装置の製造方法。
  26. 前記半導体装置の製造方法は、
    前記半導体層に層間絶縁膜を積層する工程と、
    前記層間絶縁膜上に、前記ゲート電極に接続する第２端子を形成する工程を含み、
    前記第１端子を形成する工程は、 前記層間絶縁膜上に前記第１端子を形成する工程を含む、請求項２３〜２５のいずれか一項に記載の半導体装置の製造方法。
  27. 前記第１端子および前記第２端子を形成する工程は、前記層間絶縁膜の全面に金属材料を堆積させた後、当該金属材料を所定の形状にパターニングすることにより、前記第１端子および前記第２端子を同時に形成する工程を含む、請求項２６に記載の半導体装置の製造方法。
JP2012111746A 2011-06-08 2012-05-15 半導体装置およびその製造方法 Active JP6037499B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2012111746A JP6037499B2 (ja) 2011-06-08 2012-05-15 半導体装置およびその製造方法
US13/491,581 US8772827B2 (en) 2011-06-08 2012-06-07 Semiconductor device and manufacturing method
US14/301,521 US8889493B2 (en) 2011-06-08 2014-06-11 Manufacturing method of semiconductor device
US14/516,598 US8994066B2 (en) 2011-06-08 2014-10-17 Manufacturing method of semiconductor device
US14/659,915 US9129982B2 (en) 2011-06-08 2015-03-17 Semiconductor device and manufacturing method
US14/845,386 US9362352B2 (en) 2011-06-08 2015-09-04 Semiconductor device and manufacturing method
US15/174,366 US9576841B2 (en) 2011-06-08 2016-06-06 Semiconductor device and manufacturing method

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011128604 2011-06-08
JP2011128604 2011-06-08
JP2011142148 2011-06-27
JP2011142148 2011-06-27
JP2012111746A JP6037499B2 (ja) 2011-06-08 2012-05-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2013033931A JP2013033931A (ja) 2013-02-14
JP6037499B2 true JP6037499B2 (ja) 2016-12-07

Family

ID=47361034

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012111746A Active JP6037499B2 (ja) 2011-06-08 2012-05-15 半導体装置およびその製造方法

Country Status (2)

Country Link
US (6) US8772827B2 (ja)
JP (1) JP6037499B2 (ja)

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119789A1 (ja) * 2009-04-13 2010-10-21 ローム株式会社 半導体装置および半導体装置の製造方法
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
US8785279B2 (en) * 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
JP5742627B2 (ja) * 2011-09-26 2015-07-01 住友電気工業株式会社 半導体装置および半導体装置の製造方法
JP5973730B2 (ja) 2012-01-05 2016-08-23 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP6077251B2 (ja) * 2012-09-28 2017-02-08 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6143490B2 (ja) * 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法
CN205081096U (zh) * 2013-02-28 2016-03-09 株式会社村田制作所 Esd保护器件
CN105051887B (zh) 2013-02-28 2018-04-17 株式会社村田制作所 半导体装置
CN206250192U (zh) 2013-02-28 2017-06-13 株式会社村田制作所 Esd 保护电路用半导体装置
JP6164636B2 (ja) * 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
WO2014162795A1 (ja) 2013-04-05 2014-10-09 株式会社村田製作所 Ｅｓｄ保護デバイス
WO2014192198A1 (ja) * 2013-05-29 2014-12-04 パナソニックＩｐマネジメント株式会社 半導体装置
US9570570B2 (en) * 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
US9997507B2 (en) 2013-07-25 2018-06-12 General Electric Company Semiconductor assembly and method of manufacture
JP2015032665A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP6139356B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
JP6135436B2 (ja) * 2013-10-04 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置
JP6160477B2 (ja) * 2013-12-25 2017-07-12 トヨタ自動車株式会社 半導体装置
JP6266975B2 (ja) * 2013-12-26 2018-01-24 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP6228850B2 (ja) * 2014-01-10 2017-11-08 ルネサスエレクトロニクス株式会社 半導体装置
US9484404B2 (en) * 2014-01-29 2016-11-01 Stmicroelectronics S.R.L. Electronic device of vertical MOS type with termination trenches having variable depth
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
TWI534911B (zh) * 2014-03-31 2016-05-21 節能元件控股有限公司 高效能絕緣柵雙極電晶體及其製作方法
US9978861B2 (en) * 2014-04-09 2018-05-22 Vanguard International Semiconductor Corporation Semiconductor device having gate in trenches
JP6208612B2 (ja) 2014-04-09 2017-10-04 トヨタ自動車株式会社 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法
US9450082B2 (en) * 2014-06-09 2016-09-20 Texas Instruments Incorporated Integrated termination for multiple trench field plate
KR101570483B1 (ko) 2014-07-30 2015-11-20 파워큐브세미(주) 과도전압 보호용 다이오드 소자를 내장하는 전력 반도체 장치 및 그 제조방법
JP6385755B2 (ja) * 2014-08-08 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
JP6319057B2 (ja) 2014-11-21 2018-05-09 三菱電機株式会社 逆導通型半導体装置
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
US10020380B2 (en) * 2015-01-23 2018-07-10 Alpha And Omega Semiconductor Incorporated Power device with high aspect ratio trench contacts and submicron pitches between trenches
JP6430269B2 (ja) * 2015-01-26 2018-11-28 日立オートモティブシステムズ株式会社 電流制御用半導体素子およびそれを用いた電流制御装置
JP2016143786A (ja) * 2015-02-03 2016-08-08 株式会社東芝 半導体装置
JP2016164906A (ja) * 2015-03-06 2016-09-08 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ
US9634129B2 (en) * 2015-06-02 2017-04-25 Semiconductor Component Industries, Llc Insulated gate bipolar transistor (IGBT) and related methods
JP6472714B2 (ja) * 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6399228B2 (ja) * 2015-08-19 2018-10-03 三菱電機株式会社 半導体装置
JP6690161B2 (ja) * 2015-09-16 2020-04-28 富士電機株式会社 デバイスおよびデバイス製造方法
WO2017047286A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置
JP6624370B2 (ja) * 2015-09-30 2019-12-25 サンケン電気株式会社 半導体装置
KR102369553B1 (ko) * 2015-12-31 2022-03-02 매그나칩 반도체 유한회사 저전압 트렌치 반도체 소자
JP6115678B1 (ja) 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102016226237B4 (de) 2016-02-01 2024-07-18 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung
US9679822B1 (en) * 2016-02-22 2017-06-13 Alpha And Omega Semiconductor Incorporated Method for monitoring epitaxial growth geometry shift
US10090294B2 (en) 2016-03-04 2018-10-02 Rohm Co., Ltd. Semiconductor device
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子
CN107204283B (zh) * 2016-03-18 2020-02-21 万国半导体股份有限公司 一种监控外延层几何形状发生漂移的方法
US10522674B2 (en) * 2016-05-18 2019-12-31 Rohm Co., Ltd. Semiconductor with unified transistor structure and voltage regulator diode
JP6565815B2 (ja) * 2016-07-21 2019-08-28 株式会社デンソー 半導体装置
DE102016115334B4 (de) * 2016-08-18 2023-11-09 Infineon Technologies Ag SOI-Insel in einem Leistungshalbleiterbauelement und ein Verfahren zu dessen Herstellung
JP6677613B2 (ja) * 2016-09-15 2020-04-08 株式会社東芝 半導体装置
IT201600108699A1 (it) * 2016-10-27 2018-04-27 St Microelectronics Srl Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
TWI701832B (zh) * 2017-03-09 2020-08-11 聯華電子股份有限公司 半導體裝置及其製造方法
JP7020185B2 (ja) * 2017-03-15 2022-02-16 富士電機株式会社 半導体装置
CN107275402B (zh) * 2017-03-31 2020-04-21 成都芯源系统有限公司 半导体器件及其制造方法
DE102017108047A1 (de) * 2017-04-13 2018-10-18 Infineon Technologies Ag Halbleitervorrichtung mit struktur zum schutz gegen elektrostatische entladung
CN107046055B (zh) * 2017-04-18 2019-10-18 中国电子科技集团公司第二十四研究所 高压半导体介质耐压终端
KR102282136B1 (ko) * 2017-07-07 2021-07-27 삼성전자주식회사 반도체 장치
CN109390225B (zh) * 2017-08-04 2021-04-09 世界先进积体电路股份有限公司 半导体结构及其制造方法
JP6967907B2 (ja) 2017-08-07 2021-11-17 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10431465B2 (en) * 2017-09-18 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
WO2019058922A1 (ja) * 2017-09-19 2019-03-28 株式会社村田製作所 キャパシタ
IT201700113926A1 (it) * 2017-10-10 2019-04-10 St Microelectronics Srl Dispositivo mosfet di potenza e relativo procedimento di fabbricazione
US10600897B2 (en) * 2017-11-08 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device
CN111295763B (zh) * 2017-11-13 2023-12-29 新电元工业株式会社 宽带隙半导体装置
DE102017128241B3 (de) * 2017-11-29 2019-02-07 Infineon Technologies Austria Ag Layout für einen Nadelzellengraben-MOSFET und Verfahren zu dessen Verarbeitung
CN108109917B (zh) * 2017-12-06 2023-09-29 长鑫存储技术有限公司 场效应晶体管的隔离结构及其制作方法
JP7127279B2 (ja) 2017-12-14 2022-08-30 富士電機株式会社 炭化シリコン半導体装置及びその製造方法
KR102459430B1 (ko) * 2018-01-08 2022-10-27 삼성전자주식회사 반도체 소자 및 그 제조방법
JP7026314B2 (ja) * 2018-02-07 2022-02-28 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP7113221B2 (ja) * 2018-02-08 2022-08-05 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
CN110838486B (zh) * 2018-08-17 2023-04-07 力智电子股份有限公司 功率晶体管元件
EP3686929B1 (en) * 2019-01-24 2023-09-20 Infineon Technologies Dresden GmbH & Co . KG Semiconductor die
CN109817720A (zh) * 2019-01-30 2019-05-28 上海华虹宏力半导体制造有限公司 沟槽栅功率mosfet及制造方法
WO2020162620A1 (ja) * 2019-02-07 2020-08-13 ローム株式会社 半導体装置
JP7355503B2 (ja) * 2019-02-19 2023-10-03 ローム株式会社 半導体装置
JP6648331B1 (ja) * 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
CN110137251B (zh) * 2019-06-14 2024-03-22 瑞能半导体科技股份有限公司 半导体器件及其制造方法
DE102019122453A1 (de) * 2019-08-21 2021-02-25 Infineon Technologies Austria Ag Graben-Elektrodenstrukturen enthaltende Halbleitervorrichtung
CN110798835A (zh) * 2019-09-16 2020-02-14 恒大智慧科技有限公司 一种公共wifi接入方法、移动终端及可读存储介质
US11462501B2 (en) * 2019-10-25 2022-10-04 Shinko Electric Industries Co., Ltd. Interconnect substrate and method of making the same
JP2021129020A (ja) * 2020-02-13 2021-09-02 株式会社デンソー 半導体装置
JP7024818B2 (ja) * 2020-06-05 2022-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113937149A (zh) * 2020-07-13 2022-01-14 苏州东微半导体股份有限公司 半导体功率器件的终端结构及其制造方法
CN113937150B (zh) * 2020-07-13 2023-05-12 苏州东微半导体股份有限公司 半导体功率器件的制造方法
IT202000018733A1 (it) * 2020-07-31 2022-01-31 St Microelectronics Srl Transistore mos integrato con disabilitazione selettiva delle sue celle
CN111816699B (zh) * 2020-08-31 2021-05-14 电子科技大学 一种具有自适应性的soi ligbt器件
DE112022001150T5 (de) * 2021-03-26 2023-12-07 Rohm Co., Ltd. Halbleiterbauteil
JP7595782B2 (ja) 2021-10-01 2024-12-06 三菱電機株式会社 電力用半導体装置
CN116964754B (zh) * 2022-03-22 2024-02-13 新唐科技日本株式会社 半导体装置的制造方法及半导体装置
CN115241065A (zh) * 2022-09-23 2022-10-25 淄博美林电子有限公司 一种集成双向tvs二极管功率器件芯片的制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340045A (ja) 1995-06-14 1996-12-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001257349A (ja) 2000-03-09 2001-09-21 Sanyo Electric Co Ltd Ｍｏｓｆｅｔの保護装置
JP4274771B2 (ja) * 2002-10-04 2009-06-10 新電元工業株式会社 半導体装置
JP3906181B2 (ja) * 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
US7470953B2 (en) * 2003-10-08 2008-12-30 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4284689B2 (ja) * 2006-03-24 2009-06-24 富士フイルム株式会社 絶縁ゲート型サイリスタ
US20080042208A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with esd trench capacitor
US7863995B2 (en) * 2007-06-16 2011-01-04 Alpha & Omega Semiconductor Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
JP5315638B2 (ja) 2007-07-24 2013-10-16 サンケン電気株式会社 半導体装置
US7897997B2 (en) * 2008-02-23 2011-03-01 Force Mos Technology Co., Ltd. Trench IGBT with trench gates underneath contact areas of protection diodes
JP5337470B2 (ja) * 2008-04-21 2013-11-06 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
US20090315103A1 (en) * 2008-06-20 2009-12-24 Force Mos Technology Co. Ltd. Trench mosfet with shallow trench for gate charge reduction
JP2011044508A (ja) * 2009-08-19 2011-03-03 Toshiba Corp 電力用半導体装置
US8680610B2 (en) * 2009-12-17 2014-03-25 Force Mos Technology Co., Ltd. Trench MOSFET having floating dummy cells for avalanche improvement
US8648413B2 (en) * 2009-12-28 2014-02-11 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with multiple trenched source-body contacts
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20150187906A1 (en) 2015-07-02
US9129982B2 (en) 2015-09-08
US8994066B2 (en) 2015-03-31
US9362352B2 (en) 2016-06-07
US20150380484A1 (en) 2015-12-31
US20120326207A1 (en) 2012-12-27
US20160284588A1 (en) 2016-09-29
US20140295625A1 (en) 2014-10-02
US8772827B2 (en) 2014-07-08
US8889493B2 (en) 2014-11-18
JP2013033931A (ja) 2013-02-14
US9576841B2 (en) 2017-02-21
US20150035006A1 (en) 2015-02-05

Similar Documents

Publication Publication Date Title
JP6037499B2 (ja) 半導体装置およびその製造方法
US11967627B2 (en) Wide band gap semiconductor device with surface insulating film
JP6143490B2 (ja) 半導体装置およびその製造方法
JP5816570B2 (ja) 半導体装置の製造方法および半導体装置
US10804356B2 (en) Semiconductor device with voltage resistant structure
CN105321824B (zh) 半导体装置的制造方法
JP2013251467A (ja) 半導体装置および半導体装置の製造方法
WO2013140621A1 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150501

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160627

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161028

R150 Certificate of patent or registration of utility model

Ref document number: 6037499

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250