[go: up one dir, main page]

CN107275402B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN107275402B
CN107275402B CN201710211272.XA CN201710211272A CN107275402B CN 107275402 B CN107275402 B CN 107275402B CN 201710211272 A CN201710211272 A CN 201710211272A CN 107275402 B CN107275402 B CN 107275402B
Authority
CN
China
Prior art keywords
region
trench
gate
conductive material
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710211272.XA
Other languages
English (en)
Other versions
CN107275402A (zh
Inventor
王怀峰
艾瑞克·布劳恩
汪玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Monolithic Power Systems Co Ltd
Original Assignee
Chengdu Monolithic Power Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Monolithic Power Systems Co Ltd filed Critical Chengdu Monolithic Power Systems Co Ltd
Priority to CN201710211272.XA priority Critical patent/CN107275402B/zh
Publication of CN107275402A publication Critical patent/CN107275402A/zh
Priority to US15/940,910 priority patent/US20180286857A1/en
Application granted granted Critical
Publication of CN107275402B publication Critical patent/CN107275402B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0289—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/655—Lateral DMOS [LDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/151—LDMOS having built-in components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了一种半导体器件及其制作方法。该半导体器件集成了吸收电路用于吸收半导体器件切换时的尖峰电压。该吸收电路包括多个伪沟槽栅结构。伪沟槽栅包括从半导体器件的顶面垂直向下延伸进入半导体初始层的沟槽，沟槽中淀积导电材料，在沟槽的底面和侧面生长沟槽电介质层用于将导电材料和半导体初始层隔开。该伪沟槽栅结构可以灵活设置吸收电路的电阻、电容值，提高半导体器件吸收尖峰电压的能力。

Description

半导体器件及其制造方法
技术领域
本发明公开了一种半导体器件，更具体地说本发明涉及(但不仅限于)具有吸收电路的功率晶体管。
背景技术
功率晶体管常被运用于不同的高功耗场合，比如开关电源、直流-直流开关变换器等。在一个直流-直流开关变换器中，通过控制功率晶体管的导通和关断，将输入电压转换为输出电压。直流-直流开关变换器中高侧功率晶体管和低侧功率晶体管之间路径的寄生电感和输入电容将组成一个谐振回路。伴随高侧功率晶体管和低侧功率晶体管的导通和关断，谐振回路将进行振荡，进而导致高频电磁干扰以及高侧功率晶体管和低侧功率晶体管之间公共节点的电压过冲出现尖峰。尖峰电压会瞬间损坏功率晶体管，因此，常需要在功率晶体管的漏源两级连接吸收电路吸收谐振回路中存在的尖峰电压。
如图1所示的同步整流降压变换器50，其包括由多个高侧MOS单元(HS1、HS2、……、HSn)组成的高侧功率晶体管和由多个低侧MOS单元(LS1、LS2、……、LSn)组成的低侧功率晶体管。通过控制高侧功率晶体管和低侧功率晶体管的导通和关断，将输入电压VIN转换为输出电压VOUT。同步整流降压变换器50还包括输入电容CIN，高侧功率晶体管和低侧功率晶体管之间路径上的寄生电感Lr和输入电容CIN将组成谐振回路。当高侧功率晶体管和低侧功率晶体管导通和关断时，谐振回路将进行振荡，并在节点SW处产生尖峰电压。在图1中，同步整流降压变换器50中还包括多个与每个低侧功率单元(LS1、LS2、……或LSn)并联的吸收电路106，以吸收节点SW处的尖峰电压。
在现有的一些功率晶体管结构中，常将吸收电路集成在功率晶体管中，通常是在功率管的漂移区顶面淀积氧化物和多晶硅形成吸收电路。但是，由于吸收电容和功率管输出电容比的限制，吸收电路能够吸收的尖峰电压值有限。本申请提出了一种新的具有集成的吸收电路的功率晶体管器件。
发明内容
本发明申请的目的在于解决现有技术的上述技术问题，提出一种横向金属氧化物半导体器件，具有元胞区，所述元胞区包括：具有第一掺杂类型的半导体初始层；具有第一掺杂类型的漏区，位于半导体初始层内；具有第二掺杂类型的体区，形成于半导体初始层内，位于漏区旁边；平面栅区，形成于体区之上；具有第一掺杂类型的源区，形成于体区内，其中，体区将漏区和源区隔开；以及第一伪沟槽栅，自半导体器件顶面垂直向下延伸穿过体区进入半导体初始层，其中，体区将第一伪沟槽栅和源区隔开，使第一伪沟槽栅和源区不发生接触或临近。
本发明申请还提出一种垂直金属氧化物半导体器件，包括：具有第一掺杂类型的半导体初始层，作为漏区；具有第一掺杂类型的漂移区，形成在半导体初始层之上；具有第二掺杂类型的体区，靠近漂移区顶面形成；具有第一掺杂类型的源区，形成在体区之上；栅区，自半导体器件顶面垂直向下延伸穿过体区进入漂移区；以及第一伪沟槽栅，自半导体器件顶面垂直向下延伸穿过体区进入漂移区，其中，体区将第一伪沟槽栅和源区隔开，使第一伪沟槽栅和源区不发生接触或临近。
本发明申请还提出一种制作横向金属氧化物半导体器件的方法，包括形成元胞区，形成元胞区包括：提供具有第一掺杂类型的半导体初始层；在半导体初始层内形成第一伪沟槽栅；在半导体初始层内形成具有第二掺杂类型的体区，其中，第一伪沟槽栅自半导体器件顶面垂直向下延伸穿过体区进入半导体初始层；在体区之上形成栅区；在半导体初始层内形成具有第一掺杂类型的漏区；以及在体区内形成具有第一掺杂类型的源区，其中，形成源区时，由体区将源区和第一伪沟槽栅隔开，使源区与第一伪沟槽栅不发生接触或临近。
本发明申请还提出一种制作垂直金属氧化物半导体器件的方法，包括形成元胞区，形成元胞区包括：提供具有第一掺杂类型的半导体初始层，作为漏区；在半导体初始层上形成具有第一掺杂类型的漂移区；在漂移区内形成沟槽栅区和第一伪沟槽栅；在漂移区内形成具有第二掺杂类型的体区，其中，沟槽栅区和第一伪沟槽栅自器件顶面向下垂直延伸穿过体区进入漂移区；以及在体区内形成具有第一掺杂类型的源区，其中，形成源区时，由体区将源区和第一伪沟槽栅隔开，使源区与第一伪沟槽栅不发生接触或临近。
附图说明
附图作为说明书的一部分，对本发明实施例进行说明，并与实施例一起对本发明的原理进行解释。为了更好地理解本发明，将根据以下附图对本发明进行详细描述。
图1所示为一同步整流降压变换器50的电路示意图。
图2所示为根据本发明一个实施例的横向双扩散金属氧化物半导体器件100的截面示意图。
图3所示为图1中每组高侧MOS单元和低侧MOS单元流过的电压和电流值的仿真图。
图4所示为在第一低侧MOS单元并联多个吸收电路的同步整流降压变换器300的电路示意图。
图5所示为根据本发明又一个实施例的横向双扩散金属氧化物半导体器件400的截面示意图。
图6-10所示为根据本发明实施例，制作横向双扩散金属氧化物半导体器件400的工艺步骤截面图。
图11所示为根据本发明一个实施例的垂直双扩散金属氧化物半导体器件500的截面示意图。
图12所示为根据本发明另一个实施例的垂直双扩散金属氧化物半导体器件600的截面示意图。
图13-15所示为根据本发明实施例，制作垂直双扩散金属氧化物半导体器件600的工艺步骤截面图。
在不同的附图中，相同的参数符号代表相同的器件，同时应了解，这些附图并不是完全按比例绘制的。
具体实施方式
将在下文中结合附图示出的例子对本发明的优选实施例进行详细描述。虽然本发明结合实施例进行阐述，但应理解为这并非意指将本发明限定于这些实施例中，相反，本发明意在涵盖由所附权利要求所界定的本发明精神和范围内所定义的各种可选项、可修改项和等同项。此外，为了更好的理解本发明，在公开说明书中，阐述了大量具体的细节，比如材料、工艺步骤、结构等。然而，本技术的领域的普通技术人员应该理解，没有这些具体的细节，本发明依然可以实施。在其他的一些实施例中，为了便于凸显本发明的主旨，对于大家熟知的技术未作详细的描述，如掩膜步骤、金属内部连接和电极等。
图2所示为根据本发明一个实施例的集成吸收电路的横向双扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semiconductor，LDMOS)100的截面示意图。如图2所示，LDMOS 100包括具有第一掺杂类型(例如N型)的半导体初始层102，形成于衬底101上。在图2所示实施例中，半导体初始层102被示意为具有第一掺杂类型(例如N型)的阱区，衬底101被示意为具有第二掺杂类型(例如P型)的衬底。在其他实施例中，根据不同的工艺，半导体初始层102也可以被示意为具有第一掺杂类型(例如N-)的外延层，衬底101则被示意为具有第一掺杂类型(例如N型)的衬底等。具有第一掺杂类型(例如N+)的漏区13位于阱102中的漂移区103内。具有第二掺杂类型(例如P型)的体区104形成于阱区102中，并位于漏区13的旁边。平面栅区形成于体区104上，其中，栅极导电材料17(例如，掺杂多晶硅)形成于栅极氧化物16上。具有第一掺杂类型(例如N型)的源区11形成于体区104中，体区104将源区11和漏区13隔开。具有第二掺杂类型(例如P+)的体接触区12位于体区104中，用于将源区11和漏区13隔开。漏极金属18电连接至漏区13，并通过金属线引出漏极D用于将漏区13连接至外部电路。源极金属19电连接至源区11和体接触区12，将源区11和体接触区12短接，并通过金属线引出源极S用于将源区11连接至外部电路。层间电介质105(例如，二氧化硅)用于将漏区13与源区11和体接触区12电绝缘。栅区导电材料(例如，掺杂多晶硅)17通过金属线引出栅极G用于将栅区导电材料连接至外部电路。当在栅区导电材料17上施加一定电压后，栅极氧化物16下方的体区104将形成反型层(即导电沟道)，用于将源区11和漏区13连通。应该理解，上述材料或区域的导电率和掺杂是可变化的，根据实际应用场合，可适当的改换材料或区域的导电率。例如，当器件衬底是第一掺杂类型的N+衬底，则源区11是第二掺杂类型的P+源区，体区104是第一掺杂类型的N型体区。
在图2所示实施例中，LDMOS 100还包括伪沟槽栅106。伪沟槽栅106从半导体器件100顶面垂直向下延伸，并穿过体区104进入阱区102。体区104将源区11和伪沟槽栅106隔开，使源区11与伪沟槽栅106不发生接触或临近。伪沟槽栅106包括沟槽、导电材料15和第一沟槽电介质层14。导电材料15(例如，掺杂多晶硅)填充在沟槽中，其中，沟槽从半导体器件100的顶面垂直向下延伸，并穿过体区104进入阱区102，沟槽深度大于体区104的深度。在图1所示实施例中沟槽深度与体区104深度的深度差被标示为a；沟槽的宽度被标示为b。沟槽侧面和底面生长有第一沟槽电介质层14，导电材料15填充在沟槽中，第一沟槽电介质层14从沟槽侧面和底面围绕导电材料15。根据半导体器件100制作的工艺不同，导电材料15的填充高度不同。在一个实施例中，例如在通过掩膜版进行离子注入的工艺中，导电材料15的填充高度和沟槽的深度相同，层间电介质层105将导电材料15和源区11隔开。在另一个实施例中，例如在栅区自对准工艺中，导电材料15的填充高度被示意为低于沟槽的深度，在一个实施例中，导电材料15的顶部低于源区11的结深。在此实施例中，伪沟槽栅106还包括第二沟槽电介质层14-2，位于导电材料15的上方，第二沟槽电介质层14-2的顶部与源区11顶部齐平。其中，第一沟槽电介质层14用于将导电材料15和体区104垂直隔开，并将导电材料15和阱区102垂直与横向隔开，第二沟槽电介质层14-2将导电材料15和源区11隔开。在一个实施例中，第一沟槽电介质层14和栅极氧化物16的材料相同(例如，二氧化硅)，并在同一个工艺步骤中形成；第二沟槽电介质层14-2在另一个工艺步骤中形成，其与第一沟槽电介质层14和栅极氧化物16材料不相同(例如，氮化硅)。在另一个实施例中，第二沟槽电介质层14-2与第一沟槽电介质层14和栅极氧化物16材料相同(例如，二氧化硅)。伪沟槽栅106的导电材料15通过吸收电路接触材料，在LDMOS 100的端接区引出，并在端接区与源区11电连接。在一个实施例中，导电材料15与栅区导电材料17相同(例如，多晶硅)。
在图2所示实施例中，伪沟槽栅106即为图1所示电路中的吸收电路106，其中，导电材料15作为吸收电路106中的电阻Rsn；第一沟槽电介质层14、导电材料15和阱区102构成吸收电路106中的电容Csn。电容Csn在单位长度的电容值Cox与伪沟槽栅106和体区104的深度差a、沟槽宽度b有关，可以由下面所示的公式计算得出：
Figure BDA0001260265470000081
其中，εo为空气的介电常数，εsio2为第一沟槽电介质层14的介电常数，tox为第一沟槽电介质层14的厚度，W为宽度，其中W＝2a+b。例如，当第一沟槽电介质层14的厚度tox为325埃米，宽度W为4.8微米时，单位长度的电容值Cox等于5.01纳法/米。
在图2所示实施例中，可以通过调整伪沟槽栅106的深度、伪沟槽栅106的宽度b和导电材料15的电阻率获得吸收电路所需要的电阻值，通过调整伪沟槽栅106的深度、伪沟槽栅106的宽度b和第一沟槽电介质层14的厚度tox获得吸收电路所需要的电容值。
LDMOS 100的工作过程与常规的LDMOS工作过程相似。更具体地说，当在栅区导电材料17施加一个大于LDMOS 100导通阈值的正向电压，沿着栅极氧化物16下方和体区104的交界面将形成一个反型层或通道，此时，LDMOS 100导通。电子流通过体区104中的通道，从源区11流至漂移区103，漂移区103的电子流继续流至漏区13，LDMOS 100导通。
在背景技术中提到的图1所示的同步整流降压变换器50中，由于每组高侧MOS单元HSn和低侧MOS单元LSn与输入电容CIN形成的谐振回路中的寄生电感不同，因此，发生谐振的过程中每组高侧MOS单元HSn和低侧MOS单元LSn的电流分布不均，产生的电压尖峰不一样。图3所示为图1中每组高侧MOS单元HSn和低侧MOS单元LSn流过的电压和电流值的仿真图200，其中，由于靠近输入电容CIN的第一组高侧MOS单元HS1和低侧MOS单元LS1的寄生电感最小，因此回路产生的电压尖峰最大。因此，常需要在最靠近输入电容CIN的第一低侧MOS单元LS1的两端并联具有更大电阻值和电容值的吸收电路。
图4所示为在第一低侧MOS单元并联多个吸收电路的同步整流降压变换器300的电路示意图。如图4所示，在第一低侧MOS单元LS1的漏极D和源极S之间并联3个吸收电路106、107和108。在一个实施例中，吸收电路107和108的电路结构和电阻、电容的选值与吸收电路106完全相同。本领域技术人员可以明白，吸收电路107和108只是示意性的，并联吸收电路的数量可根据尖峰电压的值适当调整，例如，尖峰电压越高，并联的吸收电路越多。
图5所示为根据本发明又一个实施例的LDMOS 400的截面示意图。LDMOS 400可用于图4所示需要增大吸收电路值的同步整流降压变换器300。和LDMOS 100相比，LDMOS 400除了在LDMOS 400的元胞区形成伪沟槽栅106作为其中一个吸收电路，LDMOS 400还包括在端接区形成的伪沟槽栅107和108作为与伪沟槽栅106并联的其他吸收电路。伪沟槽栅107和108自LDMOS 400的顶面垂直向下延伸进入阱区102。在一个实施例中，伪沟槽栅107和108的结构和伪沟槽栅106完全相同，对应图4所示的同步整流降压变换器300中的吸收电路107和108。伪沟槽栅107和108可以与伪沟槽栅106在同一个工艺步骤中形成。伪沟槽栅107和108的导电材料15通过吸收电路接触材料，在LDMOS 100的端接区引出，并在端接区与源区11电连接。图6-图10所示为根据本发明实施例，制作一个集成吸收电路的LDMOS器件400的工艺步骤截面图。为了便于简明清晰的描述本发明，此处省略了理解本发明时非必需的方法步骤。
在图6所示步骤中，将形成具有第一掺杂类型(例如N型)的半导体初始层102。在一个实施例中，通过在具有第二掺杂类型(例如P型)的衬底101上生长或淀积一层氧化层(例如，二氧化硅)作为保护层，进行光刻胶涂敷，然后用掩膜版进行紫外线曝光和选择性刻蚀，进而进行离子注入形成半导体初始层102。需要说明的是，这里的工艺步骤只是示例型的，在图6所示步骤中，形成半导体初始层102被示意为形成具有第一掺杂类型(例如N型)的阱区，衬底101被示意为具有第二掺杂类型(例如P型)的衬底。在其他实施例中，根据不同的工艺，形成半导体初始层102也可以被示意为形成具有第一掺杂类型(例如N-)的外延层，衬底101则被示意为具有第一掺杂类型(例如N型)的衬底等。在一个实施例中，P衬底101包括硅衬底。
在图7所示步骤中，通过沟槽掩膜版80在阱区102的顶面形成的窗口进行刻蚀，形成宽度为b的伪沟槽栅106-107的沟槽51-53。在一个实施例中，可通过反应离子刻蚀技术刻蚀沟槽51-53。在一个实施例中，沟槽51-53的深度为500nm～2μm。
在图8所示步骤中，掩膜版80被移除，将在沟槽51-53中形成第一沟槽电介质层14。在第一沟槽电介质层14形成之前，可通过牺牲氧化和氧化物刻蚀工艺改善沟槽51-53的表面质量。第一沟槽电介质层14包含一种或多种电介质材料。在一个实施例中，可在沟槽51-53的表面上生长热氧化物。第一沟槽电介质层14的厚度，由其可支持的吸收电路中电容值的大小决定，例如，第一沟槽电介质层14的厚度为150～450Am。
第一沟槽电介质层14形成后，接下来将在每个沟槽51-53中淀积导电材料15，进而形成伪沟槽栅106-108。导电材料15可包括如掺杂多晶硅、硅化物或金属等。在一个实施例中，使用掺杂多晶硅作为导电材料15。接着还将移除阱区102表面上和沟槽51-53内多余的第一沟槽电介质层14和导电材料15，以便使表面基本平坦化。在一个实施例中，可通过回蚀和/或化学机械平坦化工艺(Chemical Mechanical Planarization，CMP)完成上述过程。在一个实施例中，导电材料15填充的高度低于沟槽51-53的深度，导电材料15的顶部低于源区11的结深。移除多余的第一沟槽电介质层14和导电材料15后，将继续用第二沟槽电介质层14-2填充满沟槽51-53，第二沟槽电介质层14-2与阱区102的顶面齐平。在另一个实施例中，导电材料15填充的高度与沟槽51-53的深度相同，通过后面步骤中形成的层间电介质(例如图5中的层间电介质105)将导电材料15和源区11隔开。
在图9所示步骤中，将在半导体器件元胞区内的阱区102的顶面上形成栅区。首先在阱区102的顶面上生长或淀积栅极氧化层16。随后继续在栅极氧化层16的顶面淀积栅区导电材料(例如多晶硅)17形成栅区，并通过金属线引出栅极G。
在图10所示步骤中，将在阱区102的元胞区内分别形成漂移区103、体区104、源区11、体接触区12和漏区13。漂移区103、体区104、源区11、体接触区12和漏区13可采用不同的工艺形成。在一个实施例中，可采用栅区自对准进行离子注入。在进行栅区自对准离子注入时，需要在平面栅区两侧添加侧墙，防止栅区导电材料17与源区11短接。同时，需要第二沟槽电介质层14-2填充满沟槽51-53，将伪沟槽栅106-108中的导电材料15与源区11隔开。在另一个实施例中，可采用掩膜版进行进行离子注入。此时，在阱区102上生长或淀积一层氧化层(例如，二氧化硅)作为保护层，进行光刻胶涂敷，然后分别用漂移区掩膜版、体区掩膜版、源区掩膜版、体接触区掩膜版和漏区掩膜版进行选择性刻蚀，进而进行离子注入和扩散，形成漂移区103、体区104、源区11、体接触区12和漏区13。最后，在阱区102的顶面上淀积和图形化层间电介质(Interlevel Dielectric Layer,IDL)105。在采用掩膜版进行进行离子注入时，伪沟槽栅106-108的导电材料15填充的高度可与沟槽51-53的深度相同，并通过层间电介质105将导电材料15和源区11隔开。层间电介质105可包括任何合适的电介质材料，比如氮化硅和/或二氧化硅。同时，刻蚀部分位于漏区13、源区11和体接触区12顶面的层间电介质，并在源区11、体接触区12和漏区13的顶面上淀积和图形化一种或多种金属化层(如铝、铜、硅化物等)，进而形成源极金属19和漏极金属18，并通过金属线引出源极S和漏极D。伪沟槽栅106-108的导电材料15通过吸收电路接触材料，在LDMOS 100的端接区引出，并在端接区与源区11电连接。最后还将淀积和图形化一钝化层(未示出)用以保护金属化层的顶面。
图11所示为根据本发明一个实施例的垂直双扩散金属氧化物半导体(Verticality Diffused Metal Oxide Semiconductor，VDMOS)器件500的截面示意图。如图11所示，VDMOS 500包括包括具有第一掺杂类型(例如N+)的半导体初始层201，半导体初始层201可作为VDMOS 500的漏区。具有第一掺杂类型(例如N-)的外延层203(也为漂移区)形成于半导体初始层201上。具有第二掺杂类型(例如P型)的体区204靠近漂移区203顶面形成。具有第一掺杂类型(例如N型)源区21和具有第二掺杂类型(例如P+)体接触区22形成于体区204上。源极金属29电连接至源区21和体接触区22，并通过金属线引出源极S连接至外部电路。
VDMOS 500包括用于形成栅区的栅区沟槽和用于形成伪沟槽栅106的沟槽。栅区形成在栅区沟槽内，栅区包括栅区导电材料27。栅区导电材料(例如，掺杂多晶硅)27形成于栅区电介质26上，并通过金属线引出栅极G(未示出)连接至外部电路。栅区电介质26将栅区导电材料27和漂移区203隔开。
伪沟槽栅106形成在漂移区203内，伪沟槽栅106的沟槽从VDMOS 500的的顶面垂直向下穿过体区204延伸进漂移区203，沟槽中填充导电材料25，在一个实施例中，导电材料25与栅区导电材料27相同。沟槽底面和侧面生长有沟槽电介质层24，用于将导电材料25与漂移区203和体区204隔开。漂移区203的顶面淀积层间电介质205(比如，二氧化硅)用于将导电材料25、栅区导电材料27与源极金属29分别一一隔开。在一个实施例中，槽电介质层24和层间电介质205的材料相同(例如，二氧化硅)。在一个实施例中，伪沟槽栅106的沟槽的深度大于体区204的深度，其中伪沟槽栅106的沟槽深度与体区204的深度的深度差被示意为a，沟槽宽度被示意为b。在一个实施例中，伪沟槽栅106的结构和栅区结构相同，可以与栅区在同一个工艺步骤中形成。伪沟槽栅106的导电材料25通过吸收电路接触材料，在VDMOS 500的端接区引出，并在端接区与源区21电连接。
在图11所示实施例中，导电材料25和沟槽电介质层24组成伪沟槽栅106，其中，导电材料25作为图1所示电路中吸收电路106中的电阻Rsn，沟槽电介质层24、导电材料25和漂移区203构成吸收电路106中的电容Csn。电容Csn在单位长度的电容值Cox依然可以由图2所对应实施例提及的公式计算得出。
在图11所示实施例中，可以通过调整伪沟槽栅106的深度、伪沟槽栅106的宽度b和导电材料25的电阻率获得吸收电路所需要的电阻值，通过调整伪沟槽栅106的深度、伪沟槽栅106的宽度b和沟槽电介质层24的厚度tox获得吸收电路所需要的电容值。
应该理解，上述材料或区域的导电率和掺杂是可变化的，根据实际应用场合，可适当的改换材料或区域的导电率。例如，当VDMOS 500的半导体初始层201是P型，则源区21是P+源区，体区204是N型体区。VDMOS 500的工作过程与常规的VDMOS工作过程相似，这里不再累述。
图12所示为根据本发明又一个实施例的VDMOS 600的截面示意图。VDMOS 600可用于图4所示需要并联多个吸收电路的同步整流降压变换器300。和VDMOS 500相比，VDMOS600除了在VDMOS600的元胞区形成伪沟槽栅106作为其中一个吸收电路，VDMOS600还包括在端接区形成的伪沟槽栅107和108作为与伪沟槽栅106并联的其他吸收电路。伪沟槽栅107和108自VDMOS600的顶面垂直向下延伸进入漂移区203。在一个实施例中，伪沟槽栅107和108的结构和伪沟槽栅106完全相同，对应图4所示的同步整流降压变换器300中的吸收电路107和108。伪沟槽栅107和108可以与伪沟槽栅106在同一个工艺步骤中形成。伪沟槽栅106-108的导电材料25通过吸收电路接触材料，在VDMOS 600的端接区引出，并在端接区与源区21电连接。
图13-图15所示为根据本发明实施例，制作一个集成吸收电路的VDMOS 600的工艺步骤截面图。为了便于简明清晰的描述本发明，此处省略了理解本发明时非必需的方法步骤。
在图13所示步骤中，提供具有第一掺杂类型(例如N型)的半导体初始层201，作为漏区。在半导体初始层201上生长具有第一掺杂类型(例如N-)的外延层203(也即是漂移区)。在一个实施例中，半导体初始层201包括硅衬底，可通过气相外延生长外延层203。外延层203的厚度和掺杂分布的选择取决于漂移区期望的断态特性(比如击穿电压)。例如，一个具有100V击穿电压的器件，其外延层203的厚度为5～15μm，掺杂分布为：靠近衬底201的浓度为5×1016cm-3～5×1017cm-3，靠近体区204底面的浓度为5×1015cm-3～5×1016cm-3，靠近外延层203顶面的浓度为5×1015cm-3～5×1016cm-3。在一个实施例中，在半导体初始层201顶面和体区204底面之间的垂直位置上，外延层203的掺杂浓度以一个基本线性的方式减小；在体区204底面和顶面之间的垂直位置上，外延层203的掺杂浓度基本保持不变。
在漂移区203的顶面，通过栅极掩膜版40在漂移区203的顶面形成的窗口进行刻蚀，形成栅区沟槽41和伪沟槽栅106-108的沟槽42。在一个实施例中，可通过反应离子刻蚀技术刻蚀沟槽。栅区沟槽41和伪沟槽栅106-108的沟槽42的深度均大于随后形成的体区204(见图12)的深度。
在图14所示步骤中，掩膜版40被移除，将在栅区沟槽41和沟槽42的底面和侧面中分别形成栅区电介质26和沟槽电介质层24。在栅区电介质26和沟槽电介质层24形成之前，可通过牺牲氧化和氧化物刻蚀工艺改善虚设栅区沟槽41和沟槽42的表面质量。栅区电介质26和沟槽电介质层24包含一种或多种电介质材料。在一个实施例中，栅区电介质26和沟槽电介质层24的材料相同，例如二氧化硅。在一个实施例中，可在栅区沟槽41和沟槽42的表面上生长热氧化物。栅区电介质26的厚度，由其可支持的期望栅源工作电压决定；沟槽电介质层24的厚度，由其可支持的吸收电路中电容值的大小决定，例如，沟槽电介质层24的厚度为150～450埃米。
栅区电介质26和沟槽电介质层24形成后，接下来将在栅区沟槽41和沟槽42中淀积栅区导电材料27和伪沟槽栅106-108的导电材料25，进而形成栅区和伪沟槽栅106-108。在一个实施例中，栅区导电材料27和导电材料25为同一种材料，在同一个步骤中淀积形成栅区和伪沟槽栅106-108。
当栅区和伪沟槽栅106-108形成后，在漂移区203的顶面上淀积和图形化层间电介质(interlevel dielectric layer,IDL)205，用于将栅区导电材料27和导电材料25隔开。层间电介质205可包括任何合适的电介质材料，比如氮化硅和/或二氧化硅。
在图15所示步骤中，刻蚀部分层间电介质205，并在VDMOS 600的元胞区通过传统的掩膜和离子注入技术形成体区204、源区21和体接触区22。随后在源区21和体接触区22的顶面上淀积和图形化一种或多种金属化层(如铝、铜、硅化物等)，进而形成源极金属29(参见图12所示)，并通过金属线引出源极S。N+衬底201将从背面被减薄，接着在衬底背面淀积金属化层形成漏极D。伪沟槽栅106-108的导电材料25通过吸收电路接触材料，在VDMOS 600的端接区引出，并在端接区与源区21电连接。最后还将淀积和图形化一钝化层(未示出)用以保护金属化层的顶面。
以上为本发明公布的集成有吸收电路的功率晶体管。虽然上面详细的描述了本发明具体的实施例，并指明了最优方案，但是不论先前描述的多详细，本发明仍有许多其他实施方式。因此，本发明旨在包括所有落入本发明和所述权利要求范围及主旨内的替代例、改进例和变化例等。

Claims (5)

1.一种横向金属氧化物半导体器件，具有元胞区，所述元胞区包括：
具有第一掺杂类型的半导体初始层；
具有第一掺杂类型的漏区，位于半导体初始层内；
具有第二掺杂类型的体区，形成于半导体初始层内，位于漏区旁边；
平面栅区，形成于体区之上；
具有第一掺杂类型的源区，形成于体区内，其中，体区将漏区和源区隔开；以及
第一伪沟槽栅，包括沟槽、导电材料、第一沟槽电介质层和第二沟槽电介质层，其中，沟槽自半导体器件顶面垂直向下延伸穿过体区进入半导体初始层，导电材料填充在沟槽中，第一沟槽电介质层位于沟槽中并从沟槽侧面和底面围绕导电材料形成，第二沟槽电介质层位于导电材料上方，导电材料的顶部低于源区的结深，第二沟槽电介质层顶部与源区顶部齐平，其中，体区将第一伪沟槽栅和源区隔开，使第一伪沟槽栅和源区不发生接触或临近。
2.如权利要求1所述的半导体器件，其中半导体器件还包括体接触区，所述体接触区形成于体区内，位于第一伪沟槽栅和源区之间，将源区与第一伪沟槽栅隔开。
3.如权利要求1所述的半导体器件，其中，半导体器件还包括位于元胞区外围的端接区，端接区包括第二伪沟槽栅，第二伪沟槽栅自半导体器件顶面垂直向下延伸进入半导体初始层，第二伪沟槽栅的结构与第一伪沟槽栅的结构相同。
4.一种制作横向金属氧化物半导体器件的方法，包括形成元胞区，形成元胞区包括：
提供具有第一掺杂类型的半导体初始层；
在半导体初始层内形成第一伪沟槽栅；
在半导体初始层内形成具有第二掺杂类型的体区；
在体区之上形成栅区；
在半导体初始层内形成具有第一掺杂类型的漏区；以及
在体区内形成具有第一掺杂类型的源区，其中，形成源区时，由体区将源区和第一伪沟槽栅隔开，使源区与第一伪沟槽栅不发生接触或临近，
其中，形成第一伪沟槽栅包括：
在半导体初始层内形成沟槽；
在沟槽底部和侧壁形成第一沟槽电介质层；
在沟槽中填充导电材料，使得导电材料在沟槽中从底部和侧壁被第一沟槽电介质层围绕，其中导电材料的顶部低于源区的结深；以及
在导电材料上方形成第二沟槽电介质层，第二沟槽电介质层顶部与源区顶部齐平。
5.如权利要求4所述方法，其中，所述方法还包括形成端接区，形成所述端接区包括：
在端接区形成第二伪沟槽栅，所述第二伪沟槽栅自半导体器件顶面垂直向下延伸进入半导体初始层，其中，形成第二伪沟槽栅的步骤和形成第一伪沟槽栅的步骤相同。
CN201710211272.XA 2017-03-31 2017-03-31 半导体器件及其制造方法 Active CN107275402B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710211272.XA CN107275402B (zh) 2017-03-31 2017-03-31 半导体器件及其制造方法
US15/940,910 US20180286857A1 (en) 2017-03-31 2018-03-29 Semiconductor device with snubber and associated fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710211272.XA CN107275402B (zh) 2017-03-31 2017-03-31 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN107275402A CN107275402A (zh) 2017-10-20
CN107275402B true CN107275402B (zh) 2020-04-21

Family

ID=60074149

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710211272.XA Active CN107275402B (zh) 2017-03-31 2017-03-31 半导体器件及其制造方法

Country Status (2)

Country Link
US (1) US20180286857A1 (zh)
CN (1) CN107275402B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110224028B (zh) * 2019-05-17 2022-06-17 南京邮电大学 一种具有l型介质层低emi的vdmos器件
US11228174B1 (en) 2019-05-30 2022-01-18 Silicet, LLC Source and drain enabled conduction triggers and immunity tolerance for integrated circuits
CN111312707B (zh) * 2020-02-27 2022-11-04 电子科技大学 一种低比导通电阻的功率半导体器件
US11282959B2 (en) 2020-07-17 2022-03-22 Monolithic Power Systems, Inc. FET device insensitive to noise from drive path
CN116508135B (zh) * 2020-12-04 2024-06-04 安普莱西娅有限责任公司 具有自对准体和混合源的ldmos
CN113659010B (zh) * 2021-09-09 2022-07-12 捷捷微电(无锡)科技有限公司 一种集成rc吸收结构的mosfet器件及制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW506130B (en) * 2000-10-06 2002-10-11 Gen Semiconductor Inc Trench DMOS transistor with embedded trench Schottky rectifier
CN103035718A (zh) * 2012-08-17 2013-04-10 上海华虹Nec电子有限公司 半导体器件及其制作方法
CN103915506A (zh) * 2014-04-28 2014-07-09 重庆大学 一种具有纵向npn结构的双栅ldmos器件
CN104517960A (zh) * 2014-08-13 2015-04-15 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet和肖特基二极管的集成结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4326835B2 (ja) * 2003-05-20 2009-09-09 三菱電機株式会社 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
US8614478B2 (en) * 2010-07-26 2013-12-24 Infineon Technologies Austria Ag Method for protecting a semiconductor device against degradation, a semiconductor device protected against hot charge carriers and a manufacturing method therefor
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
TWM506130U (zh) * 2015-03-24 2015-08-01 Chen Tae Internat Machine Co Ltd 振動送料機之送料裝置
US9929241B2 (en) * 2016-02-03 2018-03-27 Infineon Technologies Americas Corp. Semiconductor device structure for improved performance and related method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW506130B (en) * 2000-10-06 2002-10-11 Gen Semiconductor Inc Trench DMOS transistor with embedded trench Schottky rectifier
CN103035718A (zh) * 2012-08-17 2013-04-10 上海华虹Nec电子有限公司 半导体器件及其制作方法
CN103915506A (zh) * 2014-04-28 2014-07-09 重庆大学 一种具有纵向npn结构的双栅ldmos器件
CN104517960A (zh) * 2014-08-13 2015-04-15 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅mosfet和肖特基二极管的集成结构

Also Published As

Publication number Publication date
US20180286857A1 (en) 2018-10-04
CN107275402A (zh) 2017-10-20

Similar Documents

Publication Publication Date Title
CN107275402B (zh) 半导体器件及其制造方法
US7033891B2 (en) Trench gate laterally diffused MOSFET devices and methods for making such devices
TWI471942B (zh) 半導體裝置及其製造方法
US7719053B2 (en) Semiconductor device having increased gate-source capacity provided by protruding electrode disposed between gate electrodes formed in a trench
US8647950B2 (en) Vertical gate LDMOS device
TWI591789B (zh) 用於製造具有一屏蔽電極結構之一絕緣閘極半導體裝置之方法
US8173510B2 (en) Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
CN101740622B (zh) 用于半导体器件的屏蔽电极结构和方法
US8889512B2 (en) Method and device including transistor component having a field electrode
US20210143266A1 (en) Laterally diffused metal oxide semiconductor structure and method for manufacturing the same
US20160233331A1 (en) Power mosfet semiconductor
CN104518010B (zh) 集成电路和制造集成电路的方法
US9070714B1 (en) Strapped dual-gate VDMOS device
KR101961235B1 (ko) 두꺼운 트렌치 바텀 산화물을 구비하는 모스펫 장치
CN103855221A (zh) 半导体器件和制造半导体器件的方法
US20140273374A1 (en) Vertical Doping and Capacitive Balancing for Power Semiconductor Devices
US7977742B1 (en) Trench-gate MOSFET with capacitively depleted drift region
US20160104797A1 (en) Semiconductor Device and Method of Manufacturing a Semiconductor Device
KR20220074921A (ko) Ldmos 소자 및 이의 제조방법
JP6249571B2 (ja) 適応電荷平衡ｍｏｓｆｅｔ技法
JP2018011079A (ja) トレンチ金属酸化物半導体電界効果トランジスタ
US8076722B2 (en) PN junction and MOS capacitor hybrid resurf transistor
JP2013509720A5 (zh)

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant