TWI471942B

TWI471942B - 半導體裝置及其製造方法

Info

Publication number: TWI471942B
Application number: TW100129755A
Authority: TW
Inventors: Donald Disney; Tiesheng Li; Lei Zhang
Original assignee: Monolithic Power Systems Inc
Priority date: 2010-08-20
Filing date: 2011-08-19
Publication date: 2015-02-01
Also published as: US7977193B1; TW201222675A; CN102280486B; CN102280486A

Description

半導體裝置及其製造方法

本發明係有關一種半導體裝置，更具體地說，本發明係有關(但不僅限於)功率電晶體。

功率電晶體常被運用於不同的高功耗場合，比如電源、直流-直流轉換器、電機控制等。在不同需求場合中，常基於裝置的導通狀態、切換狀態、關斷狀態特性來選擇功率電晶體。設計功率電晶體需要權衡前述的各種特性。比如，在典型的功率金屬氧化物半導體場效應電晶體中，低摻雜漂移區可獲得一個高擊穿電壓(breakdown voltage)，但同時也將導致高的導通狀態電阻。

接下來，將揭示本發明所述的一種功率電晶體，對於給定擊穿電壓其具有較低的導通狀態損耗和開關損耗。更有利的是，該半導體裝置的製作程序相對簡單。

在一個實施例中，溝槽閘極型金屬氧化物半導體場效應電晶體包含延伸進MOSFET之漂移區的場板。該場板用以在MOSFET的關斷狀態時使漂移區空乏。該場板係形成在場板溝槽中，場板溝槽採用自對準蝕刻製程來予以形成。電晶體的閘極和場板採用相同的沉積製程步驟來沉積導電材料，在相同的蝕刻製程步驟下，蝕刻導電材料進而形成閘極和場板。本技術領域的普通的技術人員在閱讀完本發明技術說明書以及附圖和申請專利範圍後，很容易理解本發明的這些特點。

本發明的目的在於提供一種半導體裝置及其製造方法。

在本發明的第一樣態中，提供了一種半導體裝置，包括：閘極，係形成於裝置基板中的閘極溝槽內，該閘極在場板電介質的外部，並沿著場板電介質的一側而橫向地延伸，該閘極的底部延伸進裝置的漂移區，閘極電介質將閘極和漂移區垂直地隔開，將閘極和半導體裝置的主體區橫向地隔開；源極區；場板，從裝置基板的頂面垂直地延伸進漂移區，閘極係橫向地放置而鄰近場板，場板電介質將場板和漂移區隔開，場板電介質的厚度係大於形成於閘極溝槽中的閘極電介質的厚度，場板與源極區電耦接，用以在半導體裝置被關斷時，透過電容性作用而使漂移區空乏。

在本發明的第二樣態中，提供了一種半導體裝置的製造方法，包括：在矽基板上形成外延層；在外延層內形成閘極溝槽；在閘極溝槽內形成閘極電介質；用導電材料來填充閘極溝槽以形成閘極；形成穿過閘極和閘極電介質，並延伸進裝置漂移區的場板溝槽，在場板溝槽內形成場板電介質；以及用導電材料來填充場板溝槽以形成場板，其中，場板垂直地延伸進漂移區。

在本發明的第三樣態中，提供了一種半導體裝置，包括：裝置基板，包括形成在矽基板上的外延層；源極區；閘極，係形成於外延層中的閘極溝槽內，閘極在場板電介質的外部，沿著一側而橫向地延伸，同時延伸進裝置的漂移區；閘極電介質，係形成在閘極溝槽內，閘極電介質將閘極和主體區橫向地隔開，將閘極和裝置漂移區垂直地隔開；場板，係形成於延伸進漂移區的場板溝槽內，場板溝槽延伸至裝置基板的頂面，場板與源極區電耦接，且同時場板電介質將場板和漂移區隔開，場板電介質的厚度係大於閘極電介質的厚度，閘極係橫向地放置而鄰近場板，當裝置被關斷時，場板用以使漂移區電容性地空乏。

在本發明的第四樣態中，提供了一種半導體裝置，包括：裝置基板，其包括汲極區，具有第一導電性類型；源極區，具有第一導電性類型，係形成而靠近裝置基板的頂面；主體區，具有與第一導電性類型不同的第二導電性類型，係形成於源極區之下，在裝置基板上具有第一深度；漂移區，將主體區和汲極區垂直地隔開；場板，從裝置基板的頂面垂直地向下延伸至第二深度；閘極，從裝置基板的頂面垂直地向下延伸至第三深度，第三深度係大於第一深度且小於第二深度，閘極橫向地放置於場板與主體區之間，閘極電介質將閘極和漂移區隔開。

在本發明的第五樣態中，提供了一種半導體裝置的製造方法，包括：在外延層上形成閘極溝槽；在閘極溝槽的表面上形成第一電介質；在閘極溝槽內形成場板溝槽；在相同的製程步驟下同時向閘極溝槽和場板溝槽填充導電材料；以及蝕刻導電材料以形成半導體裝置的閘極和場板，其中，閘極和場板隔開，閘極和場板包括導電材料。

在本發明的第六樣態中，提供了一種半導體裝置的製造方法，包括：在外延層上形成閘極溝槽；在閘極溝槽的表面上形成電介質層；在閘極溝槽的電介質層上形成掩膜電介質；蝕刻掩膜電介質以界定要形成場板溝槽的區域；蝕刻中剩餘的部分掩膜電介質將作為掩膜，用以蝕刻外延層，在閘極溝槽中形成場板溝槽；在場板溝槽和閘極溝槽中填充導電材料；以及蝕刻導電材料，以形成半導體裝置的閘極和場板，其中，閘極和場板隔開，閘極和場板包括導電材料。

在本發明的第七樣態中，提供了一種半導體裝置的製造方法，包括：在外延層上形成閘極溝槽；在閘極溝槽上形成場板溝槽；在相同的製程步驟下，用導電材料來填充場板溝槽和閘極溝槽；以及蝕刻導電材料以形成場板和閘極。

將在下文中結合附圖示出的例子而對本發明的較佳實施例進行詳細描述。雖然本發明結合實施例進行闡述，但應理解為這並非意指將本發明限定於這些實施例中，相反地，本發明意在涵蓋由所附加之申請專利範圍所界定的本發明精神和範圍內所定義的各種可選項、可修改項和等同項。此外，為了更好的理解本發明，在揭示之說明書中，闡述了大量具體的細節，比如材料、製程步驟、結構等。然而，本技術的領域的普通技術人員應該理解，沒有這些具體的細節，本發明依然可以實施。在其他的一些實施例中，為了便於凸顯本發明的主旨，對於大家熟知的技術未作詳細的描述，如掩膜步驟、金屬內部連接和電極等。

圖1所示為根據本發明之一個實施例的功率MOSFET 100的示意圖。功率MOSFET 100包括N+源極區40和閘極51。N-外延層102係形成於N+矽基板101上，該N+矽基板還用作為功率MOSFET 100的汲極。源極電極43電連接至N+源極區40和場板53。層間電介質層44(比如，二氧化矽、氮化矽或其他合適的材料)用以電絕緣源極電極43和閘極51。

汲極電極42電連接至汲極，閘極電極(未示出)電連接至閘極51。每一個源極電極43、汲極電極42以及閘極電極都包括金屬線，用以將外部電路連接至功率MOSFET 100。

功率MOSFET 100之所以被稱為溝槽閘極型MOSFET，是因為閘極51係形成在閘極溝槽中，閘極51包括導電材料(比如，經摻雜之多晶矽)。閘極電介質52係形成在閘極溝槽中，包括絕緣材料(比如，二氧化矽)。閘極電介質52將閘極51的底面與漂移區垂直地隔開，在一個實施例中，漂移區包括部分的N-外延層102，其中，N-外延層係位於N+基板101與主體區41和閘極51的底面之間。

每一個場板53用作為延伸進漂移區中的第二閘極，場板53包括形成在場板溝槽中的導電材料，比如經摻雜之多晶矽。形成在場板溝槽中之較厚的場板電介質54將場板53與漂移區隔開。場板溝槽的延伸深度實質上大於閘極51的延伸深度，可延伸至N+基板101中。例如，場板53的最佳延伸深度為大於漂移區之厚度的50%。

場板電介質54包括一種或多種電介質材料，比如熱生長和/或沉積的二氧化矽。對於一個給定電壓，場板電介質54的厚度係大於閘極電介質52的厚度。沿著場板溝槽之側壁的場板電介質54的厚度實質上一致，包含從裝置基板的頂面到閘極電介質52之底面的部分。閘極51在相鄰的場板溝槽和場板電介質54的外部，並沿著一側而橫向地延伸。

在關斷狀態時(例如，當功率MOSFET 100被關斷時)，場板53透過電容性作用而使漂移區空乏，對於給定的擊穿電壓，該電容性空乏有利於提高漂移區的摻雜濃度。高的漂移區摻雜可顯著地降低導通狀態(亦即：當功率MOSFET 100被導通時)電阻，有利於產生較低的導通狀態損耗。此外，透過場板53空乏之漂移區可保護閘極51遠離高的汲極電壓，同時，空乏和源極電位有關。這有利於減小閘極-汲極電容或閘極電荷，進而改善切換性能。

漂移區的摻雜常採用梯度摻雜，亦即，在接近N-外延層102的底面111附近，摻雜濃度最高；在接近主體區41的底面附近，摻雜濃度最低。在一個實施例中，漂移區的摻雜濃度沿著垂直深度而實質上呈線性變化。在關斷狀態期間，透過場板53的電容性作用而使漂移區空乏，有利於在沿著整個漂移區的長度上，提供實質上均勻的電場。

場板53係形成於場板溝槽中，直接垂直地延伸至頂面110，有利於簡化至習知的金屬化層的連接，在一個實施例中，該金屬化層包括源極電極43。

每一個閘極51被形成而橫向地毗鄰場板53。在圖1所示的實施例中，場板電介質54(非閘極電介質52)將場板53和閘極51隔開。這裏須知，場板電介質54延伸進漂移區的深度係大於閘極電介質52延伸的深度。相鄰的閘極51被部分的N-外延層102所隔開，N-外延層102包括主體區41，主體區的導電性與N+基板101和N-外延層102的導電性均不同，因此，在圖1的實例中，主體區41是P型主體區。主體接觸區60係形成而毗鄰主體區41表面，用以提供更好的電接觸至源極電極43，其導電性類型和主體區41的導電性類型一致。在此實例中，較薄的電介質包括閘極電介質52，其將閘極51和主體區41隔開。源極區毗鄰閘極電介質52，其摻雜類型和裝置基板的摻雜類型一致，因此，在圖1所示的實例中，源極區包括N+源極區40。

應該理解，上述材料或區域的導電性和摻雜是可變化的，根據實際的應用場合，可適當地改變材料或區域的導電性。例如，當裝置基板是P型基板，則源極區40是P+源極區，主體區41是N型主體區。

在導通狀態時，功率MOSFET 100與習知的的垂直溝槽閘極型MOSFET之操作過程相似。更具體地說，當對閘極51施加大於閥值電壓的正電壓，將沿著閘極電介質52和主體區41的交界面而形成一個反向層或通道，此時，功率MOSFET 100被導通。電子流過主體區41中的通道，從N+源極區40流至漂移區，漂移區的電子電流繼續流至N+基板101和汲極電極42。在關斷狀態下，閘極電壓減小，因此沒有電子電流流動的通道。對汲極施加相對於源極、閘極和場板電壓的正電壓，其中，源極電壓、閘極電壓和場板電壓完全等電位。P型主體區41與N-外延層102之間的PN接面被反相偏置，該反相偏置以及閘極51和場板53的電容性作用而使N-外延層102(亦即，漂移區)空乏，這使得裝置的汲極與源極之間可耐受的電壓更高。

圖2-圖5所示為根據本發明之實施例，製造功率MOSFET 100的製程步驟之剖面圖。為了便於簡明清晰的描述本發明，此處省略了理解本發明時非必需的方法步驟。

在圖2中，N-外延層102係生長於N+基板101上。在一個實施例中，N+基板101包括矽基板，可透過氣相外延而生長N-外延層102。N-外延層102的厚度和摻雜分佈輪廓的選擇取決於漂移區所想要的關斷狀態特性(比如，擊穿電壓)。例如，一個具有100V之擊穿電壓的裝置，其N-外延層的厚度為5~15μm，摻雜分佈輪廓為：靠近N+基板101的濃度為5×10¹⁶ cm^-3 至5×10¹⁷ cm^-3 ，靠近主體區之底面的濃度為5×10¹⁵ cm^-3 至5×10¹⁶ cm^-3 (隨後介紹)，靠近N-外延層102之頂面的濃度為5×10¹⁵ cm^-3 至5×10¹⁶ cm^-3 。在一個實施例中，在N+基板101的頂面與主體區的底面之間的垂直位置上，N-外延層102的摻雜濃度以實質上呈線性的方式而減小；在主體區的底面與頂面之間的垂直位置上，N-外延層102的摻雜濃度實質上保持不變。

在一個實例中，可透過反應離子蝕刻技術洏在N-外延層102中形成閘極溝槽202。閘極溝槽202的深度大於隨後形成的主體區60(見圖1)的深度，以便在裝置的導通狀態時，在沿著主體區60的整個垂直範圍內形成一條通道。在一個實例中，閘極溝槽202的深度為1至2μm。

在圖3中，將在閘極溝槽202中形成閘極電介質52。在閘極電介質形成之前，可透過犧牲氧化和氧化物蝕刻製程來改善閘極溝槽的表面品質。閘極電介質52包含一種或多種電介質材料。在一個較佳實施例中，在閘極溝槽202的表面上生長熱氧化物。閘極電介質52的厚度係由其可支援的所想要之閘極-源極操作電壓來予以決定，例如，熱氧化物的厚度為150至450。

閘極電介質52形成後，接下來將在每一個閘極溝槽202中沉積閘極材料，進而形成閘極51。閘極材料可包括任何導電材料，比如經摻雜之多晶矽、矽化物或金屬等。在一個較佳實施例中，使用經摻雜之多晶矽來形成閘極51。填滿閘極溝槽202後，接著還將去除N-外延層的表面上之多餘的多晶矽，以便使表面實質上平坦化。在一個實例中，可透過回蝕和/或化學機械平坦化製程(CMP)來完成上述過程。

在圖4中，將在N-外延層102內形成場板溝槽302，首先在N-外延層102的頂面上形成一層掩膜301，而後蝕刻穿過閘極51、閘極電介質52以及N-外延層102。場板302之深度的選擇與N-外延層的厚度和摻雜有關，用以提供所想要的關斷狀態特性。較深的場板溝槽可改善裝置性能(例如，減小漂移區電阻和遮蔽閘極區)，但代價是需要更加複雜的製程(蝕刻和填充更深的溝槽更加困難)。舉例來說，場板溝槽的深度為閘極溝槽202之深度的兩倍，到超過N-外延層102的厚度幾微米(也即是說，一直延伸進N+基板101內)之間的範圍。在一個實施例中，場板溝槽的深度至少是N-外延層102之厚度的一半。

在圖5中，掩膜301被去除，並且將在場板溝槽302中形成場板電介質54。場板電介質54可包括任何合適的電介質材料。在一些具體實施例中，可透過熱生長之氧化物、沉積之氧化物(比如，低壓化學氣相沉積正矽酸乙酯(LPCVD TEOS))或組合各層而形成場板電介質54。場板電介質54的厚度取決於其可支持之所想要的汲極-源極操作電壓。例如，裝置的擊穿電壓為100V時，場板電介質54的厚度範圍為0.2至1.0μm。

在場板電介質54形成之後，接下來將在每一個場板溝槽302中沉積場板材料進而形成場板53。場板材料可包括任何導電材料，比如，經摻雜之多晶矽、矽化物或金屬等。在一個較佳實施例中，常採用經摻雜之多晶矽作為場板材料。在圖5所示的實例中，閘極51在相鄰的場板溝槽302和場板電介質54的外部，並沿著一側而橫向地延伸。場板溝槽302被完全填滿後，接著將去除N-外延層102之頂面上多餘的場板材料，以便使表面實質上平坦化。例如，可透過回蝕和/或化學機械平坦化製程(CMP)來完成上述過程。

在完成圖5所示的步驟之後，形成如圖1所示的功率MOSFET 100還需額外的幾個步驟(未示出)，這些額外的步驟包含形成主體區41、主體接觸區60和源極區40。透過習知的掩膜和離子注入技術可形成這些區。在一些實施例中，將在一些製程(比如，形成閘極溝槽或場板溝槽的製程)之前形成一個或多個上述區。透過習知技術而在N-外延層102的頂面上沉積和圖案化層間電介質層(IDL)44，IDL 44可包括任何合適的電介質材料，比如氮化矽和/或二氧化矽。透過習知技術而在頂面上沉積和圖案化一種或多種金屬化層(例如，鋁、銅、矽化物等)，進而形成源極電極43和閘極電極(未示出)。最後，還將沉積和圖案化一鈍化層(未示出)用以保護金屬化層的頂面。N+基板將從背面被減薄，而後在基板背面上沉積金屬化層以形成汲極電極42。

圖6-12所示為根據本發明之另一個實施例，製造具有被電容性空乏的溝槽閘極型MOSFET 600(見圖12)的方法的剖面圖。

如圖6所示，N-外延層602係生長在N+基板601上。在一個實施例中，N+基板601包括矽基板，可透過氣相外延而生長N-外延層602。根據漂移區所想要的關斷狀態特性(比如，擊穿電壓)而選擇N-外延層602的厚度和摻雜分佈輪廓。在一個實施例中，對於擊穿電壓100V的裝置，其外延層的厚度範圍為5至15μm，摻雜分佈輪廓為：靠近N+基板601的濃度範圍為5×10¹⁶ cm^-3 至5×10¹⁷ cm^-3 ；靠近主體區(接下來介紹)之底面的濃度範圍為5×10¹⁵ cm^-3 至5×10¹⁶ cm^-3 ；N-外延層602之頂面的濃度範圍為5×10¹⁵ cm^-3 至5×10¹⁶ cm^-3 。在一個實施例中，在N+基板的頂面與主體區的底面之間的垂直位置上，N-外延層602的摻雜濃度係線性地下降；在主體區的底面與頂面之間的垂直位置上，摻雜濃度保持不變。

在一個實施例中，可透過反應離子蝕刻技術在N-外延層602內形成閘極溝槽604。閘極溝槽604的深度大於主體區66(見圖12，接下來將介紹)的深度，以便於裝置導通狀態時，在主體區66的整個垂直範圍內形成一個通道。在一個實施例中，閘極溝槽的深度範圍為1~2μm。

繼續參見圖6，接下來將在閘極溝槽604中形成一層絕緣墊62。在形成絕緣墊62之前，可透過犧牲氧化和氧化物蝕刻製程來改善閘極溝槽的表面品質。絕緣墊62包括一種或多種合適的電介質材料。在一個較佳實施例中，絕緣墊62包括生長在閘極溝槽604之表面上的熱氧化物，絕緣墊熱氧化物的厚度為150至450。電介質層還包括之後在絕緣墊上形成的氮化矽61，下面將介紹氮化矽61作為掩膜層，用以阻止形成鄰近閘極的場板電介質層。

在圖7中，將在圖6所示之結構上形成掩膜90。掩膜90在閘極溝槽604上界定一個區域用以隨後形成場板溝槽。在一個實施例中，掩膜90包括電阻材料，該電阻材料透過光刻術來予以形成。

如圖8所示，將在由掩膜80所界定的區域中形成場板溝槽603，在電晶體的閘極溝槽604內填充導電材料以形成閘極之前，先將形成場板溝槽603。透過掩膜90蝕刻穿過氮化矽61和絕緣墊62，而進入N-外延層602。結合N-外延層的厚度和摻雜而選擇場板溝槽603的深度，以提供所想要的關斷狀態特性。場板溝槽越深則裝置性能越好(例如，可減小漂移區電阻和保護閘極區)，但是製作程序將更為複雜(蝕刻和填充深溝槽很困難)。在這個實施例中，場板溝槽603的深度範圍為：兩倍於閘極溝槽604的深度到略大於N-外延層602的厚度幾微米(也即是說，一直延伸進N+基板601內)的深度。在一個實施例中，場板溝槽603的深度至少是1/2 N-外延層602的厚度。蝕刻完場板溝槽後，將去除掩膜90。

如圖9所示，在去除掩膜90後，將在場板溝槽603中形成場板電介質74。場板電介質74最適宜採用熱氧化製程來予以形成，在形成過程中，氮化矽層61可防止在閘極溝槽中形成場板電介質。場板電介質74的厚度可根據其支援的所想要之汲極-源極操作電壓來予以選擇。在一個實施例中，對於給定擊穿電壓為100V的裝置，場板電介質74的厚度為0.2至1.0μm。在場板電介質74形成以後將去除氮化矽層61。在一個實施例中，可透過在熱磷酸中蝕刻以去除氮化矽層61，在氫氟酸中蝕刻以去除包含氧化物的絕緣墊層62。接下來將在閘極溝槽604中形成閘極電介質67，在形成閘極電介質67之前，可透過犧牲氧化和氧化物蝕刻製程來改善閘極溝槽604的表面品質。閘極電介質包括一種或多種合適的電介質材料。在一個較佳實施例中，生長在閘極溝槽604之表面上的閘極電介質67包括熱氧化物。閘極電介質67的厚度可根據其支援的閘極-源極操作電壓來予以選擇。在一個實施例中，厚度為150至450的熱氧化物可被使用作為閘極電介質。在一個實施例中，可將絕緣墊層62留下作為閘極電介質67，而非去除絕緣層墊62以形成新的閘極電介質層67。

在圖10中，將採用相同的沉積製程步驟，在同一時間向圖9所示之結構上沉積導電材料63，用以填充場板溝槽和閘極溝槽。導電材料可包括任何合適的導電材料，比如經摻雜之多晶矽、矽化物或金屬等。在一個較佳實施例中，導電材料63為經摻雜之多晶矽。

圖11所示為在圖10所示之結構上採用反應離子蝕刻(RIE)製程步驟後的結構。在反應離子蝕刻製程中，由於離子優先垂直地蝕刻(極少橫向地蝕刻)導電材料63的角度不同，所以部分靠近閘極溝槽之側壁的導電材料63並未被去除。閘極溝槽中保留的部分導電材料63用作為閘極71，且同時在場板溝槽中保留的部分導電材料63將用作為場板73。也就是說，在單一蝕刻步驟中，場板73和閘極71包括相同的導電材料並且被形成在相同的時間。

接著圖11所述，在圖12中，形成功率MOSFET 600還包括另外一些步驟。這些步驟包含形成主體區66、形成主體接觸區75和形成N+源極區65。可透過習知的掩膜和離子注入技術來形成這些區。在一些實施例中，也可能在一些製程之前(例如，在形成閘極溝槽和場板溝槽之前)形成一個或多個這些區。

電介質層64使閘極71和場板73互相電絕緣，且使閘極71和場板73與源極電極68電絕緣。採用習知的技術來沉積電介質層64，其包括任何合適的電介質材料，比如氮化矽和/或二氧化矽。汲極電極72電連接至汲極，閘極金屬線互連在一起(未示出)並電連接至閘極71。使用習知的技術，在頂面上沉積並圖案化一種或多種金屬化層(例如，鋁、銅、矽化物等)，進而形成源極電極68和閘極電極(未示出)。同時在金屬化層的頂面上將沉積並圖案化一層鈍化層用以保護金屬化層。N+基板601的背面將被減薄，並被沉積一層金屬化層進而形成汲極電極72。

在如圖12所示的實例中，閘極電介質67使閘極71的底部和漂移區垂直地隔開。閘極71在鄰近的場板溝槽73和場板電介質74的外側並橫向地延伸。對於一個給定的擊穿電壓，場板電介質74的厚度係大於閘極電介質67的厚度，且場板電介質74之沿著場板溝槽之側壁的厚度實質上係一致的。

功率MOSFET 600的特性和如圖1所示的功率MOSFET 100類似，包含摻雜分佈輪廓和操作。比如，和功率MOSFET 100一樣，當功率MOSFET 600係處於關斷狀態時，場板73允許漂移區的電容性空乏。

和功率MOSFET 100顯著不同的是，在功率MOSFET 600中，場板73被埋在裝置基板中。這使得與功率MOSFET 100的場板相比，場板73較不易接近。在功率MOSFET 600中，場板73在裝置基板的裏面或外面被電耦合至N+源極區65，在一個實施例中，沿著功率MOSFET 600的寬度(進入頁面內)，源極電極68在一個或多個地方與場板73相接觸。

功率MOSFET 100和功率MOSFET 600的製作程序也不同。參見圖6-圖12的描述，製作功率MOSFET 600時，場板和閘極具有相同的導電材料沉積製程步驟(圖10所示的導電材料63)；然而，參見圖2-圖5的描述，製作功率MOSFET 100時，場板(見圖5)和閘極(見圖3)具有不同的導電材料沉積製程步驟。同時，製作功率MOSFET 600時也不需要CMP製程步驟。

圖13-圖19所示為根據本發明之又一實施例，製作具有被電容性空乏之漂移區的溝槽閘極型功率MOSFET 700的剖面圖。

如圖13所示，在N+基板701上生長N-外延層702，例如，可透過氣相外延製程生長N-外延層702。在一個實施例中，N+基板701包括矽基板。N-外延層702的厚度和摻雜分佈輪廓的選擇取決於漂移區所想要的關斷狀態特性，例如，對於一個擊穿電壓100V的裝置，N-外延層的厚度為5至15μm，摻雜分佈輪廓為：靠近N+基板701的濃度為5×10¹⁶ cm^-3 至5×10¹⁷ cm^-3 ，靠近主體區之底面的濃度為5×10¹⁵ cm^-3 至5×10¹⁶ cm^-3 (隨後介紹)，靠近N-外延層702之頂面的濃度為5×10¹⁵ cm^-3 至5×10¹⁶ cm^-3 。在一個實施例中，在N+基板701的頂面與主體區的底面之間的垂直位置上，N-外延層102的摻雜濃度係以一個實質上呈線性的方式而減小；在主體區的底面與頂面之間的垂直位置上，N-外延層102的摻雜濃度實質上保持不變。

繼續參見圖13，接下來將在N-外延層702的頂面上形成一種可選的閘極溝槽掩膜材料97。在後續的場板溝槽蝕刻時，掩膜材料97被使用於掩膜遮蔽。在一個實施例中，透過反應離子蝕刻製程，蝕刻穿過掩膜材料97而進入N-外延層702，以形成閘極溝槽704。閘極溝槽704的深度係大於隨後形成的主體區86的深度，以便於在裝置的導通狀態時，在沿著主體區86的整個垂直範圍內形成一條通道。在一個實例中，閘極溝槽704的深度為1至2μm。

在圖14中，將在閘極溝槽704中形成閘極電介質層81。在形成閘極電介質81之前，可透過犧牲氧化和氧化物蝕刻製程來改善閘極溝槽704的表面品質。閘極電介質81包括一種或多種合適的電介質材料。在一個較佳實施例中，閘極電介質81包括生長在閘極溝槽704之表面上的熱氧化物，閘極電介質81的厚度取決於其可支持之所想要的閘極-源極操作電壓。例如，熱氧化物的厚度為150至450。隨後將在閘極電介質81上形成掩膜材料80。在一個實施例中，掩膜材料80包括氮化矽。在另一個實施例中，掩膜材料80包括二氧化矽。

在圖15中，將採用RIE製程來蝕刻掩膜材料80，和製作功率MOSFET 600一樣，在RIE製作過程中，部分靠近閘極溝槽之側壁的掩膜材料80並未被去除。部分保留下來的掩膜材料80用作為蝕刻掩膜層，用以界定接下來將要被形成的場板溝槽。因此，在蝕刻場板溝槽時，阻止掩膜材料80被蝕刻。

如圖16所示，將在由掩膜所界定的範圍內形成場板溝槽703，其中，掩膜包括掩膜材料80。在用導電材料來填充閘極溝槽704以形成電晶體的閘極極之前，將先形成場板溝槽703。透過蝕刻穿過閘極電介質81並實質進入N-外延層702內，進而形成場板溝槽703。有利地是，場板溝槽703的橫向尺寸和位置係自對準於閘極溝槽704。換句話說，場板溝槽703的位置不是由另一個微影步驟所決定的，而是由RIE製程後保留下來的掩膜材料80的寬度所決定的。也就是說，不再需要依賴精密地對準掩膜製程來確定場板溝槽703的位置。

形成場板溝槽703的刻蝕刻製程具有高度選擇性。蝕刻N-外延層702的矽速度遠快於蝕刻掩膜材料80和閘極溝槽掩膜材料97。結合N-外延層的厚度和摻雜來選擇場板溝槽703的深度，以提供所想要的關斷狀態特性。場板溝槽越深則裝置性能越好(例如，可減小漂移區電阻和保護閘極區)，但代價是製作程序更為複雜(蝕刻和填充深溝槽很困難)。在一個實施例中，場板溝槽703的深度範圍為兩倍之閘極溝槽704的深度到略大於N-外延層702的厚度幾微米(也就是說，延伸進N+基板701中)之間。在一個實施例中，場板溝槽703的深度至少是1/2 N-外延層702的厚度。

繼續參見圖16，在去除掩膜材料80之前，將在場板溝槽703中形成場板電介質84。掩膜材料80可防止在閘極溝槽中形成場板電介質84。場板電介質84可包括任何合適的電介質材料。在一些實施例中，熱生長氧化物、沉積氧化物(比如，低壓化學氣相沉積(LPCVD TEOS))或這些層的組合均可被使用來形成場板電介質84。場板電介質84的厚度取決於其可支持之所想要的汲極-源極操作電壓。在一個實施例中，擊穿電壓為100V的裝置，其場板電介質的厚度為0.2至1.0μm。

在圖17中，形成場板電介質84後將去除掩膜材料80，同時還將去除閘極電介質81和/或選擇性的閘極溝槽掩膜材料97。如果去除閘極電介質81，將再生長一層新的閘極電介質層。隨後將採用相同的沉積製程步驟，同時向上述結構的場板溝槽和閘極溝槽填充導電材料83。導電材料83可包括任何合適的導電材料，比如經摻雜之多晶矽、矽化物或金屬。在一個較佳實施例中，可選經摻雜之多晶矽作為導電材料83。

在圖18中，接著將採用RIE製程來蝕刻圖17所示的結構。在RIE製程中，部分靠近閘極溝槽之側壁的經摻雜之導電材料83並未被蝕刻，在閘極溝槽中保留的這部分經摻雜之導電材料83將用作為閘極91，在場板溝槽中保留的部分之經摻雜之導電材料83將用作為場板93。因此，在圖18所示的實例中，在單一個蝕刻步驟中將同時形成閘極91和場板93。

接著圖18所述，在圖19中，還包括其他幾個步驟以形成功率MOSFET 700。這些步驟包括包含形成主體區86、形成主體接觸區76和形成N+源極區85。可透過習知的掩膜和離子注入技術來形成這些區。在一些實施例中，也可能在一些製程之前(例如，在形成閘極溝槽和場板溝槽之前)形成一個或多個這些區。

電介質層94使閘極91和場板93互相電絕緣，且使閘極91和場板73與源極電極87電絕緣。採用習知的技術來沉積電介質層94，電介質層94包括任何合適的電介質材料，比如氮化矽和/或二氧化矽。在如圖19所示的實例中，閘極91在鄰近的場板溝槽93和場板電介質84的外側並橫向地延伸。汲極電極92係電連接至汲極極，閘極金屬線互連在一起(未示出)並電連接至閘極91。使用習知的技術，在頂面上沉積並圖案化一種或多種金屬化層(例如，鋁、銅、矽化物等)，進而形成源極電極87和閘極電極(未示出)。同時在金屬化層之頂面上將沉積並圖案化一層鈍化層(未示出)用以保護金屬化層。N+基板701的背面將被減薄，並被沉積一層金屬化層進而形成汲極電極92。

在如圖19所示的實施例中，閘極電介質81將閘極91的底部和漂移區垂直地隔開，在這個實施例中，漂移區包括在N+基板701的頂面和主體區86或閘極91的底面之間的部分N-外延層702。閘極91在鄰近的場板溝槽93和場板電介質84的外側並橫向地延伸。對於給定的擊穿電壓，場板電介質84的厚度係大於閘極電介質81的厚度，場板電介質84之沿著場板溝槽之側壁的厚度實質上係一致的。

功率MOSFET 700的特性和如圖1所示的功率MOSFET 100類似，包含摻雜分佈輪廓和操作。比如，和功率MOSFET 100一樣，當功率MOSFET 700係處於關斷狀態時，場板93允許漂移區的電容性空乏。

和功率MOSFET 600一樣，功率MOSFET 700的場板93被埋在裝置基板中。與功率MOSFET 100的場板相比，場板93較不易接近。製作功率MOSFET 700時只需單一個導電材料沉積步驟(見圖17)，而不需要CMP製程步驟。功率MOSFET 700的一個顯著特點是可採用電介質掩膜自對準製程來形成場板溝槽，有利於在製作過程中可省略一個關鍵的微影步驟。

以上為本發明所揭示之具有被電容性空乏之漂移區的改進型溝槽閘極型MOSFET。雖然上面詳細的描述了本發明之具體的實施例，並指明了最佳方案，但是不論先前描述的多麼詳細，本發明仍有許多其他的實施方式。因此，本發明旨在包括所有落入本發明和所述申請專利範圍之範疇及主旨內的替代例、改進例和變化例等。

40．．．N+源極區

41．．．主體區

42．．．汲極電極

43．．．源極電極

44．．．層間電介質層

51．．．閘極

52．．．閘極電介質

53．．．場板

54．．．場板電介質

60．．．主體接觸區

61．．．氮化矽

62．．．絕緣墊

63．．．導電材料

64．．．電介質層

65．．．N+源極區

66．．．主體區

67．．．閘極電介質

68．．．源極電極

71．．．閘極

72．．．汲極電極

73．．．場板

74．．．場板電介質

75．．．主體接觸區

76．．．主體接觸區

80．．．掩膜

81．．．閘極電介質層

83．．．導電材料

84．．．場板電介質

85．．．N+源極區

86．．．主體區

90．．．掩膜

91．．．閘極

92．．．汲極電極

93．．．場板溝槽

94．．．電介質層

97．．．掩膜材料

100．．．功率MOSFET

101．．．N+矽基板

102．．．N-外延層

110．．．頂面

111．．．底面

202．．．閘極溝槽

301．．．掩膜

302．．．場板

600．．．功率MOSFET

601．．．N+基板

602．．．N-外延層

603．．．場板溝槽

604．．．閘極溝槽

700．．．功率MOSFET

701．．．N+基板

702．．．N-外延層

703．．．場板溝槽

704．．．閘極溝槽

附圖作為說明書的一部分，對本發明的實施例進行說明，並與實施例一起對本發明的原理進行解釋。為了更好地理解本發明，將根據以下附圖而對本發明進行詳細描述。

圖1所示為根據本發明的實施例，一個可被電容性空乏之漂移區的溝槽閘極型MOSFET的示意圖。

圖2、圖3、圖4和圖5所示為根據本發明的實施例，製作一個可被電容性空乏之漂移區的溝槽閘極型MOSFET的剖面圖。

圖6、圖7、圖8、圖9、圖10、圖11和圖12所示為根據本發明的實施例，製造另一個可被電容性空乏之漂移區的溝槽閘極型MOSFET的剖面圖。

圖13、圖14、圖15、圖16、圖17、圖18和圖19所示為根據本發明的實施例，製造又一個可被電容性空乏之漂移區的溝槽閘極型MOSFET的剖面圖。

在不同的附圖中，相同的參數符號代表相同的裝置，同時應瞭解，這些附圖並不是完全按比例來予以繪製的。