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CN103887173A - 利用耗尽p-屏蔽的低输出电容的高频开关mosfet - Google Patents

利用耗尽p-屏蔽的低输出电容的高频开关mosfet Download PDF

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CN103887173A CN201310675734.5A CN201310675734A CN103887173A CN 103887173 A CN103887173 A CN 103887173A CN 201310675734 A CN201310675734 A CN 201310675734A CN 103887173 A CN103887173 A CN 103887173A
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雷燮光
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Abstract

本发明的各个方面提出了一种带有自对准源极接触的基于高密度沟槽的功率MOSFET，以及这类器件的制备方法。源极接触与垫片自对准，有源器件具有二阶栅极氧化物。栅极氧化物底部的厚度大于顶部的厚度。MOSFET在衬底底部还含有一个耗尽屏蔽区。配置耗尽屏蔽区是为了在高漏极偏压下使屏蔽区基本耗尽。要强调的是，本摘要必须使研究人员或其他读者快速掌握技术说明书的主旨内容，本摘要符合以上要求。应明确，本摘要将不用于解释或局限权利要求书的范围或意图。

Description

利用耗尽P-屏蔽的低输出电容的高频开关MOSFET
发明领域
本发明涉及金属氧化物半导体场效应晶体管（MOSFET），更确切地说是基于高密度沟槽的功率MOSFET。
发明背景
低压功率MOSFET通常用于负载开关器件。在负载开关器件中，要求必须降低器件的导通电阻（Rds）。确切地说，应该是器件的RdsA必须最小，其中RdsA就是器件的导通电阻与器件的有源区面积的乘积。另外，低压功率MOSFET常用于高频直流-直流器件。在这些应用中，通常要求器件的开关速度达到最大。优化开关速度最关键的三个因素为：1）Rds×Qg；2）Rds×Qoss；以及3）Qgd/Qgs之比。首先，Rds和栅极电荷（Qg）的乘积可测试器件传导和开关的共同损耗。Qg为栅漏电荷（Qgd）和栅源电荷（Qgs）之和。在第二个参数中，输出电荷Qoss用于测量当器件接通或断开时，需要充电和放电的电容。最后，使Qgd/Qgs的比值最小，当器件断开时，可以减少由很大的dV/dt导致器件接通的可能性。
如图1A所示，设计基于沟槽的MOSFET的目的之一是降低器件的RdsA。基于沟槽的MOSFET可以除去平面型MOSFET中原有的JFET结构。通过除去JFET，可以降低晶胞间距。然而，基本的基于沟槽的MOSFET在本体区中不具备任何电荷平衡，从而增大了RdsA。而且，栅极氧化物比较薄，在沟槽下方产生很高的电场，致使击穿电压较低。为了承载电压，漂流区中的掺杂浓度必须很低，从而对于带有较薄栅极氧化物的结构来说，增大了RdsA。另外，由于很难进一步减小栅极氧化物的厚度，所以随着晶胞间距持续减小，基于沟槽的MOSFET并非是一个理想的选择。
人们一直试图利用各种方法，解决上述问题。图1B表示Baliga在美国专利号5,998,833中提出的第一种示例——屏蔽栅MOSFET。利用一个连接到源极电势的基于沟槽的屏蔽电极，代替较大的栅极电极，降低了MOSFET的栅漏电容（Cgd），在高频操作时，通过减少栅极放电和充电的电量，提高了开关速度。然而，由于源极电势通过屏蔽电极电容耦合到漏极，因此Baliga提出的MOSFET器件具有很高的输出电容。而且，为了承载闭锁电压，需要很厚的氧化物。最后，为了在同一个沟槽中，制备两个电气性分隔的多晶硅电极，需要进行复杂的工艺。当器件的间距缩至很深的亚微米级别时，制备的复杂性将进一步增大。
最后，Temple在美国专利申请号4,941,026中提出的图1C所示的MOSFET设计图，具有有利于优化器件开关特性的某些特点。Temple提出的器件利用二阶栅极氧化物，在栅极顶部附近具有薄氧化层，在栅极底部具有厚氧化层，以便制成低通道电阻和低漂流电阻的器件。栅极顶部的薄氧化物可以在栅极和本体区之间提供良好的耦合，在薄氧化物附近的沟槽中，产生很强的反转以及低导通电阻。栅极底部较厚的栅极氧化物产生电荷平衡效果，使得漂流区的掺杂浓度增高。漂流区中较高的掺杂浓度降低了它的电阻。
然而，由于图1C所示器件对本体接触区的失准误差高度敏感，并不能轻松地减小它的尺寸。例如，如果器件的间距尺寸降至深亚微米级别（例如0.5-0.6μm），那么接触掩膜的失准就相当于栅极的失准，可能会对器件的性能造成很大的影响。为了形成到本体区良好的欧姆接触，在使用接触掩膜之后，注入欧姆接触区，其中欧姆接触区用导电类型与本体区相同的掺杂物重掺杂。如果接触掩膜中的开口对准得太靠近栅极，也就是说不是准确地位于硅台面结构的中心，那么使用掺杂层注入，形成同本体产生欧姆接触区后，注入的重掺杂物会终止在通道中。如果重掺杂欧姆接触区处于通道中，那么器件的阈值电压和导通电阻将受到影响。而且，如果接触掩膜对准得离栅极过远，那么双极结型晶体管（BJT）的接通将成为一个问题。因为如果接触离沟槽较远的话，本体区的长度及其电阻都会增大。随着本体区电阻的增大，落在本体区的电压也会增大。本体区上较大的压降将更容易地接通寄生BJT，对器件造成损坏。
因此，为了制备深亚微米器件，优化后作为负载开关和高频直流-直流器件，必须使用将接触自对准到栅极的器件和方法，以避免上述不良效果。
正是在这一前提下，提出了本发明的实施例。
发明内容
本发明提供了一种用于制备MOSFET器件的方法，其中，包括：
a)在第一导电类型的半导体衬底顶面上方，制备一个硬掩膜，其中硬掩膜包括第一和第二绝缘层，其中第二绝缘层抵抗刻蚀第一绝缘层的第一次刻蚀工艺，第一绝缘层可以抵抗刻蚀第二绝缘层的第二次刻蚀工艺；
b)通过硬掩膜中的开口，刻蚀半导体衬底，以便在半导体衬底中形成多个沟槽，其中沟槽包括沟槽顶部和沟槽底部；
c)用第一厚度T1的顶部绝缘层内衬沟槽顶部，用第二厚度T2的底部绝缘层内衬沟槽底部，其中T2大于T1；
d)在沟槽中沉积导电材料，形成多个栅极电极；
e)在栅极电极上方制备绝缘栅极盖至少达到硬掩膜第二绝缘层的水平处，其中绝缘栅极盖由可以被第一次刻蚀工艺刻蚀，同时抵抗第二次刻蚀工艺的材料制成；
f)利用第一次刻蚀工艺，除去硬掩膜的第一绝缘层，保留与沟槽对准的绝缘栅极盖，绝缘栅极盖突出至硬掩膜第二绝缘层的上方；
g)在衬底顶部，制备一个本体层，其中本体层为与第一导电类型相反的第二导电类型；
h)制备一个第二导电类型的耗尽屏蔽区，在半导体衬底的深处，至少部分在沟槽底面以下，其中耗尽屏蔽区电连接到本体层；
i)在硬掩膜的第二绝缘层和绝缘栅极盖上方，制备一个绝缘垫片层；
j)在绝缘垫片层上方，制备一个导电或半导体垫片层，并且各向异性地刻蚀导电或半导体垫片层和绝缘垫片层，保留沿着绝缘栅极盖侧壁的那部分导电或绝缘垫片层和绝缘垫片层，作为导电或半导体垫片和绝缘垫片；并且
k)利用导电或半导体垫片作为自对准掩膜，在半导体衬底中形成开口，用于源极接触。
上述的方法，其中，一个或多个耗尽屏蔽区穿过衬底延伸到第一导电类型的漏极区中，漏极区形成在衬底底部。
上述的方法，其中，一个或多个耗尽屏蔽区完全形成在沟槽底面以下。
上述的方法，其中，耗尽屏蔽区和本体层之间的连接建立在器件的一个主平面中。
上述的方法，其中，耗尽屏蔽区和本体层之间的连接建立在器件的二次平面中，其中器件的二次平面和器件的主平面正交。
上述的方法，其中，一部分耗尽屏蔽区未连接到本体层，其中配置一部分衬底，将耗尽屏蔽区未连接到本体层的部分与耗尽屏蔽区连接到本体层的部分隔开，以便将沟槽附近第一导电类型的外延区，连接到衬底底部第一导电类型的漏极区。
上述的方法，其中，耗尽屏蔽区的未连接到本体层的部分继续延伸到主平面中的两个或多个沟槽以下，与外延区连接到漏极区的部分衬底形成正交的超级结结构。
上述的方法，其中，制备多个沟槽包括穿过硬掩膜和衬底中的开口刻蚀，
形成沟槽的顶部；沿沟槽顶部的侧壁和底面生长一个顶部绝缘层，并且沿侧壁在顶部绝缘层上制备垫片；将垫片作为掩膜，刻蚀沉积在沟槽顶部底面上的绝缘层，以及沟槽顶部下方的衬底，形成沟槽的底部；沿沟槽底部的侧壁和底面，生长底部绝缘层；并且除去垫片。
上述的方法，其中，制备多个沟槽包括穿过硬掩膜和衬底中的开口刻蚀，形成沟槽的顶部和底部；沿沟槽顶部和底部的侧壁和底面生长一个底部绝缘层；用第一部分导电材料填充沟槽底部；从沟槽顶部除去底部绝缘层；沿沟槽顶部侧壁以及沿沟槽底部中导电材料的顶面，生长顶部绝缘层；利用第二部分导电材料在顶部绝缘层上沿侧壁形成垫片；并且从沟槽底部中导电材料的顶面上刻蚀掉顶部绝缘层。
上述的方法，其中，还包括：在衬底顶部，制备一个第一导电类型的源极区。
上述的方法，其中，在衬底中制备多个沟槽还包括制备一个或多个栅极拾取沟槽，其中在沟槽中沉积导电材料还包括在栅极拾取沟槽中沉积导电材料，以形成栅极拾取电极。
上述的方法，其中，一个或多个栅极拾取沟槽形成在第二导电类型的掺杂槽中，掺杂槽形成在半导体衬底中。
上述的方法，其中，还包括：在通过硬掩膜的第一层上方沉积一层导电材料，并且利用ESD掩膜和ESD刻蚀工艺，除去硬掩膜的第一层之前，先在硬掩膜的第一层上方，制备一个静电放电（ESD）保护电极。
上述的方法，其中，还包括在除去硬掩膜的第二层之前，先氧化ESD保护电极的表面。
上述的方法，还包括：配置一个或多个肖特基接触结构，以终止器件，其中制备肖特基接触结构还包括制备一个或多个本体钳位（BCL）结构。
上述的方法，其中，还包括：在半导体衬底中的开口附近，制备一个欧姆接触区，用于源极接触，其中欧姆接触区具有高浓度的第二导电类型掺杂物。
本发明还提供了一种MOSFET器件，其中，包括：
一个第一导电类型的半导体衬底，其中衬底包括一个轻掺杂的外延区，在衬底顶部；
一个第二导电类型的本体区，形成在半导体衬底顶部，其中第二导电类型与第一导电类型相反；
半导体衬底和本体区构成的多个有源器件结构，其中每个有源器件结构都含有一个与栅极氧化物绝缘的栅极电极，其中栅极氧化物顶部的厚度为T1，栅极氧化物底部的厚度为T2，其中T2大于T1；一个第二导电类型的耗尽屏蔽区形成在半导体衬底中，在半导体衬底的深处，至少部分在沟槽底面以下，其中耗尽屏蔽区电连接到本体层；一个绝缘栅极盖形成在每个栅极电极上方，其中绝缘垫片形成在绝缘栅极盖的侧壁上，导电或半导体垫片形成在绝缘垫片的裸露侧壁上，绝缘层在本体区的顶面上；一个导电源极金属层形成在绝缘层上方；一个或多个电连接，将源极金属层与一个或多个源极区连接起来，其中绝缘垫片将一个或多个电连接与绝缘栅极盖分开。
上述的方法，其中，耗尽屏蔽区中的一个或多个耗尽屏蔽区穿过衬底延伸到衬底底部第一导电类型的漏极区。
上述的方法，其中，一个或多个耗尽屏蔽区全部形成在沟槽的底面以下。
上述的方法，其中，耗尽屏蔽区和本体层之间的连接在器件的主平面中。
上述的方法，其中，耗尽屏蔽区和本体层之间的连接在器件的二次平面中，其中器件的二次平面与器件的主平面正交。
上述的方法，其中，一部分耗尽屏蔽区未连接本体层，其中配置一部分衬底，将耗尽屏蔽区未连接本体层的部分与耗尽屏蔽区的连接本体层的部分隔开，以便将沟槽附近第一导电类型的外延区，连接到衬底底部第一导电类型的漏极区。
上述的方法，其中，耗尽屏蔽区的未连接本体层的部分继续延伸到主平面中的两个或多个沟槽以下，与将外延区连接到漏极区的部分衬底形成正交超级结结构。
上述的MOSFET器件，其中，导电或半导体垫片为多晶硅垫片，其中用第一导电类型的掺杂物掺杂多晶硅垫片。
上述的MOSFET器件，其中，还包括：多个第一导电类型的源极区，形成在多个沟槽附近的半导体衬底顶部。
上述的MOSFET器件，其中，还包括一个或多个静电放电（ESD）保护结构。
上述的MOSFET器件，其中，还包括一个或多个栅极拾取沟槽。
上述的MOSFET器件，其中，还包括一个肖特基接触结构，其中肖特基接触结构还包括一个本体钳位结构。
附图的简要说明
图1A-1C表示原有技术的MOSFET器件。
图2A-2C表示依据本发明的各个方面，用于解释MOSFET器件电学性能的图表及图形。
图3A-1到3F表示依据本发明的各个方面，多种MOSFET器件的剖面图。
图4表示依据本发明的各个方面，MOSFET器件架空布局的模式。
图5A-5J表示依据本发明的各个方面，MOSFET器件制备方法的剖面图。
图6A-6E表示依据本发明的各个方面，二阶氧化物的可选制备方法的剖面图。
典型实施例的说明
尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的技术人员应明确以下细节的各种变化和修正都属于本发明的范围。因此，提出以下本发明的典型实施例，并没有使所声明的方面损失任何普遍性，也没有提出任何局限。在下文中，N型器件用于解释说明。利用相同的工艺，相反的导电类型，就可以制备P型器件。
依据本发明的各个方面，可以通过自对准的源极接触，制备基于高密度沟槽的功率MOSFET。源极接触与导电或半导体垫片自对准。垫片沿栅极盖的侧壁形成。另外，有源器件具有二阶栅极氧化物，其中栅极氧化物的底部厚度为T2，栅极氧化物的顶部厚度为T1，T2大于T1。二阶栅极氧化物与自对准源极接触相结合，用于制备尺寸可大幅缩减的器件，有源器件间距在深亚微米级别，例如0.5-0.6微米。
本发明的其他方面提出了一种类似的器件，这种器件在硅外延部分中没有源极区。依据本发明的这一方面，半导体垫片，例如N+-掺杂多晶硅垫片，也可以作为源极区，因此可以不必在衬底中添加源极区。本发明的其他方面提出了一种类似的器件，通过将掺杂物从掺杂多晶硅垫片扩散到器件的硅外延部分中，所形成的器件源极区形成在器件的硅外延部分中。
二阶栅极氧化物使得栅极氧化物374的底部承载绝大部分的电压，从而减少外延层307必须承载的电压。图2A表示有源器件的剖面图，显示出电场强度，其中阴影越暗表示电场强度越大。如图中沿沟槽底部的深色阴影所示，栅极氧化物374的底部承载了电场的绝大部分。图2B表示器件300闭锁的电压与衬底中深度的关系图。器件300在0.5微米左右的深度上开始闭锁电压。该深度与栅极氧化物374的底部开始厚度为T2处的深度是一致的。在沟槽底部和氧化物374附近（约1.0微米），器件总共闭锁了18V左右，大幅减少了外延层307的电压闭锁负担。因此，可以增大外延漂流层307的掺杂浓度，以降低器件的RdsA。外延层307掺杂浓度的增大，以及较小的晶胞间距导致较低的通道电阻，使得当该器件承载与图1A所示相同的电压时，与原有技术基于沟槽的MOSFET相比，RdsA下降约90%或更多，当该器件承载与图1B所示相同的电压时，与原有技术的分裂栅极MOSFET相比，RdsA下降约37%或更多。
器件的RdsA会因积累区391的位置进一步降低。如图2C所示，当栅极接通时，一个很窄的积累区391形成在沟槽侧壁附近的外延层307顶部。作为示例，积累区391的宽度约为300-400?。沿积累区的电荷载流子浓度降低了外延层307顶部的电阻。此外，由于积累区391很薄，只要晶胞间距大于积累区391的宽度，那么减小晶胞间距就不会影响电阻。参见图1B，上述分裂栅极MOSFET器件并不具备这种特性。在分裂栅极MOSFET器件中，沟槽底部的导体保持在源极电势，防止沿侧壁附近的狭窄路径形成积累区391。因此，将分裂栅极MOSFET的间距缩减至深亚微米级别并不现实。
由于增加一个耗尽的P-屏蔽区344或屏蔽结构，通过漏极端P-本体层303的连接，使耗尽的P-屏蔽区344电连接到源极金属317，降低了器件的栅漏耦合，从而改善了器件的开关速度。用于降低栅漏耦合的非耗尽结构（例如分裂栅极器件），是以大幅提高器件的输出电容为代价的。然而，使用耗尽的P-屏蔽区344降低栅漏耦合，只会使输出电容小幅增大。这是由于在低漏极偏压下，P-屏蔽区344与栅极电极309的耦合更接近于常用的分裂栅极器件，降低了栅漏耦合，从而产生这种效果。与常用的分裂栅极器件不同，当漏极处于高偏压时，P-屏蔽区344耗尽，从而产生一个N-掺杂外延层307的电荷平衡区。通过增大电介质宽度，完全耗尽的外延层307降低了器件的输出电容。
图3A-1及3A-2表示依据本发明的各个方面，器件结构300的剖面图。右侧3A-2的剖面图表示MOSFET器件300的主平面（Primary plane）视图，左侧的剖面图3A-1表示MOSET器件的二次平面（Secondary plane）视图。主平面和二次平面相互正交，主平面用X-Y平面表示，二次平面用Z-Y平面表示。因此，二次平面使得第三维度的视图隐藏在主平面中。在一些仅作为示范但不构成限制性的实施例中，作为理解主平面、二次平面的途径，本发明提及的主平面可认为是垂直于衬底所在平面且正交于沟槽370长度方向的平面，二次平面可认为是垂直于衬底所在平面且平行于沟槽370长度方向的平面，可参考图4的俯视图。器件结构300位于半导体衬底301上。衬底301可以适当掺杂为N-型或P-型衬底。作为示例，但不作为局限，半导体衬底301可以是N-型衬底。半导体衬底具有一个重掺杂的N+漏极区302。在漏极区302上方的是轻掺杂N-型外延层307。在外延层307顶部，形成一个适当掺杂的P-本体层303。在本体层303顶部，形成一个N+-掺杂源极区304。然而，由于N-型掺杂物的浓度很高，N+-掺杂多晶硅垫片342可以作为源极区，从而可以省去源极区304。
依据本发明的各个方面，器件结构300的有源区包括多个基于沟槽的MOSFET。通过制备穿过P-本体层303或称本体区延伸到外延层307中的沟槽370，形成基于沟槽的MOSFET。每个沟槽都含有顶部371和底部372。厚度为T1的顶部绝缘层373内衬在沟槽顶部371，厚度为T2的底部绝缘层374内衬在沟槽底部372。依据本发明的各个方面，厚度T1小于厚度T2。作为示例，顶部和底部绝缘层可以是氧化物。用适当的材料填充沟槽的剩余部分，构成一个栅极电极309。作为示例，栅极电极309可以用多晶硅制备。虽然图3A-1或3A-2没有表示出来，但是栅极电极309连接到栅极垫，并且维持在栅极电势。每个栅极电极309都通过设置在沟槽上方的绝缘栅极盖308，与源极金属317材料电绝缘。绝缘层355也可以形成在源极区304上方。通过沿栅极盖308的垂直边缘形成一个绝缘垫片341，可以降低栅极电极309短接至源极金属317上的可能性。作为示例，绝缘垫片341可以是氧化物。实际上，如果自对准接触干刻蚀进一步减薄了拐角处的氧化物，导致泄漏增加，那么栅极多晶硅和源极金属之间的薄栅极氧化物就不足以提供绝缘。
一个或多个重掺杂耗尽P-屏蔽区344形成在沟槽370的深度以下。文中所述的沟槽370的深度以下包括在沟槽下方的位置，以及偏离沟槽的位置。另外，P-屏蔽区344的顶部可以延伸到沟槽370底面的上方。P-屏蔽区344所选的掺杂浓度会在漏极偏压达到最大漏源电压的50%时，使P-屏蔽区344完全耗尽。作为示例，但不作为局限，P-屏蔽区344的掺杂浓度范围为5×1015cm-3-5×1016cm-3。P-屏蔽区344向下延伸到接触漏极区302，或者在触及漏极接触302之前就终止。通过P-本体层303的连接，P-屏蔽区344电连接到源极金属317上。在图3A-1中，二次平面的剖面图中可以看到连接。耗尽的P-屏蔽区344在Z-方向上延伸，直到触及P-连接器区345。P-连接器区345是一个用P-型掺杂物掺杂的区域，在P-本体层303和耗尽的P-屏蔽区344之间提供连接。由于P-连接器区345也会在高漏极偏压下基本耗尽，因此可以作为P-屏蔽区的一部分。
依据本发明的另一方面，器件结构300’也可以在MOSFET器件300’主平面中的耗尽P-屏蔽区344和P-本体层303之间制成P-连接器区345。图3B表示与图3A-1所示器件300基本类似的结构300’，但是耗尽P-屏蔽区在X-Y平面中具有P-连接器区345，连接P-本体层303和耗尽的P-屏蔽区344。虽然，P-连接器区345在沟槽370之间延伸，但是仍然有部分N-外延层307在沟槽370的侧壁附近。
依据本发明的另一方面，图3C-1和3C-2表示器件300”。器件300”含有一个N-连接区346，将外延层307连接到漏极区302。从主平面上观察的话，器件300”与器件300类似。然而，从二次平面观察的话，可以看到N-连接区346穿过P-屏蔽区344延伸。将外延层307连接到漏极区可防止在器件有源区中产生浮动区，影响开关时Rds.on等器件性能。
依据本发明的另一方面，图3D-1和3D-2表示器件300’”。器件300’”利用正交超级结结构。超级结结构通常包括P-型和N-型掺杂立柱交替形成在器件的外延层中。在MOSFET断开状态时，立柱在较低的电压下完全耗尽，从而保持了较高的击穿电压。如图中主平面所示，P-屏蔽区344在沟槽370下面沿X-方向连续延伸。而且要注意的是，P-屏蔽区344的顶部可以延伸到沟槽370的底面上。N-型和P-型交替立柱形成在Z-方向上。从二次平面上观察，N-连接区346作为超级结器件的N-型掺杂立柱。部分P-屏蔽区通过P-连接器区345连接到P-本体层303。X-Y平面中所示的那部分P-屏蔽区344可以连接到深P-槽或说P深掺杂区361（图中没有表示出）。
参见图3A-2，通过衬底中穿过绝缘层355和源极区304延伸的自对准接触开口389，源极区304电连接到源极金属317。沿绝缘垫片341的裸露侧壁形成在N+-掺杂多晶硅垫片342，使接触开口389自对准。这些垫片作为刻蚀的掩膜层，用于形成接触开口389。N+-掺杂多晶硅垫片342通过增加到源极的接触面积，降低了接触电阻，有利于形成欧姆接触。作为示例，但不作为局限，电连接结构可以通过导电插头357形成。作为示例，但不作为局限，导电插头357可以由钨等导电材料制成。增加一个欧姆接触区343，可以改善导电插头357和P-本体层303之间的欧姆接触。欧姆接触区为重掺杂P-区，形成在自对准接触开口389的裸露表面上。作为示例，通过注入掺杂浓度约为1019cm-3的P-型掺杂物（例如硼），形成欧姆接触区343。
自对准的接触开口389互相离得很近，使得MOSFET器件中有源器件的间距P小于1.0微米。更确切地说，本发明的各个方面提出了允许器件的间距P小于0.6微米。即使当器件的间距尺寸小于1.0微米时，由于接触开口389的自对准消除了对准误差，因此这个间距也是可能的。这样可以确保来自于欧姆接触区343的掺杂物仍然在通道外，从而保持了器件的阈值电压。另外，由于沟槽侧壁和导电插头之间的距离将在这个器件上基本保持恒定，因此接触开口389的自对准有利于精确控制寄生BJT的开启。恒定的间距使得本体区电阻和本体区中的电压降在整个器件上也基本保持恒定。因此，对于每个有源器件来说，使寄生BJT开启的情况有微小的差别。
如图3E所示，器件300还可以含有一个静电放电（ESD）保护结构395。ESD保护结构395可以是形成在双层硬掩膜中第一层356上方的导电材料396。选择性掺杂导电材料396，使其含有N-型和P-型区。绝缘层397形成在导电材料396的顶面上方。
如图3E所示，器件300还可以选择含有一个或多个栅极拾取沟槽370’。 栅极拾取沟槽370’与有源器件沟槽370基本类似。然而，栅极拾取电极322代替电绝缘栅极电极309，穿过栅极拾取沟槽370’上方的栅极盖308的电连接结构320，将栅极拾取电极322电连接到栅极金属324上。作为示例，但不作为局限，电连接结构320可以是钨。栅极拾取沟槽370’可以形成在深掺杂区361中，深掺杂区361的掺杂物导电类型与衬底301相反。作为示例，但不作为局限，如果衬底301为N-型，那么深掺杂区361将掺杂P-型，在这种情况下，有时也称为“P-槽（P-Tub）”。还可选择，如果衬底301为P-型，那么深掺杂区361将掺杂N-型，在这种情况下，有时也称为“N-槽（N-Tub）”。
图3F表示还可以选择为器件300配置一个或多个肖特基接触结构，使电场终止。肖特基接触结构与P- 深掺杂区361相结合，也可以作为本体钳位（Body clamp，简称BCL），用于防止有源器件在高于它们击穿电压的情况下运行。如图3F所示，金属接触结构321或称电连接结构将肖特基金属325电连接到P- 深掺杂区361以外的半导体衬底301。作为示例，接触结构321可以穿过具有第一层356和第二层（第二层可以是前述的绝缘层355）的硬掩膜延伸。作为示例，但不作为局限，第一层可以是氮化层，第二层可以是氧化层。作为示例，但不作为局限，金属接触结构321可以是钨。肖特基金属325可以形成在金属接触321和硬掩膜的第一层356上方，并且与栅极金属324绝缘。另外，栅极金属324和肖特基金属325之间相互电绝缘。肖特基金属325可连接到源极金属。
图4表示器件结构300的布局图。该布局表示栅极电极309和导电插头357交替出现在器件区中。作为源极接触结构的导电插头357垂直于图平面延伸，与源极金属317电接触。栅极滑道319电连接到栅极电极309，连接到栅极拾取电极322。栅极电极、栅极滑道和栅极拾取电极可以由同种材料（例如多晶硅）制成，在一个共同的过程中这种材料形成在相应的沟槽中。作为栅极接触结构的金属接触结构321垂直于图平面延伸，以便与栅极金属324电接触（图中没有表示出）。栅极金属324最初作为与源极金属317部分相同的金属层形成。例如通过常用的掩膜、刻蚀、电介质填充等工艺，栅极金属324与源极金属317和/或肖特基金属325电绝缘。
BCL区位于有源器件区外部，这可以从图4所示肖特基金属325的位置看出。另外，ESD结构395可以形成在有源器件区外部。ESD结构395形成在绝缘层355等绝缘物上方。
本发明的各个方面提出了图3A-1到3F所示器件的制备方法。结合所述的制备方法，图5A-5J表示在制备过程的不同阶段中，器件结构500的剖面图。
图5A表示半导体衬底501。衬底501可以适当掺杂成N-型或P-型衬底。为了解释说明，此处所用的半导体衬底501将是N-型衬底。半导体衬底501包括一个重掺杂漏极接触区502，用于漏极接触，带有一个轻掺杂外延层507或外延区生长在漏极接触区502上方。重掺杂P-槽561形成在外延层507中。利用离子注入或其他任意适当的方法，制备P-槽。作为示例，但不作为局限，P-槽掩膜可以和P-型掺杂物的掩膜注入一起使用。硬掩膜具有一个第一绝缘层556和一个第二绝缘层555，形成在半导体衬底501的顶面上。第二绝缘层555可以抵抗刻蚀第一绝缘层556的第一次刻蚀工艺，第一绝缘层556可以抵抗刻蚀第二绝缘层555的第二次刻蚀工艺。作为示例，但不作为局限，第一绝缘层556可以是氮化层，第二绝缘层555可以是氧化物。作为示例，第一绝缘层556的厚度约为0.2μm至0.5μm，第二绝缘层555的厚度约为50?至250?。
在图5B中，利用沟槽掩膜，穿过硬掩膜的第一和第二绝缘层556、555刻蚀，限定沟槽570的位置。另外，栅极拾取沟槽570’也可以在同一个刻蚀工艺中限定。然后，在图5C中，利用部分沟槽刻蚀，制备沟槽570和570’的顶部571。沟槽571的顶部大约为沟槽570总深度的一半左右。作为示例，但不作为局限，沟槽顶部的深度D1约为0.5μm。通过宽度为WM的台面结构将每个沟槽570与其他沟槽分开。作为示例，宽度WM为0.2μm至0.5μm之间。作为示例，每个沟槽宽度WT为0.2μm至0.5μm之间。
在图5D中，薄衬垫氧化物575和绝缘垫片546内衬在沟槽571的顶部。衬垫氧化物575和绝缘垫片546防止沟槽的顶部571在沟槽底部572的处理过程中生长氧化物。绝缘垫片546还作为一个额外的掩膜层，以缩减沟槽底部572的宽度。作为示例，绝缘垫片546可以是氮化物。形成绝缘垫片546之后，可以通过刻蚀工艺，制备沟槽底部572。作为示例，但不作为局限，沟槽第二部分即底部572的深度D2增加到约0.5μm，致使沟槽570、570’的总深度DT约为1.0μm。
然后，在图5E中，形成底部绝缘层574。作为示例，但不作为局限，通过热氧化，生长氧化物，形成底部绝缘层574。厚度T2的范围通常为400?-1500?。在图5F中，首先除去衬垫氧化物575和绝缘垫片546。然后，生长顶部绝缘层573，如栅极氧化物。厚度T1的范围通常为50?-500?。虽然厚度T1和T2的范围稍有重叠，但是我们要求底部绝缘层574的厚度T2大于顶部绝缘层573的厚度T1。生长顶部绝缘层573之后，用导电材料填充沟槽570和570’，以便在有源器件中形成栅极电极509，在栅极拾取沟槽570’中形成栅极拾取电极522。为了使沟槽内栅极电极509和栅极拾取电极522中形成空隙的可能性降至最低，沟槽的宽度和深度之比应不应超过1:6。作为示例，但不作为局限，用于填充栅极电极509和栅极拾取电极522的导电材料可以是掺杂了N-型掺杂物的多晶硅。一旦填充沟槽570和570’之后，向下刻蚀导电材料，以便与半导体衬底501的顶面基本相平。
在图5G中，形成绝缘栅极盖508。绝缘栅极盖508可以用沉积的氧化物制备，例如但不局限于含有硼酸的硅玻璃（BPSG）或四乙基原硅酸盐（TEOS）。沉积绝缘栅极盖508之后，使其表面与硬掩膜的第一绝缘层556的顶面相平。作为示例，但不作为局限，可以利用化学机械平整化（CMP）进行平整。由于最初刻蚀硬掩膜第一绝缘层556和第二绝缘层555的存在，以形成沟槽掩膜，因此栅极盖508自对准。无需额外的掩膜对准工艺，就可以改善栅极盖508的对准。另外，栅极盖508的自对准为自对准的源极接触提供了基础。因此，准确地对准栅极盖508是非常关键的。
绝缘栅极盖508制成之后，通过掩膜和第一刻蚀工艺，在器件500的有源区中除去硬掩膜的第一绝缘层556。第一次刻蚀工艺选择性地除去硬掩膜的第一层556，对硬掩膜的第二绝缘层555基本不会造成影响。作为示例，如果硬掩膜的第一绝缘层556为氮化物，硬掩膜第二绝缘层555为氧化物，那么热磷酸湿法腐蚀就会优先除去氮化物，而保留氧化物。
一旦除去了硬掩膜第一绝缘层556，则在外延层507中形成耗尽P-屏蔽区544和P-连接器区545，譬如图5H”-1所示。在700KeV和1000KeV的注入能量下，通过离子注入系统，将P-型掺杂物注入到外延层中。当P-屏蔽区544需要延伸到沟槽570下方时，例如当制备类似于图3D-1和3D-2所示的正交超级结器件300’”时，可以在底部或顶部绝缘层574、573内衬沟槽之前，通过沟槽570的底部，注入P-型掺杂物。依据本发明的一个可选方面，P-屏蔽区544和P-连接器区545可以生长成为外延层507的一部分。依据本发明的这一方面，当制备外延层507时，可以生长外延层507的底部作为P-型外延层。然后，在需要N-型的底部外延层区域中注入N-型掺杂物，以便形成N-连接区576，譬如图5H”-2所示。如果有必要，还可以穿过沟槽底部，注入N-型掺杂物，从而在沟槽570下面，形成N-型外延层507。
除去了第一硬掩膜层556，则在外延层507的顶部注入P-本体层503和N+-源极区504。注入P-本体层503和N+-源极区504可以发生在注入P-屏蔽区544之前、之后或之中。然后，沿栅极盖508的侧壁形成绝缘垫片541，以避免在栅极电极509和源极金属517之间发生短路。在器件的裸露表面上沉积一个绝缘层，然后通过各向异性刻蚀工艺刻蚀掉绝缘层，形成绝缘垫片541。各向异性刻蚀会留下沿栅极盖508侧壁的那部分绝缘层，作为绝缘垫片541。作为示例，但不作为局限，各向异性刻蚀工艺可以是反应离子刻蚀（RIE）。绝缘垫片541应足够厚，以承载满栅极额定电压。作为示例，垫片厚度约为500?至1500?。
氧化之后，沿硬掩膜第二层555的顶面，在绝缘垫片541的裸露表面上以及栅极盖508的顶面上，沉积一个多晶硅层。用高浓度的N-型掺杂物，掺杂多晶硅层。然后，利用各向异性刻蚀除去多晶硅层，仅保留多晶硅垫片542，绝缘垫片541将多晶硅垫片542与栅极盖508的侧壁分隔开。作为示例，但不作为局限，各向异性刻蚀工艺可以是反应离子刻蚀（RIE）。穿过硬掩膜第二层555，也进行各向异性刻蚀工艺。此外，利用多晶硅垫片542，通过扩散工艺代替上述注入工艺，形成源极区504。将N-型掺杂物从多晶硅垫片542，扩散到垫片542下方的外延层507顶部，形成源极区504。
外延层507的顶部裸露出来之后，穿过外延层，再一次利用各向异性刻蚀工艺，使带有自对准接触开口547的P-本体层503裸露出来。多晶硅垫片542保护下面的源极区504，从而使源极区504在整个器件500上保持尺寸一致。为了提供更好的源极金属517欧姆接触，可以在自对准的接触开口547的表面中注入高浓度的P-型掺杂物，以便形成欧姆接触区543。作为示例，可以利用硼表面注入，形成欧姆接触区543。
依据本发明的其他方面，器件500还可以具有ESD结构595。图5H’表示在从有源区中除去硬掩膜第一绝缘层556之前，形成ESD结构595。作为示例，可以通过在器件500的顶面上方首先沉积一个未掺杂的多晶硅层，制备ESD结构。然后利用第一个ESD掩膜，将N-型掺杂物选择性地掺杂到多晶硅区域，成为ESD二极管596。可以在P-本体注入时注入ESD二极管596的P-型部分。然后，利用第二个ESD掩膜，选择性地除去多晶硅层，以便形成ESD二极管596。在ESD二极管596上方生长一个绝缘层597，在后续的处理工艺中提供保护。此后，依据图5H所示的工艺，处理器件500。
回到器件500，按照标准的接触形成工艺继续进行。在图5I中，在器件的顶面上沉积一个光致抗蚀剂层516。利用栅极接触掩膜，穿过栅极拾取电极522上方的栅极盖508，形成一个开口。另外，栅极接触掩膜所提供的开口，使得第一和第二硬掩膜层556、555在非有源区中可以被刻蚀穿透，形成肖特基结构的接触结构520。在图5J中，除去光致抗蚀剂层，制备器件500，用于金属化。源极接触结构557或称导电插头形成在自对准接触开口547中。作为示例，但不作为局限，源极接触结构可以是钨。还可以制备接触结构520，栅极拾取电极522上方的绝缘栅极盖508中的开口内的接触结构520（或称电连接结构）将栅极拾取电极522连接到栅极金属524，并且第一和第二绝缘层556、555在器件的非有源区被刻蚀形成的开口内的接触结构520将肖特基金属525连接到衬底501。作为示例，接触结构520可以由钨制成。最终，在器件的顶面上沉积一个金属层。然后利用金属掩膜刻蚀金属层，形成源极金属517，栅极拾取金属524以及肖特基金属525，并将肖特基金属525连接到源极金属517。
本发明的各个方面还提出了一个制备二阶沟槽氧化层的额外工艺。首先，在图6A中，利用刻蚀工艺，穿过硬掩膜，在衬底601中形成沟槽670、670’，硬掩膜具有第一绝缘层656和第二绝缘层655形成在半导体衬底601的顶面上。衬底601含有一个重掺杂N+漏极区602和外延层607。沟槽770和沟槽770’基本类似。沟槽770可以用作有源MOSFET结构，位于器件700的有源区中。沟槽770’可用作栅极拾取结构，位于器件的非有源区中。如图所示，沟槽770’形成在P-槽761中。所形成的沟槽670、670’深度为DT，宽度为WT。作为示例，深度DT约为1.0微米，宽度WT约在0.2μm至0.5μm之间。沟槽通过一个台面结构相互分隔开，台面结构的宽度WM约为0.2μm-0.5μm。
形成沟槽670、670’之后，如图6B所示，沿沟槽壁和沟槽底面，形成一个绝缘层674。绝缘层674的厚度为T2。作为示例，但不作为局限，厚度T2约为400?至1500?。然后，用导电材料的第一部分6091填充沟槽670、670’。向下回刻导电材料6091，使它仅填充沟槽的底部672。
在图6C中，刻蚀掉沟槽顶部671的绝缘层674。导电材料的第一部分6091保护沟槽底部672的绝缘层674不受刻蚀影响。然后，在沟槽的顶部671侧壁上生长顶部绝缘层673。顶部绝缘层673的厚度为T1。作为示例，但不作为局限，厚度T1约为50?至500?。另外，要注意的是，虽然厚度T1和T2的范围稍有重叠，但是我们要求T2仍然应大于T1。在生长顶部绝缘层673时，还可以在导电材料的第一部分6091顶面上方，形成一个绝缘层673’。导电材料609两部分之间的绝缘层673’将使栅极电极的底部不处于栅极电势。然而，仅刻蚀掉不需要的绝缘层673’会对顶部绝缘层673造成损坏。
因此，在图6D中，用导电材料第二部分6092填充沟槽670。然后，利用各向异性刻蚀工艺，除去导电材料的第二部分6092，仅仅保留侧壁垫片，保护顶部绝缘层673不受后续刻蚀工艺的影响。然后，通过适当的刻蚀工艺，除去不需要的绝缘层673’。除去后，用导电材料的第三部分6093填充沟槽770的剩余部分，如图6E所示。此后的处理工艺按照器件500的工艺进行。
尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包括意义及功能的限制。

Claims (28)

1.一种用于制备MOSFET器件的方法，其特征在于，包括：
a)在第一导电类型的半导体衬底顶面上方，制备一个硬掩膜，其中硬掩膜包括第一和第二绝缘层，其中第二绝缘层抵抗刻蚀第一绝缘层的第一次刻蚀工艺，第一绝缘层可以抵抗刻蚀第二绝缘层的第二次刻蚀工艺；
b)通过硬掩膜中的开口，刻蚀半导体衬底，以便在半导体衬底中形成多个沟槽，其中沟槽包括沟槽顶部和沟槽底部；
c)用第一厚度T1的顶部绝缘层内衬沟槽顶部，用第二厚度T2的底部绝缘层内衬沟槽底部，其中T2大于T1；
d)在沟槽中沉积导电材料，形成多个栅极电极；
e)在栅极电极上方制备绝缘栅极盖至少达到硬掩膜第二绝缘层的水平处，其中绝缘栅极盖由可以被第一次刻蚀工艺刻蚀，同时抵抗第二次刻蚀工艺的材料制成；
f)利用第一次刻蚀工艺，除去硬掩膜的第一绝缘层，保留与沟槽对准的绝缘栅极盖，绝缘栅极盖突出至硬掩膜第二绝缘层的上方；
g)在衬底顶部，制备一个本体层，其中本体层为与第一导电类型相反的第二导电类型；
h)制备一个第二导电类型的耗尽屏蔽区，在半导体衬底的深处，至少部分在沟槽底面以下，其中耗尽屏蔽区电连接到本体层；
i)在硬掩膜的第二绝缘层和绝缘栅极盖上方，制备一个绝缘垫片层；
j)在绝缘垫片层上方，制备一个导电或半导体垫片层，并且各向异性地刻蚀导电或半导体垫片层和绝缘垫片层，保留沿着绝缘栅极盖侧壁的那部分导电或绝缘垫片层和绝缘垫片层，作为导电或半导体垫片和绝缘垫片；并且
k)利用导电或半导体垫片作为自对准掩膜，在半导体衬底中形成开口，用于源极接触。
2.权利要求1所述的方法，其特征在于，一个或多个耗尽屏蔽区穿过衬底延伸到第一导电类型的漏极区中，漏极区形成在衬底底部。
3.权利要求1所述的方法，其特征在于，一个或多个耗尽屏蔽区完全形成在沟槽底面以下。
4.权利要求1所述的方法，其特征在于，耗尽屏蔽区和本体层之间的连接建立在器件的一个主平面中。
5.权利要求1所述的方法，其特征在于，耗尽屏蔽区和本体层之间的连接建立在器件的二次平面中，其中器件的二次平面和器件的主平面正交。
6.权利要求5所述的方法，其特征在于，一部分耗尽屏蔽区未连接到本体层，其中配置一部分衬底，将耗尽屏蔽区未连接到本体层的部分与耗尽屏蔽区连接到本体层的部分隔开，以便将沟槽附近第一导电类型的外延区，连接到衬底底部第一导电类型的漏极区。
7.权利要求6所述的方法，其特征在于，耗尽屏蔽区的未连接到本体层的部分继续延伸到主平面中的两个或多个沟槽以下，与外延区连接到漏极区的部分衬底形成正交的超级结结构。
8.权利要求1所述的方法，其特征在于，制备多个沟槽包括穿过硬掩膜和衬底中的开口刻蚀，
形成沟槽的顶部；沿沟槽顶部的侧壁和底面生长一个顶部绝缘层，并且沿侧壁在顶部绝缘层上制备垫片；将垫片作为掩膜，刻蚀沉积在沟槽顶部底面上的绝缘层，以及沟槽顶部下方的衬底，形成沟槽的底部；沿沟槽底部的侧壁和底面，生长底部绝缘层；并且除去垫片。
9.权利要求1所述的方法，其特征在于，制备多个沟槽包括穿过硬掩膜和衬底中的开口刻蚀，形成沟槽的顶部和底部；沿沟槽顶部和底部的侧壁和底面生长一个底部绝缘层；用第一部分导电材料填充沟槽底部；从沟槽顶部除去底部绝缘层；沿沟槽顶部侧壁以及沿沟槽底部中导电材料的顶面，生长顶部绝缘层；利用第二部分导电材料在顶部绝缘层上沿侧壁形成垫片；并且从沟槽底部中导电材料的顶面上刻蚀掉顶部绝缘层。
10.权利要求1所述的方法，其特征在于，还包括：在衬底顶部，制备一个第一导电类型的源极区。
11.权利要求1所述的方法，其特征在于，在衬底中制备多个沟槽还包括制备一个或多个栅极拾取沟槽，其中在沟槽中沉积导电材料还包括在栅极拾取沟槽中沉积导电材料，以形成栅极拾取电极。
12.权利要求11所述的方法，其特征在于，一个或多个栅极拾取沟槽形成在第二导电类型的掺杂槽中，掺杂槽形成在半导体衬底中。
13.权利要求1所述的方法，其特征在于，还包括：在通过硬掩膜的第一层上方沉积一层导电材料，并且利用ESD掩膜和ESD刻蚀工艺，除去硬掩膜的第一层之前，先在硬掩膜的第一层上方，制备一个静电放电（ESD）保护电极。
14.权利要求13所述的方法，其特征在于，还包括在除去硬掩膜的第二层之前，先氧化ESD保护电极的表面。
15.权利要求1所述的方法，还包括：配置一个或多个肖特基接触结构，以终止器件，其中制备肖特基接触结构还包括制备一个或多个本体钳位（BCL）结构。
16.权利要求1所述的方法，其特征在于，还包括：在半导体衬底中的开口附近，制备一个欧姆接触区，用于源极接触，其中欧姆接触区具有高浓度的第二导电类型掺杂物。
17.一种MOSFET器件，其特征在于，包括：
一个第一导电类型的半导体衬底，其中衬底包括一个轻掺杂的外延区，在衬底顶部；
一个第二导电类型的本体区，形成在半导体衬底顶部，其中第二导电类型与第一导电类型相反；
半导体衬底和本体区构成的多个有源器件结构，其中每个有源器件结构都含有一个与栅极氧化物绝缘的栅极电极，其中栅极氧化物顶部的厚度为T1，栅极氧化物底部的厚度为T2，其中T2大于T1；一个第二导电类型的耗尽屏蔽区形成在半导体衬底中，在半导体衬底的深处，至少部分在沟槽底面以下，其中耗尽屏蔽区电连接到本体层；一个绝缘栅极盖形成在每个栅极电极上方，其中绝缘垫片形成在绝缘栅极盖的侧壁上，导电或半导体垫片形成在绝缘垫片的裸露侧壁上，绝缘层在本体区的顶面上；一个导电源极金属层形成在绝缘层上方；一个或多个电连接，将源极金属层与一个或多个源极区连接起来，其中绝缘垫片将一个或多个电连接与绝缘栅极盖分开。
18.权利要求17所述的方法，其特征在于，耗尽屏蔽区中的一个或多个耗尽屏蔽区穿过衬底延伸到衬底底部第一导电类型的漏极区。
19.权利要求17所述的方法，其特征在于，一个或多个耗尽屏蔽区全部形成在沟槽的底面以下。
20.权利要求17所述的方法，其特征在于，耗尽屏蔽区和本体层之间的连接在器件的主平面中。
21.权利要求17所述的方法，其特征在于，耗尽屏蔽区和本体层之间的连接在器件的二次平面中，其中器件的二次平面与器件的主平面正交。
22.权利要求21所述的方法，其特征在于，一部分耗尽屏蔽区未连接本体层，其中配置一部分衬底，将耗尽屏蔽区未连接本体层的部分与耗尽屏蔽区的连接本体层的部分隔开，以便将沟槽附近第一导电类型的外延区，连接到衬底底部第一导电类型的漏极区。
23.权利要求22所述的方法，其特征在于，耗尽屏蔽区的未连接本体层的部分继续延伸到主平面中的两个或多个沟槽以下，与将外延区连接到漏极区的部分衬底形成正交超级结结构。
24.权利要求17所述的MOSFET器件，其特征在于，导电或半导体垫片为多晶硅垫片，其中用第一导电类型的掺杂物掺杂多晶硅垫片。
25.权利要求24所述的MOSFET器件，其特征在于，还包括：多个第一导电类型的源极区，形成在多个沟槽附近的半导体衬底顶部。
26.权利要求17所述的MOSFET器件，其特征在于，还包括一个或多个静电放电（ESD）保护结构。
27.权利要求17所述的MOSFET器件，其特征在于，还包括一个或多个栅极拾取沟槽。
28.权利要求17所述的MOSFET器件，其特征在于，还包括一个肖特基接触结构，其中肖特基接触结构还包括一个本体钳位结构。
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