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CN111403476B - 沟槽栅mos功率器件及其栅极制作方法 - Google Patents

沟槽栅mos功率器件及其栅极制作方法 Download PDF

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Abstract

本发明提供的一种沟槽栅MOS功率器件及其栅极制作方法，通过两次热氧化工艺在不同的位置处形成了厚薄不同的两种栅极氧化层，薄氧化层的设置使得阀值电压能够满足沟槽栅MOS功率器件的正常工作要求，保证MOS功率器件正常的开关动作，厚氧化层能够降低米勒电容，解决了开关行为难以调控的问题并降低了开关损耗，且厚氧化层耐载流子轰击能力较强，提高了整个器件的长程可靠性。本发明在保证MOS功率器件正常的开关动作的同时，降低了米勒电容，解决了开关行为难以调控的问题并降低了开关损耗，且提高了长程可靠性，不受阀值电压限制。

Description

沟槽栅MOS功率器件及其栅极制作方法
技术领域
本发明属于半导体领域，尤其涉及一种沟槽栅MOS功率器件及其栅极制作方法。
背景技术
常规沟槽栅MOS(Metal Oxide Semiconductor金属氧化物半导体)功率器件的栅极氧化层形成方式为单次热氧。由于阈值电压的限制，热氧化层的厚度通常不能太厚，即栅极氧化层电容COX较大。器件的米勒电容可由下式表达：
栅极氧化层电容COX较大，则米勒电容CMiller较高，以至于开关行为难以调控，开关损耗难以降低。同时，由于沟槽底部通常是高电场区，载流子在输运过程中不断的轰击和注入沟槽底部的栅极氧化层中，从而影响栅极以及整个器件的长程可靠性。常规MOS功率器件的栅极氧化层的结构如图1所示，整个栅极氧化层为单次热氧形成的薄氧化层111，栅极主体由多晶硅12形成，布置在沟槽内，在多晶硅12和集电极13之间等效串联电容COX和CS。
发明内容
为解决现有技术中沟槽栅MOS功率器件的米勒电容较高，导致开关行为难以调控，开关损耗难以降低；载流子轰击栅极氧化层影响栅极以及整个器件的长程可靠性的技术问题，本发明提供一种沟槽栅MOS功率器件及其栅极制作方法，具体方案如下：
一种沟槽栅MOS功率器件的栅极制作方法，包括如下步骤：
步骤S1：形成沟道区和沟槽；
步骤S2：一次氧化，在所述沟槽内形成厚氧化层；
步骤S3：去除不需要的所述厚氧化层；
步骤S4：二次氧化，在所述厚氧化层的上方形成薄氧化层；
步骤S5：形成栅极主体。
进一步的，在所述步骤S3中，以光刻胶为掩膜控制所述厚氧化层的最终刻蚀位置。
进一步的，在所述步骤S2中，在体材料的顶部形成所述厚氧化层；
所述步骤S3包括如下步骤：
步骤S301：在所述沟槽内填满所述光刻胶，在所述厚氧化层的上表面布置所述光刻胶；
步骤S302：对所述光刻胶曝光，并控制所述光刻胶的曝光深度；
步骤S303：去除被曝光的光刻胶；
步骤S304：以剩余的光刻胶为掩膜刻蚀所述厚氧化层；
步骤S305：去除所述沟槽内剩余的光刻胶。
进一步的，在所述步骤S302中，被曝光的光刻胶的底面接近且高于所述沟道区的底面。
进一步的，在所述步骤S1中，还形成有载流子注入区，在所述步骤S302中，被曝光的光刻胶的底面接近且高于所述载流子注入区的底面。
进一步的，在所述步骤S304中，采用过刻蚀的方式对所述厚氧化层进行刻蚀。
进一步的，在所述步骤S304中，通过刻蚀时间控制所述厚氧化层的过刻量。
进一步的，在所述步骤S5中，在所述沟槽内和栅极氧化层的上表面沉积多晶硅，使多晶硅填满沟槽，然后刻蚀多晶硅使多晶硅的上表面低于薄氧化层的上表面。
一种采用如上所述的栅极制作方法制成的沟槽栅MOS功率器件，其特征在于，包括沟道区，所述沟道区对应的栅极氧化层为薄氧化层，所述薄氧化层下方的栅极氧化层为厚氧化层。
进一步的，所述沟道区的下方设置有与所述沟道区紧邻的载流子注入区，所述载流子注入区对应的栅极氧化层为所述薄氧化层。
与现有技术相比，本发明提供的一种沟槽栅MOS功率器件及其栅极制作方法，通过两次热氧化工艺在不同的位置处形成了厚薄不同的两种栅极氧化层，薄氧化层的设置使得阀值电压能够满足沟槽栅MOS功率器件的正常工作要求，保证MOS功率器件正常的开关动作，厚氧化层能够降低米勒电容，解决了开关行为难以调控的问题并降低了开关损耗，且厚氧化层耐载流子轰击能力较强，提高了整个器件的长程可靠性。本发明在保证MOS功率器件正常的开关动作的同时，降低了米勒电容，解决了开关行为难以调控的问题并降低了开关损耗，且提高了长程可靠性，不受阀值电压限制。
附图说明
在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：
图1为现有技术中的IGBT结构示意图；
图2为本发明实施例中的IGBT结构示意图；
图3为本发明实施例中的实施步骤S1后形成的结构示意图；
图4为本发明实施例中一次热氧后形成厚氧化层的结构示意图；
图5为本发明实施例中添加光刻胶后形成的结构示意图；
图6为本发明实施例中对光刻胶进行曝光后的结构示意图；
图7为本发明实施例中去除被曝光的光刻胶后的结构示意图；
图8为本发明实施例中以剩余光刻胶为掩膜对厚氧化层进行刻蚀后的结构示意图；
图9为本发明实施例中去除剩余光刻胶的结构示意图；
图10为图7为本发明实施例中二次氧化在厚氧化层上方形成薄氧化层的结构示意图；
图11为本发明实施例中沉积多晶硅后的结构示意图；
图12为本发明实施例中对多晶硅进行刻蚀以形成栅极主体的结构示意图。
在附图中，相同的部件采用相同的附图标记，附图并未按实际比例绘制。
具体实施方式
下面将结合附图对本发明作进一步的说明。
本发明中的沟道区是指在栅极电压作用下能够形成反型层的阱区；
本发明中的栅极包括栅极主体和栅极氧化层。
本发明中的栅极氧化层的厚、薄是相对概念，厚氧化层的厚度比薄氧化层的厚度要厚。
实施例一：
如图2所示，本实施例提供一种沟槽栅MOS功率器件，以沟槽栅IGBT(InsulatedGate Bipolar Transistor)为例，其包括沟道区，具体的，本实施例中的沟槽栅IGBT的沟道区为P阱区15。通常，为构成完整的沟槽栅IGBT结构，在P阱区15的上方还会设置与发射极电极接触的N+源区(图中未示出)，此为公知常识，不再详细展开论述。
本实施例中，在P阱区15的下方还设置有与P阱区15紧邻的载流子注入区，具体的，本实施例中的载流子注入区为N阱区14，N阱区14在沟槽栅IGBT工作时，可提高载流子的注入水平。P阱区15和N阱区14对应的栅极氧化层与常规沟槽栅MOS功率器件的栅极氧化层一样均为薄氧化层111，因此，常规沟槽栅MOS功率器件的阀值电压能够满足P阱区15和N阱区14的工作需求，使得在栅极电压作用下，P阱区15形成反型层，N阱区14形成耗尽层。在薄氧化层111的下方的栅极氧化层为厚氧化层112，厚氧化层112的设置避开了P阱区15和N阱区14的位置，避免了由于阀值电压的限制而使栅极氧化层不能太厚的问题，同时由米勒电容的计算公式可知，在薄氧化层111的下方即沟槽16的底部设置厚氧化层112降低了米勒电容，从而解决了开关行为难以调控的问题并降低了开关损耗；厚氧化层112耐载流子轰击能力强，提高了整个器件的长程可靠性。
优选的，薄氧化层111的底面低于N阱区14的底面，薄氧化层111的顶面高于P阱区15的顶面，以确保P阱区15和N阱区14均能够完全与薄氧化层111对应。本实施例在沟槽16的两侧对称设置有P阱区15和N阱区14。
如图3-图12所示，本实施例还提供一种沟槽栅IGBT的栅极制作方法，该方法包括以下步骤：
步骤S1：形成作为沟道区的P阱区15和作为载流子注入区的N阱区14，并刻蚀出沟槽16。优选的，可以先形成P阱区15和N阱区14，然后再根据N阱区14的底面的深度刻蚀出沟槽16，沟槽16的底面低于N阱区14的底面。N阱区14的底面的深度d2为1.5μm—5μm，本实施例中优先为2.5μm。刻蚀出的沟槽16的底面的深度d1为2μm—6μm，本实施例优选为3.5μm。本实施例中各深度的起始参考相同。
步骤S2：通过热氧化工艺进行一次氧化，在沟槽16内形成厚氧化层112，还可以在体材料的顶部也形成厚氧化层112，厚氧化层112的厚度为100nm—300nm，优选为200nm。
步骤S3：去除不需要的厚氧化层112。
具体步骤包括：
步骤S301：在沟槽16内填满光刻胶17，在厚氧化层112的上表面布置光刻胶17，厚氧化层112的上表面以上的光刻胶的厚度为0.5μm—2μm，本实施例优选为1μm。
步骤S302：对光刻胶17进行正面曝光，并通过控制曝光参数精确控制光刻胶17的曝光深度，具体如何通过控制曝光参数控制光刻胶17的曝光深度是本领域公知常识，此不再展开。曝光深度是指被曝光的光刻胶171的底面的深度，被曝光的光刻胶171的底面位于N阱区14的底面附近即可，可以比N阱区14的底面略高，可以比N阱区14的底面略低，也可以与N阱区的底面齐平，例如曝光深度2.5μm。被曝光的光刻胶171的底面略高于N阱区14的底面，更有利于采用过刻蚀的方式控制厚氧化层112的最终刻蚀位置，即厚氧化层112的上表面相对于N阱区14的底面的位置，厚氧化层112的上表面所处位置就是薄氧化层111的底面所处位置。
步骤S303：通过显影去除被曝光的光刻胶171。
步骤S304：剩余的光刻胶172未被曝光，以剩余的光刻胶172为掩膜整面湿法刻蚀厚氧化层112，以去除不需要的厚氧化层112。具体地，去除体材料顶部的厚氧化层112及沟槽内上部的厚氧化层112。采用过刻蚀的方式对厚氧化层112进行刻蚀并通过刻蚀时间来控制厚氧化层112的过刻量，过刻蚀即刻蚀厚氧化层112至其上表面与未被曝光的剩余的光刻胶172的上表面齐平后继续对厚氧化层112进行刻蚀，最终使刻蚀出的厚氧化层112的上表面略低于N阱区14的底面，例如厚氧化层112的上表面的深度为2.8μm。
步骤S305：去除沟槽16内剩余的光刻胶172。
在步骤S3完成后，实施步骤S4：二次氧化，在厚氧化层112的上方形成薄氧化层111，薄氧化层的厚度在50nm-150nm，优选为100nm；
步骤S5：在薄氧化层111的上表面及沟槽16内沉积多晶硅12，使多晶硅12填满沟槽，整面刻蚀多晶硅12，使多晶硅12的上表面略低于薄氧化层的上表面，从而形成由多晶硅12构成的栅极主体。
本实施例中形成沟槽栅IGBT的体材料可以是Si、SiC或GaN等中的一种，各阱区在体材料基础上掺杂形成。栅极主体的材料并不限于多晶硅，现有技术中的其它制作栅极主体的材料也可应用到本发明中。
实施例二：
N阱区14只是起到提高载流子注入水平的作用，去除N阱区14并不影响沟槽栅IGBT的基本功能。本实施例提供的一种沟槽栅IGBT不设置载流子注入区，即去除N阱区14。在制作该沟槽栅IGBT器件的栅极时，步骤S1中不再形成N阱区14，沟槽16的底面低于P阱区15的底面；在步骤S302中，被曝光的光刻胶171的底面位于P阱区15的底面附近，可以比P阱区15的底面略高或略低或齐平。在步骤S304中，最终刻蚀出的厚氧化层112的上表面略低于P阱区15的底面。其余与实施例一相同。
上述两个实施例中的沟槽栅IGBT为N沟道，本发明对于P沟道的沟槽栅IGBT以及VDMOS(垂直双扩散金属-氧化物半导体)等任意沟槽栅MOS功率器件均可适用。
其它实施例中，沟道区之上的区域所对应的栅极氧化层可以是薄氧化层，也可以是厚氧化层，本发明对此不做限制。对于沟道区之上的区域对应的栅极氧化层形成了厚氧化层的，可在步骤S4和步骤S5之间增加刻蚀氧化层和多次氧化的步骤。
其它实施例中，可以仅在沟槽的一侧设置沟道区，沟槽的另一侧不设置沟道区，未设置沟道区的一侧的栅极氧化层可以全部为厚氧化层。
虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以对其中部分或者全部技术特征进行等同替换。尤其是，只要不存在逻辑或结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (9)

1.一种沟槽栅MOS功率器件的栅极制作方法，其特征在于，包括如下步骤：
步骤S1：形成沟道区、沟槽和载流子注入区，所述载流子注入区设置在所述沟道区下方且紧邻所述沟道区，所述沟道区与所述载流子注入区的极性相反；
步骤S2：一次氧化，在所述沟槽内形成厚氧化层；
步骤S3：去除不需要的所述厚氧化层；包括如下子步骤：
S301：在所述沟槽内填满光刻胶，在所述厚氧化层的上表面布置所述光刻胶；
S302：对所述光刻胶曝光，并控制所述光刻胶的曝光深度；被曝光的光刻胶的底面接近且高于所述载流子注入区的底面；
S303：去除被曝光的光刻胶；
S304：以剩余的光刻胶为掩膜刻蚀所述厚氧化层；
S305：去除所述沟槽内剩余的光刻胶；
步骤S4：二次氧化，在所述厚氧化层的上方形成薄氧化层；所述薄氧化层的底面低于所述载流子注入区的底面，所述薄氧化层的顶面高于沟道区的顶面；
步骤S5：形成栅极主体。
2.根据权利要求1所述的栅极制作方法，其特征在于，在所述步骤S3中，以光刻胶为掩膜控制所述厚氧化层的最终刻蚀位置。
3.根据权利要求2所述的栅极制作方法，其特征在于，在所述步骤S2中，在栅极主体材料的顶部形成所述厚氧化层。
4.根据权利要求1至3中任一项所述的栅极制作方法，其特征在于，在所述步骤S302中，被曝光的光刻胶的底面接近且高于所述沟道区的底面。
5.根据权利要求1至3中任一项所述的栅极制作方法，其特征在于，在所述步骤S304中，采用过刻蚀的方式对所述厚氧化层进行刻蚀。
6.根据权利要求5中任一项所述的栅极制作方法，其特征在于，在所述步骤S304中，通过刻蚀时间控制所述厚氧化层的过刻量。
7.根据权利要求1至3中任一项所述的栅极制作方法，其特征在于，在所述步骤S5中，在所述沟槽内和栅极氧化层的上表面沉积多晶硅，使多晶硅填满沟槽，然后刻蚀多晶硅使多晶硅的上表面低于薄氧化层的上表面。
8.一种采用权利要求1至7中任一项所述的栅极制作方法制成的沟槽栅MOS功率器件，其特征在于，包括沟道区，所述沟道区对应的栅极氧化层为薄氧化层，所述薄氧化层下方的栅极氧化层为厚氧化层。
9.根据权利要求8所述的沟槽栅MOS功率器件，其特征在于，所述沟道区的下方设置有与所述沟道区紧邻的载流子注入区，所述载流子注入区对应的栅极氧化层为所述薄氧化层。
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