CN103426929B - 半导体器件及其制造方法、集成电路以及超结半导体器件 - Google Patents
半导体器件及其制造方法、集成电路以及超结半导体器件 Download PDFInfo
- Publication number
- CN103426929B CN103426929B CN201310190977.XA CN201310190977A CN103426929B CN 103426929 B CN103426929 B CN 103426929B CN 201310190977 A CN201310190977 A CN 201310190977A CN 103426929 B CN103426929 B CN 103426929B
- Authority
- CN
- China
- Prior art keywords
- region
- semiconductor device
- doped
- trench
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000000034 method Methods 0.000 title abstract description 26
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 210000000746 body region Anatomy 0.000 claims description 39
- 239000011810 insulating material Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- MDBGGTQNNUOQRC-UHFFFAOYSA-N Allidochlor Chemical compound ClCC(=O)N(CC=C)CC=C MDBGGTQNNUOQRC-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/109—Reduced surface field [RESURF] PN junction structures
- H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Electrodes Of Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种半导体器件及其制造方法、集成电路以及超结半导体器件，该半导体器件包括第一导电类型的第一区和第二导电类型的本体区，第一导电类型不同于第二导电类型。本体区设置在半导体衬垫的第一表面的一侧上。半导体器件还包括布置在衬底的第一表面中的多个沟槽，这些沟槽在具有垂直于第一表面的分量的第一方向上延伸。第二导电类型的掺杂部邻近沟槽的侧壁的下部。掺杂部通过接触区电耦接至本体区。半导体器件还包括设置在沟槽的上部中的栅电极。
Description
技术领域
本申请涉及一种半导体器件及制造半导体器件的方法。
背景技术
功率MOSFET(金属氧化物半导体场效应晶体管)是用于切换电源、逆变器装置等的高击穿电压半导体器件的实例。例如，这些MOSFET被构造为在低电阻负载下切换高电压，以具有非常小的切换和传导损耗，并因此在断开时要求小导通电阻(Ron)和高击穿电压。例如，功率MOSFET在断开时应该经得住几十至几百伏特的漏源极电压VDS。作为另一实例，功率MOSFET在大约10V至20V的栅源极电压下以低压降VDS传导可能高达几百安培的非常大的电流。
为了满足不断增加的对小Ron和高击穿电压的要求，期望开发出新概念的半导体器件，例如竖直半导体器件。
发明内容
根据半导体器件的一实施例，所述半导体器件包括半导体衬底，所述半导体衬底包括第一导电类型的第一区和第二导电类型的本体区，所述第一导电类型不同于所述第二导电类型。所述本体区设置在所述半导体衬底的第一表面的一侧上。所述半导体器件还包括布置在所述衬底的第一表面中的多个沟槽，所述沟槽在具有垂直于所述第一表面的分量的第一方向上延伸。所述第二导电类型的掺杂部邻近所述沟槽的侧壁的下部。所述掺杂部通过接触区电耦接至所述本体区。所述半导体器件还包括设置在所述沟槽的上部中的栅电极。
根据制造半导体器件的方法的一实施例，所述方法包括在半导体衬底的第一表面中形成多个沟槽。所述半导体衬底包括第一导电类型的第一区和第二导电类型的本体区，所述第一导电类型不同于所述第二导电类型。所述沟槽形成为在具有垂直于所述第一表面的分量的第一方向上延伸。所述方法还包括邻近所述沟槽的侧壁的下部形成第二导电类型的掺杂部。所述方法还包括使所述掺杂部通过接触区电耦接至所述本体区。所述方法还包括在所述沟槽的上部中形成栅电极。
根据超结半导体器件的一实施例，所述超结半导体器件包括电荷补偿区。所述超结半导体器件还包括半导体衬底，所述半导体衬底包括第一表面和第二表面、邻近所述第一表面的源极区以及邻近所述第二表面的漏极区。所述超结半导体器件还包括位于所述半导体衬底的第一表面中的多个沟槽。所述超结半导体器件还包括位于所述源极区与所述漏极区之间的漂移区(drift zone)。所述超结半导体器件还包括邻近所述沟槽的下部的掺杂部。所述掺杂部和邻接所述掺杂部的所述漂移区的一部分是电荷补偿区的一部分。所述超结半导体器件还包括设置在所述沟槽中的栅电极。
本领域技术人员在阅读了后面的详细描述并在查看了附图之后将认识到附加的特征和优点。
附图说明
包括附图，以提供对本发明的实施例的进一步理解，并且附图并入且构成本申请的一部分。附图例示了本发明的实施例，并与说明书一起用于解释原理。由于参照后面的详细描述本发明的其它实施例和许多预期的优点变得更好理解，因此将容易地意识到它们。附图中的元件不必相对于彼此成比例。相同的附图标记表示对应的相似部件。
图1示出了根据一实施例的竖直半导体器件电路的透视图；
图2a-2d示出了根据一实施例的竖直半导体器件的各视图；
图3a-3c、图4a-4c、图5a-5c、图6a-6c、图7a和7b、图8a-8c、图9a和9b、图10a和10b、图11a和11b、图12a-12c、图13a-13c例示了用于形成竖直半导体器件的步骤；以及
图14示出了例示制造半导体器件的方法的一个实施例的图示。
具体实施方式
在下面的详细描述中将参考附图，这些附图形成本文的一部分并且其中通过例示的方式示出了可在其中实施本发明的特定实施例。在这方面，方向术语，诸如“顶部”、“底部”、“前方”、“后方”、“前面”、“后面”等，参照被描述的图的方向而使用。由于本发明的实施例中的部件可以几种不同的方向定位，因此方向术语用于例示而绝非限制的目的。应该理解的是，在不背离本发明的范围的情况下，可利用其他实施例，并且可作出结构或逻辑改变。因此，下面的详细描述并非以限制的意思提供，本发明的范围由所附权利要求限定。
在下面的描述中使用的术语“衬底”或“半导体衬底”可包括任何具有半导体表面的基于半导体的结构。衬底和结构应被理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和非掺杂半导体、由基底半导体基础支撑的硅的外延层以及其它半导体结构。例如，“衬底”或“半导体衬底”可为单晶材料。半导体不需要是硅基的。半导体还可以是碳化硅、硅锗、锗或砷化镓。
在本公开中，提到了掺杂部，诸如第一或第二导电类型的掺杂部。如应清楚地理解的，术语“第一”和“第二”导电类型可以是指n型或p型掺杂半导体部，反之亦然。这些半导体部可通过通常已知的掺杂方法形成，这些通常已知的掺杂方法使用诸如As、P、S、Sb的掺杂剂作为用于硅材料的n型掺杂剂。用于硅材料的P型掺杂剂的实例包括B、Al或In。
如在本说明书中所采用的，术语“耦接”和/或“电耦接”并非意味着表示元件必须直接耦接在一起，而是在“耦接”或“电耦接”的元件之间可设置中间元件。术语“电连接”旨在描述电连接在一起的元件之间的低电阻电连接。
图1示出了竖直半导体器件的透视图。所述竖直半导体器件可为分立式半导体或集成电路的一部分。如图1中所示，竖直半导体器件包括半导体衬底10，所述半导体衬底包括第一导电类型的第一区70和第二导电类型的本体区60，所述第一导电类型不同于所述第二导电类型。本体区60设置在半导体衬底10的第一表面11(例如前表面)的一侧上。竖直半导体器件还包括布置在衬底10的第一表面11中的多个沟槽20、邻近沟槽20的侧壁的下部的第二导电类型的掺杂部51。掺杂部51通过接触区14电耦接至本体区60。竖直半导体器件还包括设置在沟槽20的上部中的栅电极54。
在本申请的上下文中，术语“沟槽的上部”是指掺杂的本体区60设置在其中的部分。术语“沟槽的下部”对应于邻近沟槽底部的部分。例如，沟槽20的下部可设置在本体区60的底部下方。例如，半导体衬底10的第一区70可为n型掺杂的，邻近沟槽侧壁的掺杂部51可为p型掺杂的。
沟槽20在具有垂直于衬底10的第一表面11的分量的第一方向上延伸。第一方向可相对于半导体衬底10的第一或前表面11在深度方向上延伸。例如，沟槽20可相对于半导体衬底10的第一或前表面11垂直地延伸。沟槽20可布置为在平行于半导体衬底10的第一表面11的第二方向上延伸。第二导电类型的掺杂部51可装衬(line)每个沟槽20的侧壁和底部。换言之，这些掺杂部可与沟槽下部适形地(conformally)形成。例如，竖直半导体器件可为包括电荷补偿区的超结器件，所述电荷补偿区由位于相邻沟槽20的相对侧壁处的掺杂部51和相邻沟槽20之间的漂移区59的一部分形成。漂移区59形成在具有第一导电类型的第一区70中。
源极区16b可邻近衬底10的第一表面11设置。另外，第二导电类型的本体区60邻近栅电极54设置，栅电极54通过栅极绝缘材料53与本体区60绝缘。具有第二导电类型的本体区60的一部分邻近具有第一导电类型的漂移区59设置。晶体管61的通道区15设置在本体区60中。通道区15邻近栅电极54设置，栅电极54通过栅极绝缘材料53与通道区15绝缘。
接触区14可掺杂有所述第二导电类型，并且可与本体区60电耦接。
如以下将在图2中示出的，接触区14可设置在距离衬底的第一表面11一距离处，第二导电类型的接触区14可布置为与掺杂有第一导电类型的漂移区59的一部分交替。接触区14可设置为沿第三方向延伸，该第三方向与沟槽20延伸所沿的第二方向相交。例如，第三方向可垂直于第二方向。另外，接触区14可沿第三方向以条带或条带的一部分延伸。例如，接触区14可在相邻的沟槽20之间延伸。如应容易地理解的，接触区14不需要在相邻的沟槽20之间延伸，而是可以任意方式设置。源极区16b可电耦接至源极金属层55。另外，栅电极54可与栅极金属层56(在图2c中示出)电耦接。由于接触区14的存在，邻近沟槽51的侧壁的第二导电类型的掺杂部电耦接至本体区60。另外，本体区60的一部分邻接漂移区59。因此，当接通时，在通道区15和栅极绝缘材料53之间的边界处形成反型层(inversion layer)。因此，晶体管处于通过漂移区59从源极区16b至漏极区75的导电状态中。在断开的情况下，在超结半导体器件中，具有漂移区59的载体(carrier)和邻近沟槽20的侧壁的下部的掺杂部51的载体的电荷补偿区被耗尽。这允许高击穿电压和低导通电阻Ron之间的改进的交替。由于栅电极54布置在沟槽20的上部中，因此能减少所述器件的单元面积，导致增加封装密度。
根据一实施例，超结半导体器件61包括电荷补偿区。超结半导体器件61包括半导体衬底10，该半导体衬底包括第一表面11(例如前表面)和第二表面12(例如后表面)、邻近第一表面11的源极区16b、邻近第二表面12的漏极区75、位于半导体衬底10的第一表面11中的沟槽20以及邻近沟槽20的下部的掺杂部51。掺杂部51和邻接掺杂部51的漂移区59的一部分形成电荷补偿区。在源极区16b与漏极区75之间形成有漂移区59，邻近通道区15在沟槽20中设置有栅电极54。
图2a至图2d示出了图1中所示的竖直半导体器件的各视图。图2a示出了竖直半导体器件的俯视图。在衬底的一部分上，设置有源极金属层55和栅极金属层56。源极金属层55与栅极金属层56通过绝缘材料23绝缘。图2b示出了在I和I之间截取的竖直半导体器件的横截面图。在图2b中所示的区中，源极金属层55电耦接至源极区16b和本体区60。晶体管61形成为包括源极区16b、形成在通道区15中的通道以及漂移区59的上部。由栅电极54控制的电流流向设置在衬底10的背面处的漏极区75。邻近沟槽20的侧壁的第二导电类型的掺杂部51设置在距离掺杂的本体区60的底部一距离处。漂移区59和通道区15设置在源极区16b和漏极区75之间。栅电极54邻近通道设置在沟槽20中。
图2c示出了在II和II之间截取的横截面图。在该横截面图中，栅极金属层56电耦接至栅电极54。另外，掺杂部51通过接触区14电耦接至本体区60的一部分。因此，在断开晶体管的情况下，漂流区59中的载体可被耗尽。在图2b和图2c中所示的实施例中，源极金属层55设置在I和I之间的区中。另外，栅极金属层56设置在II和II之间，即，设置在接触区14设置在其中的部分中。如应清楚地理解的，栅极金属层56和源极金属层55的位置是任意的并且可改变。
图2d示出了在III和III之间截取的横截面图。该视图的下部示出了在图2b和图2c中示出的掺杂部51。掺杂部51的区电耦接至接触区14，接触区14电耦接至本体区60。作为实例，接触区14的上部可与本体区60重叠，接触区14的下部可与掺杂部51重叠。此外，在图2d的绘图平面之前和之后的横截面图中，本体区60的一部分邻接漂流区59，允许电流从通道区15流动到漂流区59中。如具体所示的，在掺杂部51上方的部分中，接触区14与漂流区59的一部分交替地设置。
将参照图3a至图14例示制造这种半导体器件的方法的实例。在下面的图中，将例示各个加工步骤。如应容易地理解的，这些加工步骤仅作为实例给出。具体地，这些加工步骤可由导致相同或相似结构的其它加工步骤替换。例如，注入步骤作为用于掺杂衬底部的实例而给出。如通常已知的，也可采用可替代的方法，例如，可替代的掺杂方法或者诸如在衬底之上外延地生长对应掺杂层的方法。
初始材料的一实例是具有均匀掺杂的半导体衬底10。可选地，在半导体衬底10的背面上可形成基底掺杂部13。例如，半导体衬底10可为n型掺杂的，基底掺杂部13可具有更高掺杂浓度的n型掺杂剂。如应清楚地理解的，基底掺杂部13可在任意的加工阶段形成。为了方便，基底掺杂部将不在随后的附图中进一步示出。利用具有在第三方向(X方向)上延伸的开口的条带掩模(strip mask)，可限定在其中执行深p型注入以形成接触区14的区。接触区14的深度和浓度取决于半导体器件的其它特性。
图3a示出了所得到的衬底的平面图。如所示的，接触区14在X方向上延伸，与其中没有执行深p型注入步骤的区(n型掺杂区)交替。图3b示出了I和I之间的衬底的横截面图，其中没有形成接触区14。
图3c示出了II和II之间的横截面图，其中已经形成接触区14。
之后，执行浅p型注入步骤，以形成邻近半导体衬底10的第一表面11的本体区60。图4a示出了所得到的结构的平面图。本体区60在半导体器件的整个区域上邻近衬底表面11形成。图4b示出了I和I之间的横截面图。浅p型注入的本体区60形成为与限定半导体衬底10的第一区70的n型掺杂的半导体衬底部接触。图4c示出了在II和II之间，接触区14形成在半导体衬底10的本体区60和n型掺杂的第一区70之间。上面给出的特定工艺顺序得到一结构，在该结构中，如还在图2d中所示，接触区14和n型掺杂的第一区70以交替的顺序布置。为了产生相应的图案，可采用使相应区域图案化和对相应区域进行掺杂的任意顺序的方法，包括例如对各个衬底部的掺杂和反掺杂。
之后，使用另一条带掩模来形成源极注入区。用于限定源极注入区16的掩模在平行于半导体衬底10的第一表面11的第二方向(Y方向)上延伸。通过如通常用于功率器件的掺杂来形成n型掺杂区。图5a示出了所得到的结构的平面图。如所示的，源极注入区16形成为在第二方向上延伸，接触区14在垂直于第二方向的第三方向(X方向)上延伸。
图5b示出了I和I之间的横截面图。如可以看到的，n型源极注入区16邻近半导体衬底的第一表面11形成。图5c示出了如图5a中所示的II和II之间的横截面图。
在下一步骤中，在衬底表面11之上形成具有衬垫氮化层的功能的氮化硅层17。之后，在半导体衬底10中形成沟槽20。沟槽在具有垂直于半导体衬底的第一表面的分量的第一方向上延伸。从而在深度方向上延伸。例如，沟槽可垂直于衬底表面11。另外，沟槽20可形成为在第二方向上延伸。沟槽的深度取决于将获得的击穿电压。作为粗略测量，大约8μm的深度被选择成用于获得100V的击穿电压。因此，对于具有大约600V的击穿电压的器件，通常可使用40μm至50μm的沟槽深度。沟槽20形成为具有设置在接触区14的底部下方的底部。相邻的沟槽之间的间距可为大约0.5μm至20μm。沟槽的宽度被选择为获得该间距。已经意识到，每个沟槽20的宽度越小，沟槽20之间的漂流区越宽，这进一步减小了器件的电阻Ron。具体地，由于漂流区的宽度增加，因此单位面积的掺杂浓度减小，从而载体的迁移率提高，电阻进一步减小。沟槽可通过传统的蚀刻来形成。
图6a示出了所得到的结构的平面图。图6b示出了I和I之间的横截面图，图6c示出了II和II之间的横截面图。由于沟槽20的形成，n型源极注入区16已经被隔离，以形成源极区16b。执行氧化步骤，以在沟槽的侧壁上形成二氧化硅层21。例如，这种氧化可通过高炉工艺来完成，诸如ISSG(原位蒸汽生成)或所谓的Radox方法。之后，可将多晶硅材料22填充在沟槽中。例如，这可通过LPCVD(低压化学气相沉积)方法来完成。在形成多晶硅填充物之后，执行开槽(recessing)步骤，以调整多晶硅填充物22的高度。例如，该步骤可执行为使得多晶硅填充物22的第一表面设置在接触区14的表面之间。
图7a示出了在I和I之间截取的横截面图，图7b示出了在II和II之间截取的横截面图。如可以看见的，多晶硅填充物22的第一表面设置在本体区60的下表面下方且在n型掺杂的衬底区70的第一表面上方。
然后，在二氧化硅层21的表面上沉淀氧化物隔离件23。例如，所述隔离件可通过将TEOS用作起始材料的LPCVD方法形成。之后，执行蚀刻步骤，以移除沟槽20中的仅位于多晶硅材料22上方的二氧化硅层21，然而，根据一实施例，没有移除二氧化硅层21的位于半导体衬底的第一表面11上方的水平部分。另外，也没有移除氧化物隔离件23的竖直部分。
图8a至图8c示出了所得到的结构的各个视图。图8a示出了衬底10的平面图。如可以看见的，沟槽20在衬底10的第一方向上延伸为条带。图8b示出了I和I之间的横截面图，图8c示出了II和II之间的横截面图。二氧化硅隔离件23设置在沟槽20的上侧壁处。多晶硅填充物22设置在沟槽22的下部中。
之后，从沟槽20移除多晶硅填充物22。例如，这可通过传统的湿法化学蚀刻步骤或干法蚀刻步骤来完成。可执行另一蚀刻步骤，以使二氧化硅层21变薄。然后，执行掺杂以形成侧壁掺杂部51。例如，硼可用作掺杂剂。这可通过沉积掺杂材料(例如包含硼的层)来完成。然后，可执行热步骤，以提供p型掺杂的侧壁层51。
图9a和图9b示出了所得到的结构的横截面图。如可以看见的，侧壁掺杂部51形成在沟槽20的其中之前存在多晶硅填充物22的部分处。因此，侧壁掺杂部51的上部延伸到接触区14并且没有到达层15。
之后，用氧化物材料(诸如二氧化硅)填充沟槽20。例如，旋涂玻璃可通过传统的工艺填充在沟槽20中。之后，对氧化层进行回蚀(etch back)，从而将沟槽20内的氧化物填充物52的第一表面设置在掺杂侧壁部51的下侧上方且在接触区14的第一表面下方。
图10a和图10b示出了所得到的结构的实例的横截面图。图10a示出了I和I之间的横截面图，图10b示出了II和II之间的横截面图。如可以看见的，氧化物填充物52的第一表面设置在本体区60的下侧下方且在P型注入的接触区14的第一表面下方。之后，在沟槽20中形成栅电极。首先，将栅极氧化物53设置在沟槽20的侧壁处。例如，这可通过之后是TEOS工艺(正硅酸乙酯)的预氧化步骤来完成。当待施加10V至20V的栅极电压时，栅极氧化层53可具有约50nm至80nm的厚度。然后，将多晶硅材料54填充在沟槽20中，如通常所做的那样。之后，执行聚乙烯凹槽蚀刻(poly recess etching)步骤，如通常所做的那样。图11a和图11b示出了所得到的结构的横截面图。图11a示出了I和I之间的横截面图，图11b示出了II和II之间的横截面图。栅电极54的下侧在本体区60的下表面下方延伸。栅电极54的第一表面设置在源极区16b的下表面上方。
之后，将形成与源极区16b和栅电极54的接触孔。在第一步骤中，沉积二氧化硅层，以覆盖栅电极54的上部。然后，执行平面化步骤，以移除二氧化硅层的上水平部分。结果，没有覆盖氮化硅层的剩余部分。然后，限定源极接触开口24，以使氮化硅层在其中将形成源极区的区域的部分中敞开。此外，形成栅极接触开口25，以接触栅电极54。
图12a示出了所得到的结构在I和I之间的平面图。如可以看见的，在其中截取I和I之间的横截面图的区域内，没有覆盖源极区16b的一部分。图12b示出了II和II之间的横截面图。在其中截取II和II之间的横截面图的区域内，没有覆盖栅电极54，从而在氧化层23中形成栅极接触开口25。
之后，沉积金属层。适合的金属包括常用的金属，诸如铝、铜、钨等。另外，可通过诸如湿法蚀刻或干法蚀刻的已知方法使金属层图案化。
图13a至图13c示出了所得到的结构的实例的视图。如从示出平面图的图13a可以看见的，其中存在源极金属的区域与其中存在栅极金属的区域通过绝缘材料23绝缘。另外，图13b示出了I和I之间的横截面图。由此可见，源极金属55与源极区16b接触。此外，图13c示出了II和II之间的横截面图。栅极金属56与栅电极54接触。
半导体器件可以传统的方式进一步加工。具体地，可执行通常已知的金属沉积工艺，以形成电耦接至漏极区75的电极，所述电极设置在衬底的背面上。
如上所示，包括竖直半导体器件的集成电路可通过简单的工艺制造。由于多个条带掩模的使用，所述方法可进一步简化，使得成本降低。
图14示意性地例示了形成集成电路的方法。
如所示的，制造半导体器件的方法包括在半导体衬底的第一表面中形成多个沟槽a(S2)，所述半导体衬底包括第一导电类型的第一区和第二导电类型的本体区，所述第一导电类型不同于所述第二导电类型，所述沟槽形成为在具有垂直于第一表面的分量的第一方向上延伸。所述方法还包括：邻近沟槽的侧壁的下部形成第二导电类型的掺杂部(S3)；使所述掺杂部通过接触区电耦接至所述本体区(S1)；以及在沟槽的上部中形成栅电极(S4)。根据一实施例，可在形成沟槽之前执行形成接触区(S1)。例如，可通过形成掺杂有第二导电类型的区来形成接触区，其中接触区形成为与掺杂部的邻近沟槽的侧壁的一部分的区接触。如应清楚地理解的，可采用任何加工顺序。例如，也可在形成沟槽之后形成接触区，或者单个工艺的部分可彼此交错。
虽然上文已经描述了本发明的实施例，但是显而易见的是，可实现其他实施例。例如，其他实施例可包括在权利要求中陈述的特征的任意子组合或者在上文给出的实例中描述的元素的任意子组合。因此，所附权利要求的精神和范围不应限于对本文所包含的实施例的描述。
Claims (15)
1.一种超结半导体器件，所述超结半导体器件包括电荷补偿区，所述超结半导体器件还包括：
半导体衬底，所述半导体衬底包括第一导电类型的第一区和第二导电类型的本体区，所述第一导电类型不同于所述第二导电类型，所述本体区设置在所述半导体衬底的第一表面的一侧上；
多个沟槽，所述多个沟槽布置在所述衬底的所述第一表面中，所述沟槽在具有垂直于所述第一表面的分量的第一方向上延伸；
所述第二导电类型的掺杂部，所述掺杂部邻近所述多个沟槽的侧壁的下部，所述掺杂部通过接触区电耦接至所述本体区；
所述第一导电类型的漂移区，所述漂移区与所述多个沟槽中的相邻的第一沟槽和第二沟槽的掺杂部直接接触，所述漂移区布置在所述第一沟槽和所述第二沟槽之间，所述电荷补偿区包括所述漂移区和所述掺杂部，所述第一导电类型的所述漂移区从位于所述第一沟槽的侧壁处的一个所述掺杂部连续地延伸至位于所述第二沟槽的侧壁处的另一个所述掺杂部；以及
栅电极，所述栅电极设置在所述多个沟槽的上部中。
2.根据权利要求1所述的半导体器件，其中，所述第二导电类型的所述掺杂部装衬每个所述沟槽的所述侧壁和底部。
3.根据权利要求1所述的半导体器件，其中，所述半导体器件为包括电荷补偿区的竖直超结器件，所述电荷补偿区由位于相邻沟槽的相对侧壁处的掺杂部和位于相邻沟槽之间的漂移区的一部分形成。
4.根据权利要求1所述的半导体器件，其中，所述沟槽的位于所述栅电极下方的部分填充有绝缘材料。
5.根据权利要求1所述的半导体器件，其中，邻近所述栅电极设置有通道区，所述通道区与所述栅电极电绝缘。
6.根据权利要求1所述的半导体器件，其中，所述沟槽还在与所述半导体衬底的所述第一表面平行的第二方向上延伸。
7.根据权利要求1所述的半导体器件，其中：
所述接触区掺杂有所述第二导电类型的杂质，所述接触区电耦接至所述本体区；并且
邻近所述沟槽的侧壁的一部分的所述掺杂部的区电耦接至所述接触区。
8.根据权利要求6所述的半导体器件，其中，所述接触区在与所述衬底的所述第一表面平行的第三方向上延伸，所述第三方向与所述第二方向相交。
9.根据权利要求1所述的半导体器件，其中，所述接触区为埋设在所述半导体衬底中且布置在所述本体区与所述掺杂区之间的半导体区。
10.根据权利要求9所述的半导体器件，其中，所述接触区的上部与所述本体区重叠，并且所述接触区的下部与所述掺杂部重叠。
11.根据权利要求1所述的半导体器件，其中，在所述本体区中设置有通道区，所述通道区邻接所述第一导电类型的所述第一区。
12.根据权利要求1所述的半导体器件，其中，所述栅电极的下侧设置在邻近所述沟槽的所述侧壁的下部的所述第二导电类型的所述掺杂部的上侧之上。
13.一种集成电路，所述集成电路包括根据权利要求1所述的半导体器件。
14.一种超结半导体器件，所述超结半导体器件包括电荷补偿区，所述超结半导体器件包括：
半导体衬底，所述半导体衬底包括第一表面和第二表面、邻近所述第一表面的源极区、邻近所述第二表面的漏极区；
多个沟槽，位于所述半导体衬底的所述第一表面中；
第一导电类型的漂移区，介于所述源极区与所述漏极区之间，所述漂移区设置在所述多个沟槽中的相邻的第一沟槽和第二沟槽之间；
第二导电类型的掺杂部，所述掺杂部分别邻近所述多个沟槽的侧壁的下部，其中，所述电荷补偿区包括所述掺杂部和与所述掺杂部直接接触的所述漂移区，所述第一导电类型的所述漂移区与所述第一沟槽和所述第二沟槽的所述掺杂部直接接触，并从位于所述第一沟槽的侧壁处的一个所述掺杂部连续地延伸至位于所述第二沟槽的侧壁处的相对的一个所述掺杂部；以及
栅电极，所述栅电极设置在所述多个沟槽的上部中。
15.一种集成电路，所述集成电路包括根据权利要求14所述的超结半导体器件。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/476,613 | 2012-05-21 | ||
| US13/476,613 US9685511B2 (en) | 2012-05-21 | 2012-05-21 | Semiconductor device and method for manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103426929A CN103426929A (zh) | 2013-12-04 |
| CN103426929B true CN103426929B (zh) | 2016-08-17 |
Family
ID=49511092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310190977.XA Active CN103426929B (zh) | 2012-05-21 | 2013-05-21 | 半导体器件及其制造方法、集成电路以及超结半导体器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9685511B2 (zh) |
| CN (1) | CN103426929B (zh) |
| DE (1) | DE102013105110B4 (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9449968B2 (en) * | 2013-12-27 | 2016-09-20 | Infineon Technologies Austria Ag | Method for manufacturing a semiconductor device and a semiconductor device |
| DE102015111347B4 (de) * | 2015-07-14 | 2020-06-10 | Infineon Technologies Ag | Entsättigbare halbleitervorrichtung mit transistorzellen und hilfszellen |
| JP6932997B2 (ja) * | 2017-05-25 | 2021-09-08 | 富士電機株式会社 | 半導体装置及びその製造方法 |
| JP6679703B2 (ja) * | 2018-12-11 | 2020-04-15 | ローム株式会社 | ＳｉＣ半導体装置 |
| IT201900013416A1 (it) * | 2019-07-31 | 2021-01-31 | St Microelectronics Srl | Dispositivo di potenza a bilanciamento di carica e procedimento di fabbricazione del dispositivo di potenza a bilanciamento di carica |
| US20210384346A1 (en) * | 2020-06-03 | 2021-12-09 | Nami MOS CO., LTD. | Shielded gate trench mosfet having super junction surrounding lower portion of trenched gates |
| CN114122129B (zh) * | 2020-08-27 | 2025-02-11 | 旭矽半导体(上海)有限公司 | 沟槽型mosfet器件及其制备方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3938964B2 (ja) | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
| JP4088033B2 (ja) | 2000-11-27 | 2008-05-21 | 株式会社東芝 | 半導体装置 |
| US6608350B2 (en) | 2000-12-07 | 2003-08-19 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| DE10355588B4 (de) | 2003-11-28 | 2006-06-14 | Infineon Technologies Ag | MOS-Transistoreinrichtung |
| US7453119B2 (en) * | 2005-02-11 | 2008-11-18 | Alphs & Omega Semiconductor, Ltd. | Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact |
| US7482220B2 (en) * | 2005-02-15 | 2009-01-27 | Semiconductor Components Industries, L.L.C. | Semiconductor device having deep trench charge compensation regions and method |
| US7553740B2 (en) * | 2005-05-26 | 2009-06-30 | Fairchild Semiconductor Corporation | Structure and method for forming a minimum pitch trench-gate FET with heavy body region |
| DE102007036147B4 (de) | 2007-08-02 | 2017-12-21 | Infineon Technologies Austria Ag | Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone |
| US20090057713A1 (en) * | 2007-08-31 | 2009-03-05 | Infineon Technologies Austria Ag | Semiconductor device with a semiconductor body |
| US7951676B2 (en) | 2008-08-29 | 2011-05-31 | Infineon Technologies Ag | Semiconductor device and method for the production of a semiconductor device |
| US8022471B2 (en) * | 2008-12-31 | 2011-09-20 | Force-Mos Technology Corp. | Trench metal oxide semiconductor field effect transistor (MOSFET) with low gate to drain coupled charges (Qgd) structures |
| US8390058B2 (en) * | 2009-06-12 | 2013-03-05 | Aplha and Omega Semiconductor Incorporated | Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions |
| DE102009060072B4 (de) | 2009-12-22 | 2017-05-11 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| CN104599966B (zh) * | 2010-03-05 | 2018-02-06 | 万国半导体股份有限公司 | 带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法 |
| US8785278B2 (en) * | 2012-02-02 | 2014-07-22 | Alpha And Omega Semiconductor Incorporated | Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact |
-
2012
- 2012-05-21 US US13/476,613 patent/US9685511B2/en active Active
-
2013
- 2013-05-17 DE DE102013105110.3A patent/DE102013105110B4/de active Active
- 2013-05-21 CN CN201310190977.XA patent/CN103426929B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20130307059A1 (en) | 2013-11-21 |
| CN103426929A (zh) | 2013-12-04 |
| DE102013105110A1 (de) | 2013-11-21 |
| US9685511B2 (en) | 2017-06-20 |
| DE102013105110B4 (de) | 2018-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9799762B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US8390058B2 (en) | Configurations and methods for manufacturing devices with trench-oxide-nano-tube super-junctions | |
| US9219003B2 (en) | Oxide terminated trench MOSFET with three or four masks | |
| US9748378B2 (en) | Semiconductor device, integrated circuit and method of manufacturing a semiconductor device | |
| CN103426929B (zh) | 半导体器件及其制造方法、集成电路以及超结半导体器件 | |
| TWI471942B (zh) | 半導體裝置及其製造方法 | |
| TWI469347B (zh) | 帶有溝槽-氧化物-奈米管超級接面之元件結構及製備方法 | |
| US7859076B2 (en) | Edge termination for semiconductor device | |
| US10217830B2 (en) | Semiconductor device having trenches with enlarged width regions | |
| US9825148B2 (en) | Semiconductor device comprising an isolation trench | |
| CN103681864A (zh) | 半导体器件和用于制作半导体器件的方法 | |
| US10181511B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| CN105609409A (zh) | 在底部分上选择性地具有厚电介质的沟槽 | |
| CN104347625B (zh) | 集成电路以及制造集成电路的方法 | |
| JP2018056463A (ja) | 半導体装置及びその製造方法 | |
| CN104347708A (zh) | 多栅vdmos晶体管及其形成方法 | |
| CN104347475B (zh) | 具有沟槽隔离区的边缘终止结构 | |
| Chen et al. | Progressive development of superjunction power MOSFET devices | |
| CN117936381A (zh) | 晶体管装置和加工针对半导体衬底的接触器的方法 | |
| US12057475B2 (en) | Field effect transistor including a downward-protruding gate electrode and methods for forming the same | |
| CN108470772A (zh) | 一种soi半导体器件及其形成方法 | |
| CN116978945A (zh) | 绝缘体上硅横向器件及其制造方法 | |
| CN102449770B (zh) | 用于半导体器件的3d沟道结构 | |
| US20150137226A1 (en) | Semiconductor Device and Method for Producing a Semiconductor Device | |
| CN116978946A (zh) | 一种绝缘体上硅横向器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |