CN111816699B - 一种具有自适应性的soi ligbt器件 - Google Patents
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Abstract
本发明属于功率半导体技术领域，具体涉及一种具有自适应性的SOI LIGBT器件。相比传统结构，本发明在集电极端引入自适应性NMOS结构，发射极端引入齐纳二极管结构。正向导通时，集电极端NMOS沟道关闭，集电极端电子抽取路径被阻断而消除电压折回效应，而此时齐纳二极管反向偏置但并未击穿，不会抽取漂移区内存储的空穴，故新器件可获得低正向导通压降。关断过程中，随集电极电压上升，集电极NMOS沟道自适应性开启形成电子抽取路径，齐纳二极管则反向击穿导通以抽取发射极端空穴，二者共同加速器件关断以降低关断损耗。短路状态时，齐纳二极管反向击穿导通，可降低饱和电流密度以提高抗短路能力。因此，本发明具有更小的导通压降与关断损耗，更宽安全工作区。
Description
技术领域
本发明属于功率半导体技术领域，涉及一种集成有齐纳二极管和集电极NMOS结构的具有自适应性的SOI LIGBT(Lateral Insulated Gate Bipolar Transistor，横向绝缘栅双极型晶体管)。
背景技术
绝缘栅双极型晶体管(IGBT)是一种栅控的双极导电器件，其栅控的特性使其具有输入阻抗高且易于驱动的优点，其双极导电能力使其易于实现低的导通压降和大的电流密度，十分适合应用于智能电网、轨道交通、工业控制等高压高功率电力电子技术领域。基于SOI技术的半导体器件易于实现全介质隔离，具有更低的泄漏电流和更小的寄生效应。
正向导通时LIGBT器件的漂移区内发生电导调制效应而储存有大量过剩载流子，有利于降低器件的正向导通压降(On-state voltage drop,Von)，但这在关断时会导致较长的拖尾电流，造成关断损耗(Turning off loss,Eoff)变大。同时，由于电导调制效应，沟道电阻的分压在IGBT正向导通压降中所占比例会增大。
为改善LIGBT器件关断损耗与导通压降之间的矛盾关系，文献(M.R.Simpson,P.A.Gough,F.I.Hshieh,et al.Anlysis of the lateral insulated gate transistor[C].IEEE International Electron Devices Meeting,Washington,1985,740-743)中提出了短路阳极结构，即在阳极P+区旁引入短接的阳极N+区，以此加速器件关断过程中抽取漂移区内存储的电子。但短路阳极结构导致器件在导通时存在由单极导电模式向双极导电模式转换所造成的snapback效应，降低了器件并联使用的可靠性。文献(N.K.Udugampola,R.A.McMahon,F.Udrea,et al.Analysis and design of the dual-gate inversionlayer emitter transistor[J].IEEE Transactions on Electron Devices,2005,52(1):99-105)提出了双栅反型层注入型LIGBT；正向导通时，该结构阳极栅相对于阳极加负电位，阳极栅下方的漂移区与N-buffer层表面则会形成与P+anode相连的空穴反型层，等效增大了P+anode的长度与阳极分布电阻，进而可抑制snapback现象；关断过程中，阳极栅与阳极短接，阳极栅下的空穴反型层消失，此时在短路阳极的作用下P+anode将停止向漂移区注入空穴，而N+anode则快速抽取漂移区内电子，从而加速器件关断并显著降低关断损耗值。但是，该结构需要引入额外的栅驱动控制电路，增加了器件设计成本与控制难度。
发明内容
针对上述问题，本发明提出一种具有自适应性的SOI LIGBT器件。
本发明的技术方案是：一种具有自适应性的SOI LIGBT器件，包括自下而上依次层叠设置的P型衬底1、绝缘介质层2、N漂移区3；所述N型漂移区3上层两端分别具有发射极结构和集电极结构；
所述的发射极结构包括第一P型阱区41、位于第一P型阱区41上层且依次排列的第一P+体接触区51、第一N+发射区61、第二N+发射区62、第二P+体接触区52、第三N+发射区63；所述的第一P+体接触区51、第二P+体接触区52、第一N+发射极区61、第二N+发射区62与第三N+发射区63的共同引出端为发射极；
所述集电极结构包括N型缓冲层9和P+集电极区54，所述P+集电极区54位于N型缓冲层9上层，P+集电极区54的引出端为集电极；
其特征在于，在所述第一P型阱区41的上层，还具有槽栅结构和齐纳二极管；
所述槽栅结构包括控制槽栅和阻挡槽栅，所述的控制槽栅由第一槽栅介质层72和位于第一槽栅介质层72中的第一槽栅多晶硅层71组成，所述的控制槽栅位于第一N+发射区61和第二N+发射区62之间，且沿器件垂直方向贯穿P阱区41后延伸入N漂移区3中，所述的控制槽栅的两侧分别与第一N+发射区61和第二N+发射区62接触；所述的阻挡槽栅由第二槽栅介质层74和位于第二槽栅介质层74中的第二槽栅多晶硅层73组成，所述的阻挡槽栅沿器件垂直方向贯穿P阱区41后延伸入N漂移区3中，所述的阻挡槽栅的一侧与所述的第三N+发射极区63接触，阻挡槽栅的另一侧与齐纳二极管接触；所述第一槽栅多晶硅层71与所述第二槽栅多晶硅层73的共同引出端为栅极；
所述齐纳二极管包括齐纳二极管P区81、齐纳二极管N区82和浮空电极83，所述齐纳二极管P区81位于所述齐纳二极管N区82上层一侧且齐纳二极管P区81与阻挡槽栅接触，所述的浮空电极83位于齐纳二极管N区82和P阱区41上表面，将P阱区41和齐纳二极管N区82短接，所述齐纳二极管P区81的引出端与发射极短接；
在齐纳二极管与集电极结构之间的N型漂移区3上层，还具有漂移区P型结构，所述漂移区P型结构包括顶层P型区10和P+电位区53，所述顶层P型区10的侧面与P阱区41接触，所述P+电位区53位于所述顶层P区10上层；
所述集电极结构为集电极NMOS结构，在N型缓冲层9中还具有第二P型阱区42、P+阱电位区55、N+集电极区64和集电极槽栅；所述集电极槽栅与P+集电极区54远离发射极一侧的侧面接触，集电极槽栅由第三槽栅介质层76和位于所述第三槽栅介质层76中的第三槽栅多晶硅层75组成；所述第二P型阱区42位于集电极槽栅远离发射极一侧侧面的N型缓冲层9上层，P+阱电位区55和N+集电极区64分别位于第二P型阱区42上层两端，其中N+集电极区64与集电极槽栅接触，第三槽栅多晶硅层75和N+集电极区64的引出端与集电极连接；P+阱电位区55的引出端与P+电位区53的引出端短接。
进一步的，所述器件采用的半导体材料为Si、SiC、SiGe、GaAs、GaO和GaN中的一种。
本发明的有益效果为，相对于传统LIGBT结构，本发明的集电极NMOS结构在不需要额外控制电路的情况下可有效提高器件的关断速度，降低关断损耗，且不会引入snapback现象；本发明中集成齐纳二极管会随集电极电压上升而自适应性的反向击穿导通，既保证器件可获得低的正向导通压降，也能降低器件饱和电流密度以提高器件抗短路能力，同时在关断过程中也为快速抽取漂移区内存储的空穴提供了额外通路，有利降低器件的关断损耗。
附图说明
图1为实施例1的结构示意图
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1
如图1所示，本例的一种集成有齐纳二极管和集电极NMOS结构的SOI LIGBT器件。
本例的工作原理为：
新器件正向导通时，控制槽栅的两侧与阻挡槽栅靠近发射极一侧均有沟道，可提高器件沟道密度大小，而且阻挡槽栅具有物理阻挡作用，可防止漂移区中存储的空穴通过发射极端第一P阱区41被第一P+体接触区51和第二P+体接触区52快速抽走，有利于提高漂移区载流子浓度和电流能力，以获得低导通压降导。而导通状态下集电极电压相对较低(通常只有几伏)，由于电导调制效应(低阻作用)，使得漂移区中P+电位区53与集电极之间电压差较小，而P+电位区53与P+阱电位区55短接，使得集电极与P+阱电位区55的电势差也较小(小于集电极NMOS结构的阈值电压)，无法在第二P阱区42中形成反型层，导致N+集电区64与N型缓冲层9之间的导电通路被阻断，器件无法进入单极导电模式，从而消除器件正向导通时的snapback效应。同理，由于导通状态下集电极电压相对较低，此时集成齐纳二极管处于反向偏置(但并未反向击穿)，集成齐纳二极管不能抽取漂移区内存储的空穴，保证器件漂移区内存储大量的载流子。因此，新器件导通状态下可获得低导通压降且消除snapback效应。
新器件关断过程中，随着集电极电压上升，集成齐纳二极管将自适应性的反向击穿导通，从而快速抽取漂移区内存储的空穴，加速器件关断以降低关断损耗；而当集电极电压进一步上升，使得集电极与P+阱电位区55的电势差也足够大，对应集电极NMOS沟道开启，使N+集电极区64与N型缓冲层9短接，进而P+集电极区54与N型缓冲层9几乎等电位短接，致使P+集电极区54停止向漂移区内注入空穴，漂移区内的电子也通过集电极NMOS沟道被N+集电极区64快速抽取，进一步加速器件关断并降低关断损耗。
正向阻断状态下，当集成齐纳二极管发生反向击穿，阻挡槽栅靠近集电极侧的第一P阱区41的电位将被箝位在齐纳二极管的击穿电压，这不仅可降低阻挡槽栅处的电场以避免槽栅底部拐角处提前击穿，也能降低器件密勒电容。
本发明的有益效果为，相对于传统LIGBT结构，本发明在不需要额外控制电路即可加速器件关断以降低关断损耗，消除snapback效应，并改善器件的抗短路能力，扩展器件安全工作区。
Claims (1)
1.一种具有自适应性的SOI LIGBT器件，包括自下而上依次层叠设置的P型衬底(1)、绝缘介质层(2)、N型漂移区(3)；所述N型漂移区(3)上层两端分别具有发射极结构和集电极结构；
所述的发射极结构包括第一P型阱区(41)、位于第一P型阱区(41)上层且依次排列的第一P+体接触区(51)、第一N+发射区(61)、第二N+发射区(62)、第二P+体接触区(52)、第三N+发射区(63)；所述的第一P+体接触区(51)、第二P+体接触区(52)、第一N+发射极区(61)、第二N+发射区(62)与第三N+发射区(63)的共同引出端为发射极；
所述集电极结构包括N型缓冲层(9)和P+集电极区(54)，所述P+集电极区(54)位于N型缓冲层(9)上层，P+集电极区(54)的引出端为集电极；
其特征在于，在所述第一P型阱区(41)的上层，还具有槽栅结构和齐纳二极管；
所述槽栅结构包括控制槽栅和阻挡槽栅，所述的控制槽栅由第一槽栅介质层(72)和位于第一槽栅介质层(72)中的第一槽栅多晶硅层(71)组成，所述的控制槽栅位于第一N+发射区(61)和第二N+发射区(62)之间，且沿器件垂直方向贯穿第一P型阱区(41)后延伸入N型漂移区(3)中，所述的控制槽栅的两侧分别与第一N+发射区(61)和第二N+发射区(62)接触；所述的阻挡槽栅由第二槽栅介质层(74)和位于第二槽栅介质层(74)中的第二槽栅多晶硅层(73)组成，所述的阻挡槽栅沿器件垂直方向贯穿第一P型阱区(41)后延伸入N型漂移区(3)中，所述的阻挡槽栅的一侧与所述的第三N+发射极区(63)接触，阻挡槽栅的另一侧与齐纳二极管接触；所述第一槽栅多晶硅层(71)与所述第二槽栅多晶硅层(73)的共同引出端为栅极；
所述齐纳二极管包括齐纳二极管P区(81)、齐纳二极管N区(82)和浮空电极(83)，所述齐纳二极管P区(81)位于所述齐纳二极管N区(82)上层一侧且齐纳二极管P区(81)与阻挡槽栅接触，所述的浮空电极(83)位于齐纳二极管N区(82)和第一P型阱区(41)上表面，将第一P型阱区(41)和齐纳二极管N区(82)短接，所述齐纳二极管P区(81)的引出端与发射极短接；
在齐纳二极管与集电极结构之间的N型漂移区(3)上层，还具有漂移区P型结构，所述漂移区P型结构包括顶层P型区(10)和P+电位区(53)，所述顶层P型区(10)的侧面与第一P型阱区(41)接触，所述P+电位区(53)位于所述顶层P区(10)上层；
所述集电极结构为集电极NMOS结构，在N型缓冲层(9)中还具有第二P型阱区(42)、P+阱电位区(55)、N+集电极区(64)和集电极槽栅；所述集电极槽栅与P+集电极区(54)远离发射极一侧的侧面接触，集电极槽栅由第三槽栅介质层(76)和位于所述第三槽栅介质层(76)中的第三槽栅多晶硅层(75)组成；所述第二P型阱区(42)位于集电极槽栅远离发射极一侧侧面的N型缓冲层(9)上层，P+阱电位区(55)和N+集电极区(64)分别位于第二P型阱区(42)上层两端，其中N+集电极区(64)与集电极槽栅接触，第三槽栅多晶硅层(75)和N+集电极区(64)的引出端与集电极连接；P+阱电位区(55)的引出端与P+电位区(53)的引出端短接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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