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CN113707716B - 一种具有多浮空场板的自适应soi ligbt器件 - Google Patents

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CN113707716B CN202111015593.5A CN202111015593A CN113707716B CN 113707716 B CN113707716 B CN 113707716B CN 202111015593 A CN202111015593 A CN 202111015593A CN 113707716 B CN113707716 B CN 113707716B
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Abstract

本发明属于功率半导体技术领域，具体涉及一种具有多浮空场板的自适应SOI LIGBT器件。相比传统结构，本发明在集电极端引入自适应性NMOS结构，漂移区表面采用间断的浮空场板。正向导通时，集电极端NMOS沟道关闭，集电极端电子抽取路径被阻断而消除电压折回效应，且阻挡槽栅的存在将提高漂移区载流子浓度，新器件可获得低的正向导通压降。关断过程中，随集电极电压上升，集电极NMOS沟道自适应性开启形成电子抽取路径，加速器件关断以降低关断损耗。同时，由于浮空场板群的存在，阻断状态下器件的表面电场得到优化，器件的表面电场得到优化，使得新器件可以在维持耐压等级不变的情况下，缩短漂移区长度，进一步降低器件的导通压降和关断损耗。

Description

一种具有多浮空场板的自适应SOI LIGBT器件
技术领域
本发明属于功率半导体技术领域，涉及一种具有多浮空场板的自适应SOI LIGBT(Lateral Insulated Gate Bipolar Transistor，横向绝缘栅双极型晶体管)。
背景技术
绝缘栅双极型晶体管是一种栅控的双极导电器件，其栅控的特性使其具备输入阻抗高且易驱动的优点，其双极导电的方式又易于实现低的导通压降和大的电流密度，因此被广泛应用于智能电网、轨道交通、工业控制等高压高功率电力电子领域。基于SOI技术的半导体器件可以实现全介质隔离，具有更低的泄漏电流和更小的寄生效应。
正向导通时LIGBT的漂移区内会发生电导调制效应而存储有大量的过剩载流子，这有利于实现低的正向导通压降(On-state voltage drop,Von)，但相应地，在关断过程中，由于大量过剩载流子的存在，会导致较长的拖尾电流，造成关断损耗(Turning off loss,Eoff)增加。同时，由于电导调制效应，沟道电阻的分压在IGBT正向导通压降中所占比例会增大。
为了缓解LIGBT器件关断损耗与导通压降之间的矛盾关系，常用的手段有短路阳极结构，即在阳极P+区旁引入短接的阳极N+区，在器件关断过程中提供电子抽取路径以加速关断降低关断损耗。但短路阳极结构导致器件在导通时存在由单极导电模式向双极导电模式转换所造成的snapback效应，降低了器件并联使用的可靠性。因而，在此基础上，又有各种阳极辅助栅控制结构被提出，辅助栅电位由外部的栅驱动控制电路提供，用于控制阳极N+区的生效与否。正向导通时，阳极N+区被屏蔽，从而消除了snapback效应；关断过程中，阳极N+区与阳极P+区导通，形成电子抽取路径，从而加速器件关断并显著降低关断损耗。但是，额外的栅驱动控制电路增加了设计成本与制造难度。
关断损耗、导通压降与耐压之间同样存在矛盾关系。缩短漂移区长度，既可降低器件导通压降，又使漂移区存储的过剩载流子数量减少，从而减小关断过程中的拖尾电流，降低关断损耗，但显然漂移区长度的缩短会导致器件耐压降低。
发明内容
针对上述问题，本发明提出一种具有多浮空场板的自适应SOI LIGBT器件。
本发明的技术方案是：一种具有多浮空场板的自适应SOI LIGBT器件，包括自下而上依次层叠设置的P型衬底1、绝缘介质层2、N漂移区3；所述N型漂移区3上层横向依次具有发射极结构、场板结构和集电极结构；
所述的发射极结构包括第一P型阱区41、位于第一P型阱区41上层且依次排列的第一P+体接触区51、第一N+发射区61、第二N+发射区62、第二P+体接触区52、第三N+发射区63，其中第三N+发射区63位于靠近集电极结构的一侧；所述的第一P+体接触区51、第二P+体接触区52、第一N+发射极区61、第二N+发射区62与第三N+发射区63的共同引出端为发射极；
在所述第一P型阱区41的上层，还具有槽栅结构；
所述槽栅结构包括控制槽栅和阻挡槽栅，所述的控制槽栅由第一槽栅介质层72和位于第一槽栅介质层72中的第一槽栅多晶硅层71组成，位于第一N+发射区61和第二N+发射区62之间，沿器件垂直方向贯穿P阱区41后延伸入N漂移区3中，控制槽栅的两侧分别与第一N+发射区61和第二N+发射区62接触；所述的阻挡槽栅由第二槽栅介质层74和位于第二槽栅介质层74中的第二槽栅多晶硅层73组成，沿器件垂直方向贯穿P阱区41后延伸入N漂移区3中，所述的阻挡槽栅的一侧与所述的第三N+发射极区63接触，另一侧为P阱区41；所述第一槽栅多晶硅层71与所述第二槽栅多晶硅层73的共同引出端为栅极；
其特征在于，场板结构和集电极结构中的自适应NMOS结构；
所述场板结构位于发射极结构与集电极结构之间的N漂移区表面，其两端分别延伸至第一P型阱区41与N型缓冲层10上方，包括介质层8和位于其上的间断的多晶硅场板；所述的间断的场板包括靠近发射极端的场板91、靠近集电极端的场板93和位于场板91与场板93之间的由多个浮空场板组成的浮空场板群92；所述场板91与发射极短接，所述场板93与集电极短接；
所述集电极结构包括N型缓冲层10、P+集电极区53以及集电极NMOS结构；所述P+集电极区53位于N型缓冲层10上层；所述集电极NMOS结构，包括位于N型缓冲层10中的第二P型阱区42、P+阱电位区54、N+集电极区64和集电极槽栅；所述集电极槽栅由第三槽栅介质层76和位于所述第三槽栅介质层76中的第三槽栅多晶硅层75组成，且与P+集电极区53远离发射极一侧的侧面相接触，所述第二P型阱区42位于集电极槽栅远离发射极一侧侧面的N型缓冲层10上层，P+阱电位区54和N+集电极区64分别位于第二P型阱区42上层两端，其中N+集电极区64与集电极槽栅接触；所述P+集电极区53、第三槽栅多晶硅层75和N+集电极区64的共同引出端为集电极；P+阱电位区54的引出端与浮空场板群92中的某一浮空场板引出端短接。
本发明的有益效果为，相对于传统LIGBT结构，本发明中的场板结构在阻断态时能够调制漂移区的表面电场，使电场分布更加均匀，提高器件的耐压能力。本发明的集电极NMOS结构在不需要额外控制电路的情况下可有效提高器件的关断速度，降低关断损耗，且不会引入snapback现象。
附图说明
图1为实施例1的结构示意图
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1
如图1所示，本例为一种具有多浮空场板和集电极NMOS结构的SOI LIGBT器件。
本例的工作原理为：
新器件正向导通时，控制槽栅的两侧与阻挡槽栅靠近发射极一侧均有沟道，可提高器件的沟道密度，而且阻挡槽栅具有物理阻挡作用，可防止漂移区中存储的空穴通过发射极端第一P阱区41被第一P+体接触区51和第二P+体接触区52快速抽走，有利于提高漂移区载流子浓度和电流能力，以获得低导通压降。
场板结构中，每个浮空场板均为等势体，与邻近的场板形成电容结构，场板上的电势由集电极端到发射极端呈线性降低关系。在浮空场板群中的选取某一浮空场板作为电位引出场板，将合适的电位提取并赋给集电极NMOS结构中的P+阱电位区54，且电位引出场板的选取方案并不唯一，但为了能取得合适的电位，电位引出场板一般在靠近集电极一侧的浮空场板中选取。因此，在导通状态下，由于电位引出场板与场板93距离较近，使得电位引出场板与集电极之间电压差较小，而电位引出场板与P+阱电位区54短接，使得集电极与P+阱电位区54的电势差也较小(小于集电极NMOS结构的阈值电压)，无法在第二P阱区42中形成反型层，导致N+集电区64与N型缓冲层10之间的导电通路被阻断，器件无法进入单极导电模式，从而消除器件正向导通时的snapback效应。
新器件关断过程中，集电极电压随之上升，使得集电极与电位引出场板的电势差足够大，对应集电极NMOS沟道开启，使N+集电极区64与N型缓冲层10短接，进而P+集电极区53与N型缓冲层10几乎等电位短接，致使P+集电极区53停止向漂移区内注入空穴，漂移区内的电子也通过集电极NMOS沟道被N+集电极区64快速抽取，进一步加速器件关断并降低关断损耗。
新器件在阻断状态下，由于场板结构中的浮空场板群在漂移区表面引入多个电场尖峰，使得器件表面的电场分布更加均匀，降低了主结处表面的电场峰值，能有效提高器件的耐压能力，使得新器件可以在维持耐压等级不变的情况下，缩短漂移区长度，进一步降低器件的导通压降和关断损耗。
本发明的有益效果为，相对于传统LIGBT结构，本发明在不需要额外控制电路即可加速器件关断以降低关断损耗，消除snapback效应，并提高器件的耐压能力，使其可以在维持耐压等级不变的情况下，缩短漂移区长度，进一步降低器件的导通压降和关断损耗。

Claims (1)

1.一种具有多浮空场板的自适应SOI LIGBT器件，包括自下而上依次层叠设置的P型衬底(1)、绝缘介质层(2)、N漂移区(3)；所述N型漂移区(3)上层沿器件横向方向依次具有发射极结构、场板结构和集电极结构；
所述的发射极结构包括第一P型阱区(41)、位于第一P型阱区(41)上层且依次排列的第一P+体接触区(51)、第一N+发射区(61)、第二N+发射区(62)、第二P+体接触区(52)、第三N+发射区(63),其中第三N+发射区(63)位于靠近集电极结构的一侧；所述的第一P+体接触区(51)、第二P+体接触区(52)、第一N+发射极区(61)、第二N+发射区(62)与第三N+发射区(63)的共同引出端为发射极；
在所述第一P型阱区(41)的上层，还具有槽栅结构；
所述槽栅结构包括控制槽栅和阻挡槽栅，所述的控制槽栅由第一槽栅介质层(72)和位于第一槽栅介质层(72)中的第一槽栅多晶硅层(71)组成，控制槽栅位于第一N+发射区(61)和第二N+发射区(62)之间，沿器件垂直方向贯穿P阱区(41)后延伸入N漂移区(3)中，控制槽栅的两侧分别与第一N+发射区(61)和第二N+发射区(62)接触；所述的阻挡槽栅由第二槽栅介质层(74)和位于第二槽栅介质层(74)中的第二槽栅多晶硅层(73)组成，阻挡槽栅沿器件垂直方向贯穿P阱区(41)后延伸入N漂移区(3)中，所述的阻挡槽栅的一侧与所述的第三N+发射极区(63)接触，另一侧为P阱区(41)；所述第一槽栅多晶硅层(71)与所述第二槽栅多晶硅层(73)的共同引出端为栅极；
其特征在于，所述场板结构位于发射极结构与集电极结构之间的N漂移区表面，其两端分别延伸至第一P型阱区(41)与N型缓冲层(10)上方，场板结构包括介质层(8)和位于其上的间断的多晶硅场板；所述的间断的多晶硅场板包括靠近发射极端的第一场板(91)、靠近集电极端的第二场板(93)和位于第一场板(91)与第二场板(93)之间的由多个浮空场板组成的浮空场板群(92)；所述第一场板(91)与发射极短接，所述第二场板(93)与集电极短接；
所述集电极结构包括N型缓冲层(10)、P+集电极区(53)以及集电极NMOS结构；所述P+集电极区(53)位于N型缓冲层(10)上层；所述集电极NMOS结构包括位于N型缓冲层(10)中的第二P型阱区(42)、P+阱电位区(54)、N+集电极区(64)和集电极槽栅；所述集电极槽栅由第三槽栅介质层(76)和位于第三槽栅介质层(76)中的第三槽栅多晶硅层(75)组成，且与P+集电极区(53)远离发射极一侧的侧面相接触，所述第二P型阱区(42)位于集电极槽栅远离发射极一侧侧面的N型缓冲层(10)上层，P+阱电位区(54)和N+集电极区(64)分别位于第二P型阱区(42)上层两端，其中N+集电极区(64)与集电极槽栅接触；所述P+集电极区(53)、第三槽栅多晶硅层(75)和N+集电极区(64)的共同引出端为集电极；P+阱电位区(54)的引出端与浮空场板群(92)中的某一浮空场板引出端短接。
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