JP4284689B2 - 絶縁ゲート型サイリスタ - Google Patents

Description

本発明は、サイリスタに関し、特に絶縁ゲートを有する絶縁ゲート型サイリスタに関する。

ｐｎｐｎ積層構造を有するサイリスタは、オン抵抗の低いスイッチング素子として知られている。ｐｎｐｎ積層構造は、ｐｎｐバイポーラ接合トランジスタとｎｐｎバイポーラ接合トランジスタをマージした構造として理解されている。アノード・カソード間に高電圧を印加し、ｐ型ベースまたはｎ型ベースに順方向バイアスを印加することで、一方のバイポーラ接合トランジスタ部がターンオンし、他方のベースを順方向にバイアスする。すると、他方のバイポーラ接合トランジスタ部もターンオンする。両バイポーラ接合トランジスタ部が正帰還を掛け合い、ラッチアップ状態となる。このようにして低いオン抵抗が実現される。アノード・カソード間電圧の極性が反転すれば、サイリスタはターンオフする。

ゲートターンオフサイリスタ（ＧＴＯ）は、例えばゲート・カソード間に逆バイアス電圧を印加することにより、ベース領域内のキャリアをゲート電極から引き抜き、アノード・カソード間電圧が極性反転しなくても、ターンオフ可能としたサイリスタである。大電流が流れるため、適切なゲートドライブ回路を備えることが必要である。

絶縁ゲートトランジスタと呼ばれるサイリスタも知られている（B.J.Baliga: IEEE Trans. El. Dev. ED-31,No.6, 821, 1984)。ｐｎｐｎサイリスタ構造のｎｐｎ部分をプレーナトランジスタ構造に形成し、ｎ型エミッタ領域からｐ型ベース領域を横断しｎ型ベース領域に亘る領域上に絶縁ゲート電極を形成する。絶縁ゲート電極に正極性のバイアス電圧を印加して、ｐ型ベース領域表面に反転層を形成することで、ｎ型エミッタ領域とｎ型ベース領域を接続し、ｎ型ベース領域にキャリア（電子）を注入し、ターンオンすることができる。ゲートターンオフも行える。

プレーナ型の代わりに、ｐｎｐｎ積層構造のｎ型領域表面からｐ型ベース領域を貫通しｎ型ベース領域に入り込むトレンチを形成し、トレンチ内に絶縁ゲート電極を形成した構成も提案されている（例えば特開２０００−３１１９９８号公報）。
B.J. Baliga: IEEE Trans. El. Dev. ED-31,No.6,821, 1984

特開２０００−３１１９９８号公報

本発明の目的は、新規な構造を有する絶縁ゲート型サイリスタを提供することである。

本発明の他の目的は、オン抵抗が低く、ゲートターンオフの可能な絶縁ゲート型サイリスタを提供することである。

本発明の１観点によれば、
第１導電型、高不純物濃度の第１電流端子半導体領域と、
前記第１電流端子半導体領域上に形成された、第1導電型と逆導電型の第２導電型、低不純物濃度の第１ベース半導体領域と、
前記第１ベース半導体領域上に形成された、第１導電型、低不純物濃度の第２ベース半導体領域と、
前記第２ベース半導体領域上に形成された、第２導電型、高不純物濃度の第２電流端子半導体領域と、
前記第２電流端子半導体領域表面から前記第１ベース半導体領域に向かう方向で、前記第２電流端子半導体領域を貫通し、前記第２ベース半導体領域に入り、その厚さの一部を残すように形成されたトレンチと、
前記トレンチ内に形成された絶縁ゲート電極構造と、
を有し、さらに、
前記第１電流端子半導体領域に接続する第１電流端子電極と、
前記第２電流端子半導体領域に接続する第２電流端子電極と
を有し、前記第２ベース半導体領域は、電気的にフローティングであり、
前記トレンチが前記第２ベース半導体領域上部を複数の部分に分割し、分割された各部分を取り囲むように形成されており、
前記半導体がシリコンである絶縁ゲート型サイリスタ
が提供される。

オン抵抗が低く、低電圧をゲートに印加するだけで容易にゲートターンオフが可能である。

図１に、本発明の実施例による絶縁ゲート型サイリスタを概略的に示す。一方の電流端子領域を構成するｐ^＋型エミッタをｐ型低抵抗シリコン基板１で形成し、その上に、ｎ型ベース層を構成する低不純物濃度のｎ型エピタキシャル層２が形成されている。ｎ型エピタキシャル層２の表面部にｐ型ベース層を構成する深さ５μｍ程度のｐ型ウェル３が形成される。さらにｐ型ベース層の表面部に他方の電流端子領域であるｎ^＋型エミッタ層４が深さ１．１μｍ程度形成されている。ｐ^＋型エミッタ、ｎ^＋型エミッタの不純物濃度は高いほど低抵抗となり、好ましい。ｎ型ベース、ｐ型ベースの不純物濃度はある程度以下にする。ｐ型ベース層とｎ型ベース層間の逆バイアスにより拡がる空乏層は、大部分がｎ型ベース層に拡がる。

ｎ^＋型エミッタ層４表面から例えば幅０．５μｍ程度のトレンチ５を深さ約３μｍエッチングし、ｎ^＋型エミッタ層４を貫通し、ｐ型ベース層３の厚さの一部に入り込ませる。トレンチ５は、幅１μｍ程度のストライプ状のシリコン領域を取り囲むように形成される。ストライプの幅、ｐ型ベース層の不純物濃度、ｐ型ベース層内のトレンチの深さなどは、トレンチに形成する絶縁ゲート電極構造のバイアス電圧により絶縁ゲート電極で囲まれたストライプ状ｐ型ベース層のポテンシャルが十分制御できるように選択する。

ｐ型ベース層の不純物濃度やトレンチ内に形成されるゲート酸化膜厚は、トレンチに形成されるゲートに電圧を印加することにより、ｐ型ベース層内に誘起される電界の大きさを基に決められる。

ゲートへの電圧印加によって誘起される電界の及ぶ範囲を基にストライプの幅が決められる。ストライプの幅は、オフ動作を確実に行なえる幅とする。ｐ型ベース層内のトレンチの深さが浅すぎると、ゲートからの電界によってｐ型ベース層を流れるオン電流を十分変化させることが困難となり、オフ動作を困難にする。

例えば、上記の例ではトレンチ５は（厚さ１．１μｍのｎ^＋型エミッタ層４と厚さ３．９μｍのｐ型ベース層とをあわせた）厚さ５μｍ程度のｐウェル内で深さ３μｍまで（ｐ型ベース層３では深さ１．９μｍまで）掘り込まれ、残りの厚さ約２μｍを残して形成される。トレンチ５が、ｐ型ベース層３の厚さの約１/２まで形成され，残りの厚さを約１／２としている。トレンチの周囲にチャネルを誘起した状態が、非誘起状態と著しく異なるように、トレンチはｐ型ベース層の厚さの１/３以上入り込んで形成することが好ましい。耐圧確保等の点から、トレンチの底部からｎ型ベース層までの距離、即ちｐ型ベース層の内、トレンチのある部分を外した厚さは、全ｐ型ベース層の１／３以上あることが好ましいであろう。この場合、ｐ型ベース層内のトレンチの深さは、ｐ型ベース層の厚さの１／３−２／３の範囲となる。

トレンチ５表面には例えば厚さ１０ｎｍ程度の酸化シリコン膜が形成され、ゲート絶縁膜６を構成する。残るトレンチ内部には導電層として、例えばポリシリコン層とＷシリサイド等のシリサイド層を積層したポリサイドゲート電極７が埋め込まれる。ポリサイドゲート電極７を覆ってｎ^＋型エミッタ層４上に酸化シリコン等の絶縁層８を堆積し、ポリサイドゲート電極７、ｎ^＋型エミッタ層４を露出するコンタクト孔を開口する。ｐ^＋型基板１裏面にアノード電極Ａ、ｎ^＋型層４表面にカソード電極Ｋ、ポリサイドゲート電極７上にゲート引き出し電極Ｇが形成される。この様にして、絶縁ゲート型サイリスタが形成される。

以下、図１に示す絶縁ゲート型サイリスタの動作を説明する。

図２Ａに示すように、カソードＫを接地し、アノードＡに正極性の電圧Ｖ_Ａが印加されたオフ状態において、ゲートＧに正極性の閾値以上の電圧Ｖ_Ｇ（例えば２Ｖ）を印加する。アノードＡには正極性の電圧が印加されているので、ｐ^＋−ｎ⁻接合Ｊ１、ｐ−ｎ^＋接合Ｊ３は順バイアスであり、ｐ−ｎ⁻接合Ｊ２が逆バイアスされ、アノード・カソード間電圧のほとんどを負担する。ゲートＧには閾値以上の正極性電圧Ｖ_Ｇが印加されているので、ゲート絶縁膜を介してゲート電極Ｇに対向するｐ型ベース層３表面は空乏化／反転し、ｎ型チャネル領域１０が発生する。

ｎ^＋型層４からｎ型チャネル領域１０に電子が供給されるので、ｐ型ベース層３の実効厚さは反転層１０下面からｐ−ｎ⁻接合Ｊ２までとなる。ｐ型ベース層３の形成する電子に対する電位障壁も正極性バイアスにより低くなる。電位障壁が十分小さくなれば、電子がｎ型チャネル領域１０からｎ⁻型ベース領域２に注入される。

図２Ｂに示すように、ｎ⁻型ベース領域２はフローティング状態であるので、注入された電子はｎ⁻型ベース領域２を順バイアスする。順バイアスされたｎ⁻型ベース領域２が、ｐ^＋型基板１の正孔に対する電位障壁を低下させる。電位障壁が十分低くなれば、ｐ^＋型基板１からｎ⁻型ベース層２を越えてｐ型ベース層３に正孔が注入され、ｐ型ベース層３を順バイアスする。このようにして正帰還がかかり、サイリスタがターンオンする。

図３Ａに示すように、ゲート電極Ｇのバイアス電圧をオン電圧（例えば２Ｖ）から負極性のオフ電圧（例えば−２Ｖ）とする。絶縁ゲート電極に対向する領域に生じていた空乏化／反転層１０は消滅し、ｎ^＋型層４の電子に対するｐ型ベース層３の電位障壁が増大する。ｎ^＋型層４からｐ型ベース層３を越えてｎ⁻型ベース層２への電子の注入を停止できる。電子の供給が止まると、ｎ⁻型層２の順バイアスが減少し、ｐ^＋型基板１からｎ⁻型ベース層２を越えてｐ型ベース層３への正孔の注入も減少する。

図３Ｂに示すように、ｐ型ベース層３、ｎ⁻型ベース層２の順バイアスが消滅し、サイリスタはターンオフする。

なお、ストライプ幅が広すぎたり、ｐ型ベース層３の不純物濃度が高すぎたり、トレンチ５のｐ型ベース層３内の深さが足りなかったりすると、ゲート電極による制御が不十分となり、ターンオフが困難になることもある。

ストライプ幅を選択する１つの考え方を以下に説明する。図１に示すように、トレンチゲートの法線方向をｘ軸にとり、半導体基板の法線方向をｚ軸にとり、紙面垂直方向をｙ軸にとる。ｐ型ベース領域内のデバイ長Ｌ_Ｄは、以下のように定義され、不純物濃度Ｎ_Ｂ（ｘ、ｙ、ｚ）に依存する。
Ｌ_Ｄ（ｘ、ｙ、ｚ）＝［εｓｋＴ／｛ｑ^２ＮＢ（ｘ、ｙ、ｚ）｝］^１／２ ・・・（１）
ここで、εｓ：Ｓｉの誘電率、
ｋ：ボルツマン定数
Ｔ：絶対温度
ｑ：電荷素量
Ｎ_Ｂ（ｘ、ｙ、ｚ）：ｐ型ベース領域の位置（ｘ、ｙ、ｚ）における不純物濃度
である。なお、不純物濃度は場所によって異なる。

トレンチゲート（ゲート絶縁膜）からの距離ｘにおける電界は
Ｅ＝Ｅ０＊ｅｘｐ（−ｘ／Ｌ_Ｄ） ・・・（２）
となる。Ｅ０は、初期電界としてゲートに印加する電圧をＶｇ，ゲート絶縁膜厚をｔとすると、
Ｅ０ ＝ Ｖｇ／ｔ ・・・（３）
となる。ゲート絶縁膜から距離ｘ１の電界をＥ１とすると、式（２）から、
ｌｎ（Ｅ０／Ｅ１） ＝ ｘ１／ＬＤ ・・・（４）
となる。たとえば、Ｖｇ＝２Ｖ，ｔ＝１０ｎｍ＝１Ｅ−６ｃｍとすると、式（３）よりＥ０＝２Ｅ６Ｖ／ｃｍとなる。Ｅ１＝１Ｖ／ｃｍとすると、式（４）よりｘ１＝１４．５＊Ｌ_Ｄとなる。ｘ１の位置がチャネル幅Ｌの中央にＬ／２を残す位置、ｘ１＝Ｌ／４とすると、１４．５Ｌ_Ｄ＝Ｌ／４、Ｌ＝５８Ｌ_Ｄとなる。
５０Ｌ_Ｄ ≧ Ｌ ・・・（５）
であれば、オン時の電流をオフできるであろう。

以下、図１に示すサイリスタの製造方法を説明する。

図４Ａに示すように、例えばボロン（Ｂ）を２×１０^１９（以下、２Ｅ１９のように表記する）ｃｍ^−３ドープした比抵抗０．００３Ωｃｍのｐ^＋型低抵抗シリコン基板1の上に、燐（Ｐ）を例えば５Ｅ１４ｃｍ^−３ドープしたｎ⁻型エピタキシャルシリコン層２を厚さ約８０μｍ成長したエピタキシャル基板を準備する。ｐ^＋型基板１はｐ型エミッタ領域を構成し、ｎ⁻型エピタキシャル層２は、ｎ型ベース領域を構成する。なお、エピタキシャル層の不純物濃度、厚さは目的とするデバイスの耐圧などの仕様により変化する。オフ時の耐圧を上げるためには、ｎ型ベース領域を構成するエピタキシャル層の不純物濃度を下げ、エピタキシャル層（ｎ型ベース層）厚を厚くするのが好ましい。

エピタキシャル層２表面に厚い酸化シリコン膜を形成し、その上にホトレジスト膜を塗布し、活性領域を囲む周縁部を開口する露光を行なう。ホトレジストパターンを酸化シリコン膜に転写し、酸化シリコン膜のハードマスク1２を形成する。

図４Ｂはハードマスク１２のパターンを示す平面図である。領域ＡＰ１が開口パターンである。

図４Ｃに示すように、ハードマスクパターン１２をマスクとしてｐ型不純物であるＢを例えば加速エネルギ１５０ｅＶ，ドーズ量４Ｅ１３ｃｍ^−２でイオン注入し、例えば１０５０℃、Ｎ_２雰囲気中アニールで活性化処理する。さらに、たとえばＢＦ_２イオンを加速エネルギ１００ｋｅＶ、ドーズ量１Ｅ１３ｃｍ^−２でイオン注入し、高濃度のｐ型層を表面付近に形成する。これらのｐ型領域は、アクティブエリアを囲むガードリング１３を形成する。ガードリングは２重以上に形成してもよい。

図４Ｄに示すように、アクティブエリアに開口ＡＰ２を有する新たなハードマスク１４を厚い酸化シリコン膜等で形成する。先に形成したガードリング１３はハードマスク１４に覆われる。

図４Ｅに示すように、ハードマスク１４をマスクとして、ｐ型不純物Ｂを、例えば加速エネルギ１５０ｋｅＶ、ドーズ量１Ｅ１４ｃｍ^−２でイオン注入し、１１７５℃、Ｎ_２雰囲気中でアニールし、深さ約５μｍのｐ型層３を形成する。ｐ型層３は、ｐ型ベース領域を構成する。さらに、同一ハードマスクを介してｎ型不純物Ｐを、例えば加速エネルギ６０ｋｅＶ、ドーズ量２Ｅ１６ｃｍ^−２でイオン注入し、１０００℃、Ｎ_２雰囲気中でアニールし、深さ約１．１μｍのｎ^＋型層４を形成する。ｎ^＋型層４は、ｎ型エミッタ領域を構成する。

図４Ｆに示すように、基板上にレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、ｎ^＋型層４に対応する開口ＡＰ３を有し、開口ＡＰ３内に幅約１μｍのストライプ状パターンＳＴを有する。ストライプ状パターンＳＴは幅約０．５μｍのストライプ状開口で囲まれ、図中上部には広いコンタクト部開口ＣＴが接続されている。なお、図示の簡略化のため、４つのストライプ状パターンを示したが、実際には、より多数のストライプ状パターンを配置する。また、このような構成を基本ユニットとして、複数の基本ユニットを接続してもよい。

図４Ｇに示すように、レジストパターンＲＰ１をエッチングマスクとし、リアクティブイオンエッチング等の異方性エッチングによりシリコンを深さ約３μｍエッチングして、トレンチ５を形成する。トレンチ５に囲まれたストライプ領域がサイリスタのアクティブ領域である。

図４Ｈに示すように、レジストパターンＲＰ１を除去し、トレンチ内を洗浄し、熱酸化によりシリコン露出表面に例えば厚さ１０ｎｍの酸化シリコン膜を形成し、ゲート絶縁膜６を形成する。

図４Ｉに示すように、例えばＰをドープしたポリシリコン膜を化学気相成長（ＣＶＤ）により堆積し、ストライプ状トレンチを一部埋め戻し、次にＷシリサイド等のシリサイド層をＣＶＤまたはスパッタリングで堆積し、少なくともストライプ状トレンチは埋め戻す。図４Ｆ上部に示す広いコンタクト部ＣＴは完全に埋め戻さなくても、埋め戻してもよい。以下の説明ではシリサイドを厚く堆積し、完全に埋め戻した場合で説明する。

図４Ｊに示すように、エッチバックまたは化学機械研磨（ＣＭＰ）により、不要のシリサイド層およびポリシリコン層を除去し、トレンチ内にのみ、シリサイド層７ｂ、ポリシリコン層７ａを残す。マスクとして用いた酸化シリコン膜１４も除去する。以下、ポリサイド構造をまとめてゲート電極７と呼ぶ。

図４Ｋに示すように、新たに酸化シリコン膜をＣＶＤなどで堆積し、層間絶縁膜８を形成する。

図４Ｌに示すように、層間絶縁膜８上にレジストパターンＲＰ２を形成する。レジストパターンＲＰ２は、ｎ^＋型エミッタ領域４に対するコンタクト開口ＡＰ４とコンタクト部ＣＴに対するコンタクト開口ＡＰ５を有する。

図４Ｍに示すように、レジストパターンＲＰ２をエッチングマスクとし、層間絶縁膜８をエッチングし、ｎ^＋型エミッタ領域４およびコンタクト部のゲート電極７を露出するコンタクト孔ＣＨを形成する。その後、ＴｉＮ層などのバリアメタル層１８ａとアルミニウム合金等の主電極層１８ｂを堆積し、パターニングして、各引き出し電極を形成する。

図４Ｎ、４Ｏ、４Ｐはゲート電極７部分の断面図、ｎ^＋型エミッタ領域４部分の断面図、およびサイリスタ領域全体の平面図を示す。図４Ｎ，４Ｐに示すようにゲート引き出し電極Ｇはコンタクト孔を介してコンタクト部のゲート電極７に接続され、図４Ｏ，４Ｐに示すようにカソード電極Ｋはコンタクト孔を介してｎ^＋型エミッタ領域４に接続される。なお、基板裏面上にはアノード電極を形成する。

図４Ｑ，４Ｒに示すように、ゲート引き出し電極Ｇ，カソード電極Ｋを覆って窒化シリコン等のパッシベーション膜１９をＣＶＤなどで堆積し、接続部を除去して各電極表面を露出する。

このようにして図１に示す絶縁ゲート型サイリスタが形成される。

上記の条件で作成したサイリスタの性能をシルバコ（Ｓｉｌｖａｃｏ）社の２次元プロセス・デバイスシミュレータを用い、シミュレーションした。トレンチ幅は０．５μｍ，トレンチ深さは３．０μｍ、ストライプ幅は１．０μｍとした。

図５Ａは、トレンチ表面から０．２μｍの位置における深さ方向のドーピングプロファイルを示す。表面から深さ約１．１μｍまでｎ^＋型層４が形成され、その下には深さ約５μｍまでｐ型層３が形成されている。その下方は一定濃度のｎ⁻型エピタキシャル層２である。

ｎ型エピタキシャル層２の不純物濃度は５Ｅ１４ｃｍ^−３であるが、１Ｅ１５ｃｍ^−３以下とするのが好ましいであろう。ｐ型ベース層３の不純物濃度は表面に向かって高くなり、ピーク濃度は１Ｅ１７ｃｍ^−３を越え、ｎ型エピタキシャル層の不純物濃度より２桁以上高濃度であるが、少なくとも１桁以上の不純物濃度比とすることが好ましいであろう。ｐ型ベース層３の不純物濃度は概略５Ｅ１４〜１Ｅ１７ｃｍ^−３に分布しており、トレンチ底面の深さ３μｍでは、約３Ｅ１６ｃｍ^−３程度であり、ｎ型エピタキシャル層の不純物濃度に対し１桁以上高濃度である。

図５Ｂは、ゲートに−２Ｖを印加したオフ状態の逆方向特性を示す。ゲート、カソードを接地し、アノードに逆方向電圧ＶＲを印加する。逆方向電圧ＶＲが−３００Ｖ程度まで逆方向電流ＩＲはきわめて低い。約−４００Ｖの逆方向電圧ＶＲでサイリスタは逆方向降伏している。

図５Ｃは、オン動作時のＩ−Ｖ特性を示す。図５Ｄはその一部拡大図である。カソードを接地し、ゲートに順方向バイアス＋２Ｖを印加し、アノードに徐々に増大する順方向電圧ＶＦを印加する。約２６０Ｖの順方向電圧ＶＦを越えるとアノード・カソード間電圧は一気に２Ｖ以下まで減少する。順方向電流ＩＦの増加と共に順方向電圧ＶＦは徐々に増大する。順方向電流ＩＦが３５０Ａ／ｃｍ^２程度で、順方向電圧ＶＦは約２Ｖまで増大している。なお、ゲートバイアス電圧を負極性の−２Ｖにスイッチするとターンオフすることが示された。

３００Ｖの電圧、２０００Ａ／ｃｍ^２以上の電流を、＋２Ｖ，−２Ｖのゲート電圧でオン／オフできることが判った。低いゲート電圧で大電流をオン／オフできるサイリスタが実現できたことになる。

ゲート配線とカソード配線を別の配線層で形成することもできる。複数の単位サイリスタを単一基板上に形成する場合や他の半導体装置と集積化する場合などに、配線を交差させることが可能となる。

図６は、多層配線構造の例を示す。第１絶縁膜８を形成し、ゲートコンタクト孔等を開口し、図４Ｎ，４Ｑ，４Ｐに示したゲート引き出し電極Ｇと配線Ｗとを第１配線層で形成する。第１配線層を覆って第２絶縁膜２０を形成する。第２絶縁膜２０にｎ^＋型エミッタ用コンタクト孔などを開口する。コンタクト孔を埋め込んで第２配線層でカソード電極Ｋを作成する。第１配線層の配線Ｗと第２配線層の配線Ｋ等とは交差させることができる。その後、窒化シリコン等のパッシベーション膜をＣＶＤなどで堆積する。

以上説明した実施例において種々の変更を行うことができる。例えばｎ^＋型エミッタおよびそれに連続するｐ型ベース領域をストライプ状に分割する場合を示したが円形など他の平面形状を採用することもできる。
各部分の材料、寸法、不純物濃度などは条件により種々変化させることができる。導電型を全て反転しても良い。その他種々の変形、改良、置換、組合わせなどが可能なことは当業者に自明であろう。

図１は本発明の実施例による絶縁ゲート型サイリスタの断面図である。 図２Ａ，２Ｂは、図１に示すサイリスタのオン動作を概略的に示す断面図である。 図３Ａ，３Ｂは、図１に示すサイリスタのオフ動作を概略的に示す断面図である。 ／ ／ ／ ／ ／ ／ 図１に示す絶縁ゲート型サイリスタの製造方法の主要工程を示す断面図、平面図である。 実施例によるサイリスタのシミュレーションによる特性を示すグラフである。 変形例による半導体装置の断面図である。

符号の説明

１ ｐ^＋型シリコン基板
２ ｎ⁻型エピタキシャル層（ｎ型ベース領域）
３ ｐ型層（ｐ型ベース領域）
４ ｎ^＋型エミッタ領域
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
１２ 酸化シリコン膜
１３ ガードリング
１４ 酸化シリコン膜
Ａ アノード
Ｋ カソード
Ｇ ゲート
Ｊ 接合
ＲＰ レジストパターン

Claims (11)

1. 第１導電型、高不純物濃度の第１電流端子半導体領域と、
   前記第１電流端子半導体領域上に形成された、第1導電型と逆導電型の第２導電型、低不純物濃度の第１ベース半導体領域と、
   前記第１ベース半導体領域上に形成された、第１導電型、低不純物濃度の第２ベース半導体領域と、
   前記第２ベース半導体領域上に形成された、第２導電型、高不純物濃度の第２電流端子半導体領域と、
   前記第２電流端子半導体領域表面から前記第１ベース半導体領域に向かう方向で、前記第２電流端子半導体領域を貫通し、前記第２ベース半導体領域に入り、その厚さの一部を残すように形成されたトレンチと、
   前記トレンチ内に形成された絶縁ゲート電極構造と、
   を有し、さらに、
   前記第１電流端子半導体領域に接続する第１電流端子電極と、
   前記第２電流端子半導体領域に接続する第２電流端子電極と
   を有し、前記第２ベース半導体領域は、電気的にフローティングであり、
   前記トレンチが前記第２ベース半導体領域上部を複数の部分に分割し、分割された各部分を取り囲むように形成されており、
   前記半導体がシリコンである絶縁ゲート型サイリスタ。
2. 前記分割された第２ベース半導体領域上部がストライプ状の平面視形状を有する請求項１記載の絶縁ゲート型サイリスタ。
3. 前記ストライプ状の部分を取り囲む前記トレンチがストライプ長手方向の一方の端部で共通コンタクト用凹部を画定し、前記絶縁ゲート電極構造が前記第２ベース半導体領域上部の各ストライプ部分を取り囲むゲート電極部と、前記共通コンタクト用凹部に形成されたコンタクト部とを有する請求項２記載の絶縁ゲート型サイリスタ。
4. さらに、
   前記絶縁ゲート電極構造、前記第２電流端子半導体領域を覆って形成された絶縁層と、
   前記絶縁層を貫通し、前記ゲート電極のコンタクト部にコンタクトするゲート引き出し電極と、
   を有し、前記第２電流端子電極は、前記絶縁層を貫通し、前記各ストライプ部分に複数箇所でコンタクトする請求項３記載の絶縁ゲート型サイリスタ。
5. 前記トレンチに挟まれた第２ベース半導体領域上部がストライプ幅Ｌとデバイ長Ｌ_Ｄを有し、
   ５０・Ｌ_Ｄ ≧ Ｌ
   の関係を満たす請求項２−４のいずれか１項記載の絶縁ゲート型サイリスタ。
6. 前記絶縁ゲート電極構造が、前記トレンチ表面に形成された酸化シリコン膜と、酸化シリコン膜上に堆積されたポリシリコン膜と、ポリシリコン膜上に堆積されたシリサイド膜とを含む請求項１−５のいずれか１項記載の絶縁ゲート型サイリスタ。
7. 前記トレンチが、前記第２ベース半導体領域の厚さの１／３以上を掘り込んで形成されている請求項１−６のいずれか１項記載の絶縁ゲート型サイリスタ。
8. 前記第１導電型がｐ型であり、前記第２導電型がｎ型である請求項１−７のいずれか１項記載の絶縁ゲート型サイリスタ。
9. 前記第１電流端子半導体領域が、高濃度ｐ型シリコン基板であり、前記第１ベース半導体領域が低濃度ｎ型シリコンのエピタキシャル層であり、前記第２ベース半導体領域が前記エピタキシャル層表面部にイオン注入で形成されたｐ型領域であり、前記第２電流端子半導体領域が前記ｐ型領域上部にイオン注入で形成された高濃度ｎ型領域である請求項８記載の絶縁ゲート型サイリスタ。
10. 前記第２ベース半導体領域が、前記第１ベース半導体領域中に形成されたウェル領域であり、
    さらに、前記ウェル領域を取り囲むように前記第１ベース半導体領域中に形成された、前記第１導電型のガードリングを有する、請求項１−９のいずれか１項記載の絶縁ゲート型サイリスタ。
11. 前記トレンチが複数形成され、前記絶縁ゲート電極構造が各トレンチ内にそれぞれ形成された請求項１−１０のいずれか１項記載の絶縁ゲート型サイリスタ。

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