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JP2837033B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2837033B2
JP2837033B2 JP4193986A JP19398692A JP2837033B2 JP 2837033 B2 JP2837033 B2 JP 2837033B2 JP 4193986 A JP4193986 A JP 4193986A JP 19398692 A JP19398692 A JP 19398692A JP 2837033 B2 JP2837033 B2 JP 2837033B2
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JP
Japan
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semiconductor layer
region
semiconductor
depth
outermost
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JP4193986A
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English (en)
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JPH0645612A (ja
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眞名 原田
克博 塚本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4193986A priority Critical patent/JP2837033B2/ja
Priority to GB9315031A priority patent/GB2269050B/en
Priority to DE4324481A priority patent/DE4324481C2/de
Publication of JPH0645612A publication Critical patent/JPH0645612A/ja
Priority to US08/383,672 priority patent/US5525821A/en
Application granted granted Critical
Publication of JP2837033B2 publication Critical patent/JP2837033B2/ja
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    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
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  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＰＮ接合を貫通して
トレンチが形成される半導体装置に関し、特に、トレン
チＭＯＳゲートを有するＭＯＳＦＥＴ、ＩＧＢＴ等に関
する。
【０００２】
【従来の技術】図２５は、従来のトレンチＭＯＳ構造の
ＩＧＢＴを示す断面図である。同図に示すように、Ｐ+
基板１の表面上にＮエピタキシャル層２が形成され、Ｎ
エピタキシャル層２上にＮ- エピタキシャル層３が形成
される。そして、Ｎ- エピタキシャル層３上に、ゲート
ポリシリコン７及びその周囲に形成された酸化膜６から
なるトレンチ分離層１０により、絶縁分離されて複数の
Ｐウェル領域４が形成される。各Ｐウェル領域４の表面
にＮ+ エミッタ領域５が形成される。そして、Ｎ+ エミ
ッタ領域５及びトレンチ分離層１０を含むＰウェル領域
４上の全面にエミッタ電極８が形成され、Ｐ+ 基板１の
裏面上にコレクタ電極９が形成される。
【０００３】このような構成において、図２６に示すよ
うに、エミッタ電極８を接地して、コレクタ電極９に所
定の正電圧を印加した状態で、ゲートポリシリコン７に
閾値電圧以上の駆動電圧を印加すると、Ｐウェル領域４
のゲートポリシリコン７の側壁に沿った領域にチャネル
が形成され、このチャネルを通じ電流が流れるため、Ｉ
ＧＢＴはオン状態となる。
【０００４】ゲートポリシリコン７に印加する駆動電圧
を閾値以下にすると、チャネルは消滅するため、ＩＧＢ
Ｔはオフ状態に移行する。このとき、コレクタ電圧は、
逆バイアス状態となるＰウェル領域４とＮ- エピタキシ
ャル層３との界面におけるＰＮ接合Ｊから、Ｎ- エピタ
キシャル層３方向に広がる空乏層によって保持される。
【０００５】
【発明が解決しようとする課題】従来のトレンチＭＯＳ
構造のＩＧＢＴは以上のように構成されており、Ｐウェ
ル領域４を絶縁分離するための複数のトレンチ分離層１
０のうち、最も外にあるトレンチ分離層１０の外側に分
離形成される最外のＰウェル領域４Ａも、他のＰウェル
領域４の形成深さと同じ形成深さで形成される。
【０００６】したがって、図２６に示すように、ＩＧＢ
Ｔのオフ状態で、コレクタ電圧を保持するＰＮ接合Ｊか
ら広がる空乏層中に入る最外のトレンチ分離層１０のボ
トムエッジ周辺領域Ｒ１に最も大きい電界集中が起こ
る。
【０００７】図２７はＩＧＢＴのオフ状態時における、
最外のトレンチ分離層のボトムエッジ近傍に生じる電位
分布（Ｆ１）と他のトレンチ分離層のボトムエッジ近傍
に生じる電位分布（Ｆ２）とを示し、図２８は、ＩＧＢ
Ｔのオフ状態時における、最外のトレンチ分離層のボト
ムエッジ近傍に生じる電界分布（Ｆ３）と他のトレンチ
分離層のボトムエッジ近傍に生じる電界分布（Ｆ４）を
示す。これらの図から明らかなように、最外のトレンチ
分離層のボトムエッジに生じる電界集中は、他のトレン
チ分離層のボトムエッジに生じる電界集中に比べ遥かに
大きいことがわかる。
【０００８】したがって、トレンチＭＯＳ構造のＩＧＢ
Ｔのように、ＰＮ接合部がトレンチ構造により分離され
る半導体装置において、該ＰＮ接合部に逆バイアスがか
かる場合、最外トレンチ構造のボトムエッジに生じる電
界集中が他の領域に比べ遥かに大きくなるため、半導体
装置のＰＮ接合部での耐圧である素子耐圧の低下を招く
という問題点があった。
【０００９】この発明は上記問題点を解決するためにな
されたもので、ＰＮ接合を分離する複数のトレンチ構造
のうち、最外のトレンチ構造のボトムエッジに生じる電
界集中を緩和し、素子耐圧の向上を図った半導体装置及
びその製造方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、一方主面と他方主面とを有する
第１の導電型の第１の半導体層と、前記第１の半導体層
の一方主面上に形成された第２の導電型の第２の半導体
層と、各々が前記第２の半導体層を貫通して選択的に形
成された、形成深さが同一である配列状の複数の分離層
とを備え、前記複数の分離層により、前記第２の半導体
層は複数の分割半導体領域に絶縁分離され、前記複数の
分割半導体領域のうち最も外側に位置する最外分割半導
体領域の形成深さが、他の分割半導体領域の形成深さよ
り深い。
【００１１】この発明にかかる請求項２記載の半導体装
置は、一方主面と他方主面とを有する第１の導電型の第
１の半導体層と、前記第１の半導体層の一方主面上に形
成された第２の導電型の第２の半導体層と、最外側の所
定のものが前記第２の半導体層を貫通せず、それ以外の
各々が前記第２の半導体層を貫通して選択的に形成され
た、形成深さが同一である配列状の複数の分離層とを備
え、前記最外側の所定のものを除く前記複数の分離層に
より、前記第２の半導体層は複数の分割半導体領域に絶
縁分離され、前記複数の分割半導体領域のうち最も外側
に位置する最外分割半導体領域は、そこに設けられる前
記最外側の所定の分離層が貫通できない形成深さを有す
る。
【００１２】この発明にかかる請求項３記載の半導体装
置は、一方主面と他方主面とを有する第１の導電型の第
１の半導体層と、前記第１の半導体層の一方主面上に形
成された第２の導電型の第２の半導体層と、各々が前記
第２の半導体層を貫通して選択的に形成された、形成深
さが同一である配列状の複数の分離層とを備え、前記複
数の分離層は第１の距離間隔で形成され、前記複数の分
離層により、前記第２の半導体層は複数の分割半導体領
域に絶縁分離され、前記複数の分割半導体領域のうち最
も外側に位置する最外分割半導体領域は、前記複数の分
離層のうち隣接する最外分離層から、前記第１の距離よ
り短い距離である第２の距離だけ離れた所から外側の領
域における形成深さが、他の分割半導体領域の形成深さ
より深い。
【００１３】この発明にかかる請求項４記載の半導体装
置の製造方法は、一方主面と他方主面とを有する第１の
導電型の第１の半導体層を準備するステップと、前記第
１の半導体層の一方主面上に第２の導電型の第２の半導
体層を形成するステップとを備え、前記第２の半導体層
は内側の第１の部分領域とその外側の第２の部分領域と
からなり、前記第１部分領域の形成深さである第１の深
さより、前記第２の部分領域の形成深さである第２の深
さの方が深く、前記第２の半導体層を貫通して選択的に
配列状の複数の分離層を、同一の深さで形成するステッ
プとをさらに備え、前記複数の分離層により、前記第２
の半導体層は複数の分割半導体領域に絶縁分離され、前
記複数の分割半導体領域のうち最も外側に位置する最外
分割半導体領域の形成深さが前記第２の深さに設定さ
れ、他の分割半導体領域の形成深さが前記第１の深さに
設定される。
【００１４】この発明にかかる請求項５記載の半導体装
置の製造方法は、一方主面と他方主面とを有する第１の
導電型の第１の半導体層を準備するステップと、前記第
１の半導体層の前記一方主面上に第２の導電型の第２の
半導体層を形成するステップとを備え、前記第２の半導
体層は内側の第１の部分領域とその外側の第２の部分領
域とからなり、前記第１部分領域の形成深さである第１
の深さより、前記第２の部分領域の形成深さである第２
の深さの方が深く、前記第２の前記第１の部分領域を貫
通し、前記第２の部分領域を貫通せずに、配列状の複数
の分離層を、同一の深さで形成するステップとをさらに
備え、前記複数の分離層のうち前記第１の部分領域を貫
通するものにより、前記第２の半導体層は複数の分割半
導体領域に絶縁分離され。
【００１５】この発明にかかる請求項６記載の半導体装
置の製造方法は、一方主面と他方主面とを有する第１の
導電型の第１の半導体層を準備するステップと、前記第
１の半導体層の一方主面上に第２の導電型の第２の半導
体層を形成するステップとを備え、前記第２の半導体層
は内側の第１の部分領域とその外側の第２の部分領域と
からなり、前記第１部分領域の形成深さである第１の深
さより、前記第２の部分領域の形成深さである第２の深
さの方が深く、前記第２の半導体層を貫通して配列状の
複数の分離層を、同一の深さで選択的に形成するステッ
プをさらに備え、前記複数の分離層は第１の距離間隔で
形成され、前記複数の分離層により前記第２の半導体層
は複数の分割半導体領域に絶縁分離され、前記複数の分
割半導体領域のうち最も外側に位置する最外分割半導体
領域は、前記複数の分離層のうち隣接する位置にある最
小分離層から、前記第１の距離より短い距離である第２
の距離だけ離れた所から外側の領域における形成深さが
前記第２の深さであり、前記第２の距離だけ離れた所か
ら内側の領域における形成深さが前記第１の深さであ
る。
【００１６】
【作用】この発明における請求項１記載の半導体装置及
び請求項４記載の半導体装置の製造方法で製造された半
導体装置は、複数の分割半導体領域のうち最も外側に位
置する最外分割半導体領域の形成深さが、他の分割半導
体領域のより深く形成される。
【００１７】したがって、最外分割半導体領域と第１の
半導体層との界面で形成されるＰＮ接合部の位置が、他
の分割半導体領域と第１の半導体層との界面で形成され
るＰＮ接合部の位置に比べ分離層の最深部に近くなる
か、分離層の最深部より深くなる。
【００１８】この発明における請求項２記載の半導体装
置及び請求項５記載の半導体装置の製造方法で製造され
た半導体装置は、複数の分割半導体領域のうち最も外側
に位置する最外分割半導体領域は、最外側の所定の分離
層を完全に覆って形成されるため、第１の半導体層と分
割半導体領域との界面におけるＰＮ接合が逆バイアス状
態となる場合に、前記最外分割半導体領域で覆われた所
定の分離層には電界集中は起きない。
【００１９】この発明における請求項３記載の半導体装
置及び請求項６記載の半導体装置の製造方法で製造され
た半導体装置は、複数の分割半導体領域のうち最外分割
半導体領域は複数の分離層のうち隣接する位置にある最
外分離層から、分離層の形成間隔である第１の距離より
短い距離である第２の距離だけ離れた所から外側の領域
における形成深さが、他の分割半導体領域より深く形成
される。
【００２０】したがって、第２の距離だけ離れた所から
外側領域における最外分割半導体領域と第１の半導体層
との界面で形成されるＰＮ接合部の位置が、他の分割半
導体領域と第１の半導体層との界面で形成されるＰＮ接
合部の位置に比べ分離層の最深部に近くなるか、分離層
の最深部より深くなる。
【００２１】
【実施例】図１は、この発明の第１の実施例の第１の態
様であるトレンチＭＯＳゲート構造のＩＧＢＴを示す断
面図である。同図に示すように、Ｐ+ 基板１の表面上に
Ｎエピタキシャル層２が形成され、Ｎエピタキシャル層
２上にＮ- エピタキシャル層３が形成される。そして、
Ｎ- エピタキシャル層３上に、ゲートポリシリコン７及
びその周囲に形成された酸化膜６からなる複数のトレン
チ分離層１０により、絶縁分離されて複数のＰウェル領
域４及びＰウェル領域４１が形成される。
【００２２】これらのトレンチ分離層１０は所定間隔で
規則性よく形成され、その形成深さも同一レベルに設定
される。各Ｐウェル領域４及び４１の表面にはそれぞれ
Ｎ+エミッタ領域５が形成される。そして、Ｎ+ エミッ
タ領域５及びトレンチ分離層１０を含むＰウェル領域４
及び４１上の全面にエミッタ電極８が形成され、Ｐ+基
板１の裏面上にコレクタ電極９が形成される。
【００２３】このとき、最外のトレンチ分離層１０Ａに
隣接して形成された最外のＰウェル領域４１の形成深さ
をトレンチ分離層１０の形成深さと同じにすることによ
り、最外Ｐウェル領域４１以外のＰウェル領域であるＰ
ウェル領域４の形成深さより深く設定する。
【００２４】このような構成において、図２に示すよう
に、エミッタ電極８を接地して、コレクタ電極９に所定
の正電圧を印加した状態で、ゲートポリシリコン７に閾
値電圧以上の駆動電圧を印加すると、Ｐウェル領域４の
ゲートポリシリコン７の側壁に沿った領域にチャネルが
形成され、このチャネルを通じ電流が流れるため、ＩＧ
ＢＴはオン状態となる。
【００２５】一方、エミッタ電極８とコレクタ電極９と
の間に、コレクタ電極９を正電圧とした電源電圧を印加
した状態で、ゲートポリシリコン７に印加する駆動電圧
が閾値以下の場合、ＩＧＢＴはオフ状態となる。
【００２６】オフ状態では、逆バイアス状態となるＰＮ
接合Ｊ１から、空乏層の多くはＮ-エピタキシャル層３
方向に延び、コレクタ電圧を保持する。そのときの電位
分布は、図２に示すようになり、最外のトレンチ分離層
１０Ａのボトムエッジ近傍領域ＲＡ１での電界集中は、
緩やかなものになり、図２６で示した従来例の最外のト
レンチ分離層１０のボトムエッジ近傍領域ＲＡ１での電
界集中に比べ大幅に緩和される。
【００２７】したがって、最外のトレンチ分離層１０の
ボトムエッジ近傍領域ＲＡ１に生じる電界が他のトレン
チ分離層のボトムエッジ近傍領域に生じる電界に比べて
ほとんど変わらなくなり、最外のトレンチ分離層１０の
ボトムエッジ近傍領域ＲＡ１に生じる電界でＩＧＢＴ自
体のＰＮ接合の耐圧である素子耐圧が決定されることは
なくなるため、ＩＧＢＴの素子耐圧が向上する。
【００２８】図３は第１の実施例のＩＧＢＴの第２の態
様を示す断面図である。同図に示すように、最外のＰウ
ェル領域４１′の形成深さを、他のＰウェル領域４の形
成深さより深く、かつトレンチ分離層１０（ゲートポリ
シリコン７及び酸化膜６）の形成深さより浅く設定して
いる。なお、他の構成は第１の実施例の第１の態様と同
様であるため、説明は省略する。
【００２９】図４は図３で示したＩＧＢＴのオフ状態時
における電位分布である。最外のトレンチ分離層１０の
ボトムエッジ近傍領域ＲＡ１′での電界集中は、緩やか
なものになり、図２６で示した従来例の最外のトレンチ
分離層１０のボトムエッジ近傍領域Ｒ１での電界集中に
比べ大幅に緩和される。
【００３０】したがって、第２の態様は、第１の態様と
同様の効果を奏する。しかしながら、図２と図４とを比
較からわかるように、第１の態様方が第２の態様より電
界集中の緩和度合いが顕著であり、その点から第１の態
様の方が第２の態様より優れていることがわかる。
【００３１】図５は第１の実施例のＩＧＢＴの第３の態
様を示す断面図である。同図に示すように、最外のＰウ
ェル領域４１′′の形成深さを、トレンチ分離層１０の
形成深さより深く設定している。なお、他の構成は第１
の態様と同様であるため、説明は省略する。
【００３２】図６は図５で示したＩＧＢＴのオフ状態時
における電位分布である。最外のトレンチ分離層１０の
ボトムエッジ近傍領域の電界集中はなくなる。一方、最
外のＰウェル領域４１′′のＰＮ接合部Ｊ１′′のボト
ムエッジ近傍領域ＲＡ１′′に少し電界集中が生じる。
しかしながら、領域ＲＡ１′′での電界集中は比較的緩
やかであり、図２６で示した従来例の最外のトレンチ分
離層１０のボトムエッジ近傍領域Ｒ１での電界集中に比
べ大幅に緩和される。
【００３３】したがって、第３の態様は、第１の態様と
同様の効果を奏する。しかしながら、図２と図６との比
較からわかるように、第１の態様の領域ＲＡ１の方が第
３の態様の領域ＲＡ１′′より電界集中の緩和度合いが
顕著であり、その点から第１の態様の方が第３の態様よ
り優れていることがわかる。また、Ｐウェル領域４１を
深く形成しすぎると、その分Ｎ- エピタキシャル層３の
厚みが薄くなりＰＮ接合の耐圧低下を招く虞があるた
め、この点からも第１の態様方が第３の態様より優ると
いえる。
【００３４】図７は、この発明の第２の実施例であるト
レンチＭＯＳゲート構造のＩＧＢＴを示す断面図であ
る。同図に示すように、Ｐ+ 基板１の表面上にＮエピタ
キシャル層２が形成され、Ｎエピタキシャル層２上にＮ
- エピタキシャル層３が形成される。そして、Ｎ- エピ
タキシャル層３上に、ゲートポリシリコン７及びその周
囲に形成された酸化膜６からなる複数のトレンチ分離層
１０により、絶縁分離されて複数のＰウェル領域４及び
Ｐウェル領域４２が形成される。
【００３５】これらのトレンチ分離層１０は所定間隔で
規則性よく形成され、その形成深さも同一レベルに設定
される。各Ｐウェル領域４及び４２の表面にＮ+ エミッ
タ領域５が形成される。そして、Ｎ+ エミッタ領域５及
びトレンチ分離層１０を含むＰウェル領域４及び４２上
の全面にエミッタ電極８が形成され、Ｐ+ 基板１の裏面
上にコレクタ電極９が形成される。
【００３６】このとき、Ｐウェル領域４２は、最外のト
レンチ分離層１０Ａを覆って所定の深さで形成される。
そして、Ｐウェル領域４２は、最外のトレンチ分離層１
０Ａから外部方向（トレンチ分離層１０が形成されてい
ない領域側の方向）の領域においても、その形成深さが
前記所定の深さで、トレンチ分離層１０の形成深さより
深く一定に形成される。
【００３７】第２の実施例のＩＧＢＴは、オン状態にお
いて、最外のトレンチ分離層１０Ａ内のゲートポリシリ
コン７の側壁に沿ったＰウェル領域４表面にはチャネル
が形成されず、ＭＯＳ動作を行わない。また、Ｐウェル
領域４２に覆われる最外側のトレンチ分離層１０は２つ
以上にしてもよいが、ＭＯＳ動作を行わないゲートポリ
シリコン７を必要以上に増やすと、ＩＧＢＴのオン動作
に支障を来すため、Ｐウェル領域４２に覆われるトレン
チ分離層１０は少ない方が望ましい。
【００３８】このような構成において、図８に示すよう
に、エミッタ電極８とコレクタ電極９との間に、コレク
タ電極を正電圧とした電源電圧が印加される。この状態
で、ゲートポリシリコンに印加する駆動電圧が閾値以下
の場合、ＩＧＢＴはオフ状態となる。
【００３９】オフ状態では、逆バイアス状態となるＰＮ
接合Ｊ２から、空乏層の多くはＮ-エピタキシャル層３
の方向に延び、コレクタ電圧を保持する。このとき、最
外のトレンチ分離層１０Ａは、すべてＰウェル領域４２
で覆われるため、図８に示すように、最外のトレンチ分
離層１０Ａのボトムエッジ近傍領域ＲＡ２には電界集中
は全く生じない。
【００４０】したがって、最外のトレンチ分離層１０の
ボトムエッジ近傍領域ＲＡ２に生じる電界集中がまった
くなくなり、最外のトレンチ分離層１０のボトムエッジ
近傍領域ＲＡ２に生じる電界でＩＧＢＴのＰＮ接合の耐
圧である素子耐圧が決定されることはなくなるため、Ｉ
ＧＢＴの素子耐圧が向上する。 このとき、Ｐウェル領
域４２における段差部１２の近傍領域ＲＡ２′で若干の
電界集中が生じるが、Ｐウェル領域４２とＰウェル領域
４との形成深さの差を必要最小限に抑えることにより、
ＩＧＢＴの素子耐圧の低下を招かないレベルに抑えるこ
とができる。
【００４１】また、Ｐウェル領域４２を深く形成しすぎ
ると、その分、Ｎ- エピタキシャル層３の厚みが減少す
ることにより、ＰＮ接合の耐圧低下が招く虞がある。し
たがって、この点から、Ｐウェル領域４２の形成深さ
は、トレンチ分離層１０を完全に覆うことができる深さ
で、最低レベルの深さがに設定することが望ましい。
【００４２】図９は、この発明の第３の実施例であるト
レンチＭＯＳゲート構造のＩＧＢＴを示す断面図であ
る。同図に示すように、Ｐ+ 基板１の表面上にＮエピタ
キシャル層２が形成され、Ｎエピタキシャル層２上にＮ
- エピタキシャル層３が形成される。そして、Ｎ- エピ
タキシャル層３上に、ゲートポリシリコン７及びその周
囲に形れた酸化膜６からなるトレンチ分離層１０により
絶縁分離されて複数のＰウェル領域４及びＰウェル領域
４３が形成される。
【００４３】これらのトレンチ分離層１０は所定間隔Ｄ
Ｄで規則性よく形成され、その形成深さも同一レベルに
設定される。各Ｐウェル領域４及び４３の表面にそれぞ
れＮ+ エミッタ領域５が形成される。そして、Ｎ+ エミ
ッタ領域５及びトレンチ分離層１０を含むＰウェル領域
４及び４３上の全面にエミッタ電極８が形成され、Ｐ+
基板１の裏面上にコレクタ電極９が形成される。
【００４４】このとき、最外のトレンチ分離層１０の外
部に形成された最外のＰウェル領域４３は、最外のトレ
ンチ分離層１０Ａから距離Ｌ（＜ＤＤ）内の領域におい
て、Ｐウェル領域４と同じ深さで形成し、ゲートポリシ
リコン７Ａから距離Ｌ以上離れた領域において、トレン
チ分離層１０と同程度の深さで形成する。
【００４５】前述したように、最外のＰウェル領域４３
の深く形成した領域と最外のトレンチ分離層１０との距
離Ｌは、トレンチ分離層１０，１０間の距離（トレンチ
間距離）ＤＤ以下の距離に設定している。これは、距離
Ｌをトレンチ間距離ＤＤより長く設定すると、最外のト
レンチ分離層１０Ａのボトムエッジに生じる電界集中の
集中度合いが、従来と同様の理由で、他のトレンチ分離
層１０のボトムエッジに生じる電界集中の度合いよりも
高くなることにより、最外のトレンチ分離層１０Ａのボ
トムエッジに生じる電界によりＩＧＢＴの素子耐圧が決
定されてしまう問題を回避するためである。
【００４６】このような構成において、図１０に示すよ
うに、エミッタ電極８とコレクタ電極９との間に、コレ
クタ電極９を正電圧とした電源電圧を印加する。この状
態で、ゲートポリシリコン７に印加する駆動電圧が閾値
以下の場合、ＩＧＢＴはオフ状態となる。
【００４７】オフ状態では、逆バイアス状態となるＰＮ
接合Ｊ３から、空乏層の多くはＮ-エピタキシャル層３
方向に延び、コレクタ電圧を保持する。そのときの電位
分布は、図１０に示すように、最外のトレンチ分離層１
０のボトムエッジ近傍領域ＲＡ３での電界集中は、他の
トレンチ分離層１０のボトムエッジ近傍領域での電界集
中と同程度に緩和される。
【００４８】したがって、第１及び第２の実施例同様、
最外のトレンチ分離層１０のボトムエッジ近傍領域ＲＡ
３に生じる電界が他の領域に比べてほとんど変わらなく
なり、最外のトレンチ分離層１０のボトムエッジ近傍領
域ＲＡ３に生じる電界でＩＧＢＴのＰＮ接合の耐圧であ
る素子耐圧が決定されることはなくなるため、ＩＧＢＴ
の素子耐圧が向上する。
【００４９】図１１は、この発明の第４の実施例である
トレンチＭＯＳゲート構造のＩＧＢＴを示す断面図であ
る。同図に示すように、Ｎ- エピタキシャル層３の表面
におけるＰウェル領域４１より外部方向の領域（Ｐウェ
ル領域４の形成されていない方向の領域）に、Ｐ型ガー
ドリング領域４４がＰウェル領域４１の形成深さと同程
度の深さで形成される。なお、１１はチャネルストッパ
としてのＮ+ 拡散領域、１２は絶縁膜である。また、他
の構成は、第１の実施例のＩＧＢＴと同様であるため、
説明は省略する。
【００５０】図１２は、オフ状態時における第４の実施
例のＩＧＢＴの電位分布を示す断面説明図である。同図
に示すように、Ｐウェル領域４１の形成深さとＰ型ガー
ドリング領域４４との形成深さとを同程度に設定するこ
とにより、Ｐウェル領域４１，Ｐ型ガードリング領域４
４間においても、なめらかな電位分布が得られる。この
ため、Ｐウェル領域４１，Ｐ型ガードリング領域４４間
に、素子耐圧を低下させるような電界集中が生じること
はない。
【００５１】同様に、第２の実施例のＩＧＢＴにおい
て、Ｎ- エピタキシャル層３の表面におけるＰウェル領
域４２より外部方向の領域（Ｐウェル領域４の形成され
ていない方向の領域）に、Ｐ型ガードリング領域４４に
相当するガードリング領域の形成深さをＰウェル領域４
２の形成深さと同程度の深さに設定することにより、第
４の実施例と同様の効果を得ることができる。
【００５２】同じく、第３の実施例のＩＧＢＴにおい
て、Ｎ- エピタキシャル層３の表面におけるＰウェル領
域４３より外部方向の領域（Ｐウェル領域４の形成され
ていない方向の領域）に、Ｐ型ガードリング領域４４に
相当するガードリング領域の形成深さをＰウェル領域４
３の深く形成した領域の形成深さと同程度の深さに設定
することにより、第４の実施例と同様の効果を得ること
ができる。
【００５３】図１３〜図２３は第１の実施例のＩＧＢＴ
の製造方法を示す図であり、図１３〜図１９は断面図で
あり、図２０〜図２３は平面図である。以下、これらの
図を参照しつつ第１の実施例のＩＧＢＴの製造方法の説
明を行う。
【００５４】まず、図１３に示すように、Ｐ+ 基板１上
にエピタキシャル法によりＮエピタキシャル層２を形成
し、さらに、このＮエピタキシャル層２上にエピタキシ
ャル法によりＮ- エピタキシャル層３を形成する。
【００５５】そして、図１４に示すように、Ｎ- エピタ
キシャル層３の表面からボロン等のＰ型不純物をデポジ
ションし、Ｎ- エピタキシャル層３の表面にＰデポジシ
ョン領域４５を形成する。この際、Ｐ型の不純物のデポ
ジションは、図２０の斜線領域２１上に、イオン注入法
等により行われる。なお、図２０のＡ−Ａ断面が図１４
に相当する。
【００５６】そして、図１５に示すように、Ｐデポジシ
ョン領域４５上の一部にパターニングされたマスク材３
１を形成する。そして、マスク材３１をマスクとして、
Ｐ型の不純物を再びＰデポジション領域４５にデポジシ
ョンすることにより、Ｐデポジション領域４５よりデポ
ジションした不純物量が多いＰデポジション領域４６を
形成する。図２１に、Ｐデポジション領域４５とＰデポ
ジション領域４６との平面構造を示す。なお、図２１の
Ｂ−Ｂ断面が図１５に相当する。
【００５７】この際、パターニングされたマスク材３１
の形状を調整することにより、Ｐデポジション領域４６
の形成幅ＷＰ（図２１参照）をＬ１に決定する。
【００５８】そして、Ｐデポジション領域４５及びＰデ
ポジション領域４６に対し熱処理を施すことにより、図
１６に示すように、形成深さｄ４７のＰ領域４７と形成
深さｄ４８（＞ｄ４７）のＰ領域４８を形成する。な
お、４９は酸化膜である。
【００５９】次に、図１７に示すようにパターニング処
理し、パターニングされたマスク材３２形成し、マスク
材３２をマスクとして、選択的にヒソ等のＮ型の不純物
をＰ領域４７及び４８の表面にデポジションし、その
後、熱処理によって拡散することにより、Ｎ+ 拡散領域
１５を形成する。図２２はＮ+ 拡散領域１５を示す平面
図である。図２２のＣ−Ｃ断面が図１７に相当する。
【００６０】その後、図１８に示すように、Ｎ+ 拡散領
域１５の表面から、Ｐ領域４７を突き抜けて、深さがＰ
領域４８の形成深さと同程度の複数のトレンチ５０を選
択的に形成する。この際、最外のトレンチ５０ＡがＰ領
域４７とＰ領域４８との境界近傍に形成されるようにす
る。その結果、トレンチ５０によりＰ領域４７及びＰ領
域４８が絶縁分離されることにより、形成深さｄ４７の
Ｐウェル領域４と、形成深さｄ４８のＰウェル領域４１
が形成される。そして、各Ｐウェル領域４及びＰウェル
領域４１それぞれの表面にＮ+ エミッタ領域５が形成さ
れる。
【００６１】そして、図１９に示すように、各トレンチ
５０の内周全面に薄い酸化膜を形成し、さらに、表面に
酸化膜が形成されたトレンチ５０内部にそれぞれポリシ
リコンを埋め込むことにより、ゲートポリシリコン７を
形成する。その後、ゲートポリシリコン７の表面に酸化
膜を形成し、ゲートポリシコン７の周囲を覆った酸化膜
６を形成することにより、ゲートポリシリコン７及び酸
化膜６からなるトレンチ分離層１０が完成する。そし
て、全面にエミッタ電極８を形成し、Ｐ+ 基板１の裏面
全面にコレクタ電極９を形成して、ＩＧＢＴが完成す
る。図２３は、完成されたＩＧＢＴの平面図であり、同
図のＤ−Ｄ断面が図１９に相当する。
【００６２】同様な方法で第２の実施例のＩＧＢＴの製
造を行うことができる。以下、第１の実施例のＩＧＢＴ
の製造方法と異なる点を中心にして述べる。
【００６３】まず、Ｐデポジション領域４５の形成まで
は第１の実施例のＩＧＢＴの製造方法と同様であるた
め、説明は省略する。
【００６４】Ｐデポジション領域４５の形成後、図１５
に示すように、Ｐデポジション領域４５上の一部にパタ
ーニングされたマスク材３１を形成する。そして、マス
ク材３１をマスクとして、Ｐ型の不純物を再びＰデポジ
ション領域４５にデポジションすることにより、Ｐデポ
ジション領域４５よりデポジションした不純物量が多い
Ｐデポジション領域４６を形成する。
【００６５】この際、パターニングされたマスク材３１
の形状を調整することにより、Ｐデポジション領域４６
の形成幅ＷＰ（図２１参照）をＬ２に決定することによ
り、Ｐデポジション領域４６を第１の実施例のデポジシ
ョン領域４６より内側に延長して形成する。
【００６６】以後、Ｎ+ 拡散領域１５を形成するまでの
工程は第１の実施例のＩＧＢＴの製造方法と同様である
ため、説明は省略する。
【００６７】Ｎ+ 拡散領域１５の形成後、図１８に示す
ように、Ｎ+ 拡散領域１５の表面から、Ｐ領域４７を突
き抜けて複数のトレンチ５０を選択的に形成する。この
際、最外のトレンチ５０ＡがＰ領域４８内に埋め込まれ
るように形成する。その結果、トレンチ５０によりＰ領
域４７及びＰ領域４８が絶縁分離されることにより、Ｐ
ウェル領域４と最外のトレンチ５０Ａを覆ったＰウェル
領域４２とを形成する。
【００６８】以後の製造方法は第１の実施例のＩＧＢＴ
の製造方法と同様であるため、説明は省略する。
【００６９】同様な方法で第３の実施例のＩＧＢＴの製
造を行うことができる。以下、第１の実施例のＩＧＢＴ
の製造方法と異なる点を中心にして述べる。
【００７０】まず、Ｐデポジション領域４５の形成まで
は第１の実施例のＩＧＢＴの製造方法と同様であるた
め、説明は省略する。
【００７１】Ｐデポジション領域４５の形成後、図１５
に示すように、Ｐデポジション領域４５上の一部にパタ
ーニングされたマスク材３１を形成する。そして、マス
ク材３１をマスクとして、Ｐ型の不純物を再びＰデポジ
ション領域４５にデポジションすることにより、Ｐデポ
ジション領域４５よりデポジションした不純物量が多い
Ｐデポジション領域４６を形成する。
【００７２】この際、パターニングされたマスク材３１
の形状を調整することにより、Ｐデポジション領域４６
の形成幅ＷＰ（図２１参照）をＬ３に決定することによ
り、Ｐデポジション領域４６を第１の実施例のデポジシ
ョン領域４６より短くして形成する。
【００７３】以後、Ｎ+ 拡散領域１５を形成するまでの
工程は第１の実施例のＩＧＢＴの製造方法と同様である
ため、説明は省略する。
【００７４】その後、図１８に示すように、Ｎ+ 拡散領
域１５の表面から、Ｐ領域４７を突き抜けて、深さがＰ
領域４８の形成深さと同程度の複数のトレンチ５０を選
択的に形成する。この際、最外のトレンチ５０ＡをＰ領
域４８から距離Ｌ離れた位置にあるＰ領域４７を突き抜
けるように形成する。その結果、トレンチ５０によりＰ
領域４７及びＰ領域４８が絶縁分離されることにより、
形成深さｄ４７の複数のＰウェル領域４と、最外のトレ
ンチ５０Ａから距離Ｌまでの形成深さがｄ４７で、最外
のトレンチ５０Ａから距離Ｌ以上離れた領域の形成深さ
がｄ４８のＰウェル領域４３とが形成される。そして、
各Ｐウェル領域４及びＰウェル領域４３それぞれの表面
にＮ+ エミッタ領域５が形成される。
【００７５】以後の製造方法は第１の実施例のＩＧＢＴ
の製造方法と同様であるため、説明は省略する。
【００７６】なお、第４の実施例のＩＧＢＴのＰ型ガー
ドリング領域４４は、Ｐデポジション領域４５，４６の
重復領域をＮ- エピタキシャル層３上のガードリング形
成領域にも形成し、熱処理を行うことにより形成するこ
とができる。
【００７７】第１〜第４の実施例で示した例はすべてト
レンチＭＯＳゲートを有するＩＧＢＴを示したが、図２
９に示すように、第１〜第４の実施例のＩＧＢＴのＰ+
基板１をＮ+ 基板１０１に置き換え、Ｎエピタキシャル
層２を省略した構造のトレンチＭＯＳゲートを有するＭ
ＯＳＦＥＴとして、この発明を適用することができる。
【００７８】図２４はこの発明の基本構成を示す説明図
である。同図に示すように、第１の導電型の第１の半導
体層１３１と第２の導電型の第２の半導体層１３２とに
よりＰＮ接合を形成し、該ＰＮ接合がトレンチ構造の分
離層１３３により分離される構造を有する半導体装置す
べてに対してこの発明を適応することができる。
【００７９】
【発明の効果】以上説明したように、この発明の請求項
１記載の半導体装置及び請求項４記載の半導体装置の製
造方法で製造された半導体装置によれば、複数の分割半
導体領域のうち最も外側に位置する最外分割半導体領域
の形成深さが、他の分割半導体領域のより深く形成され
る。
【００８０】したがって、最外分割半導体領域と第１の
半導体層との界面で形成されるＰＮ接合部の位置が、他
の分割半導体領域と第１の半導体層との界面で形成され
るＰＮ接合部の位置に比べ分離層の最深部に近くなる
か、分離層の最深部より深くなるため、第１の半導体層
と分割半導体領域との界面におけるＰＮ接合が逆バイア
ス状態となる場合に、最外分割半導体領域に隣接する最
外の分離層のボトムエッジ近傍に生じる電界集中が緩和
される。
【００８１】その結果、半導体装置の第１の半導体層と
分割半導体領域との界面で形成されるＰＮ接合の耐圧で
ある素子耐圧が向上する。
【００８２】この発明における請求項２記載の半導体装
置及び請求項５記載の半導体装置の製造方法で製造され
た半導体装置は、複数の分割半導体領域のうち最も外側
に位置する最外分割半導体領域は、最外側の所定の分離
層を完全に覆って形成されるため、第１の半導体層と分
割半導体領域との界面におけるＰＮ接合が逆バイアス状
態となる場合に前記最外分割半導体領域で覆われた所定
の分離層には電界集中は起きない。
【００８３】その結果、半導体装置の第１の半導体層と
分割半導体領域との界面で形成されるＰＮ接合の耐圧で
ある素子耐圧が向上する。
【００８４】この発明における請求項３記載の半導体装
置及び請求項６記載の半導体装置の製造方法で製造され
た半導体装置は、複数の分割半導体領域のうち最外分割
半導体領域は記複数の分離層のうち隣接する位置にある
最外分離層から、分離層の形成間隔である第１の距離よ
り短い距離である第２の距離だけ離れた所から外側の領
域における形成深さが、他の分割半導体領域より深く形
成される。
【００８５】したがって、第２の距離だけ離れた所から
外側の領域における最外分割半導体領域と第１の半導体
層との界面で形成されるＰＮ接合部の位置が、他の分割
半導体領域と第１の半導体層との界面で形成されるＰＮ
接合部の位置に比べ分離層の最深部に近くなるか、分離
層の最深部より深くなるため、第１の半導体層と分割半
導体領域との界面におけるＰＮ接合が逆バイアス状態と
なる場合に、最外分割半導体領域に隣接する最外の分離
層のボトムエッジ近傍に生じる電界集中が緩和される。
その結果、半導体装置の第１の半導体層と分割半導体領
域との界面で形成されるＰＮ接合の耐圧である素子耐圧
が向上する。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるＩＧＢＴの第１
の態様の構造を示す断面図である。
【図２】第１の実施例のＩＧＢＴの第１の態様のオフ状
態時の電位分布を示す説明図である。
【図３】この発明の第１の実施例であるＩＧＢＴの第２
の態様の構造を示す断面図である。
【図４】第１の実施例のＩＧＢＴの第２の態様のオフ状
態時の電位分布を示す説明図である。
【図５】この発明の第１の実施例であるＩＧＢＴの第３
の態様の構造を示す断面図である。
【図６】第１の実施例のＩＧＢＴの第３の態様のオフ状
態時の電位分布を示す説明図である。
【図７】この発明の第２の実施例であるＩＧＢＴの構造
を示す断面図である。
【図８】第２の実施例のＩＧＢＴのオフ状態時の電位分
布を示す説明図である。
【図９】この発明の第３の実施例であるＩＧＢＴの構造
を示す断面図である。
【図１０】第３の実施例のＩＧＢＴのオフ状態時の電位
分布を示す説明図である。
【図１１】この発明の第４の実施例であるＩＧＢＴの構
造を示す断面図である。
【図１２】第４の実施例のＩＧＢＴのオフ状態時の電位
分布を示す説明図である。
【図１３】第１〜第３の実施例のＩＧＢＴの製造方法を
示す断面図である。
【図１４】第１〜第３の実施例のＩＧＢＴの製造方法を
示す断面図である。
【図１５】第１〜第３の実施例のＩＧＢＴの製造方法を
示す断面図である。
【図１６】第１〜第３の実施例のＩＧＢＴの製造方法を
示す断面図である。
【図１７】第１〜第３の実施例のＩＧＢＴの製造方法を
示す断面図である。
【図１８】第１〜第３の実施例のＩＧＢＴの製造方法を
示す断面図である。
【図１９】第１〜第３の実施例のＩＧＢＴの製造方法を
示す断面図である。
【図２０】第１〜第３の実施例のＩＧＢＴの製造方法を
示す平面図である。
【図２１】第１〜第３の実施例のＩＧＢＴの製造方法を
示す平面図である。
【図２２】第１〜第３の実施例のＩＧＢＴの製造方法を
示す平面図である。
【図２３】第１〜第３の実施例のＩＧＢＴの製造方法を
示す平面図である。
【図２４】この発明の基本構造を示す断面図である。
【図２５】従来のＩＧＢＴの構造を示す断面図である。
【図２６】従来のＩＧＢＴのオフ状態時を電位分布を示
す説明図である。
【図２７】従来のＩＧＢＴのオフ状態時の電位分布のシ
ミュレーション結果を示すグラフである。
【図２８】従来のＩＧＢＴのオフ状態時の電界分布のシ
ミュレーション結果を示すグラフである。
【図２９】この発明をトレンチＭＯＳゲートを有するＭ
ＯＳＦＥＴに適用した例を示す断面図である。
【符号の説明】
１ Ｐ+ 基板 ２ Ｎエピタキシャル層 ３ Ｎ- エピタキシャル層 ４ Ｐウェル領域 ５ Ｎ+ エミッタ領域 ６ 絶縁膜 ７ ゲートポリシリコン ８ エミッタ電極 ９ コレクタ電極 ４１ （最外）Ｐウェル領域 ４２ （最外）Ｐウェル領域 ４３ （最外）Ｐウェル領域

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 一方主面と他方主面とを有する第１の導
    電型の第１の半導体層と、 前記第１の半導体層の一方主面上に形成された第２の導
    電型の第２の半導体層と、 各々が前記第２の半導体層を貫通して選択的に形成され
    た、形成深さが同一である配列状の複数の分離層とを備
    え、 前記複数の分離層により、前記第２の半導体層は複数の
    分割半導体領域に絶縁分離され、前記複数の分割半導体
    領域のうち最も外側に位置する最外分割半導体領域の形
    成深さが、他の分割半導体領域の形成深さより深いこと
    を特徴とする半導体装置。
  2. 【請求項２】 一方主面と他方主面とを有する第１の導
    電型の第１の半導体層と、 前記第１の半導体層の一方主面上に形成された第２の導
    電型の第２の半導体層と、 最外側の所定のものが前記第２の半導体層を貫通せず、
    それ以外の各々が前記第２の半導体層を貫通して選択的
    に形成された、形成深さが同一である配列状の複数の分
    離層とを備え、 前記最外側の所定のものを除く前記複数の分離層によ
    り、前記第２の半導体層は複数の分割半導体領域に絶縁
    分離され、前記複数の分割半導体領域のうち最も外側に
    位置する最外分割半導体領域は、そこに設けられる前記
    最外側の所定の分離層が貫通できない形成深さを有する
    ことを特徴とする半導体装置。
  3. 【請求項３】 一方主面と他方主面とを有する第１の導
    電型の第１の半導体層と、 前記第１の半導体層の一方主面上に形成された第２の導
    電型の第２の半導体層と、 各々が前記第２の半導体層を貫通して選択的に形成され
    た、形成深さが同一である配列状の複数の分離層とを備
    え、前記複数の分離層は第１の距離間隔で形成され、前
    記複数の分離層により、前記第２の半導体層は複数の分
    割半導体領域に絶縁分離され、 前記複数の分割半導体領域のうち最も外側に位置する最
    外分割半導体領域は、前記複数の分離層のうち隣接する
    最外分離層から、前記第１の距離より短い距離である第
    ２の距離だけ離れた所から外側の領域における形成深さ
    が、他の分割半導体領域の形成深さより深いことを特徴
    とする半導体装置。
  4. 【請求項４】 一方主面と他方主面とを有する第１の導
    電型の第１の半導体層を準備するステップと、 前記第１の半導体層の一方主面上に第２の導電型の第２
    の半導体層を形成するステップとを備え、前記第２の半
    導体層は内側の第１の部分領域とその外側の第２の部分
    領域とからなり、前記第１部分領域の形成深さである第
    １の深さより、前記第２の部分領域の形成深さである第
    ２の深さの方が深く、 前記第２の半導体層を貫通して選択的に、形成深さが同
    じ配列状の複数の分離層を形成するステップとをさらに
    備え、前記複数の分離層により、前記第２の半導体層は
    複数の分割半導体領域に絶縁分離され、前記複数の分割
    半導体領域のうち最も外側に位置する最外分割半導体領
    域の形成深さが前記第２の深さに設定され、他の分割半
    導体領域の形成深さが前記第１の深さに設定される半導
    体装置の製造方法。
  5. 【請求項５】 一方主面と他方主面とを有する第１の導
    電型の第１の半導体層を準備するステップと、 前記第１の半導体層の前記一方主面上に第２の導電型の
    第２の半導体層を形成するステップとを備え、前記第２
    の半導体層は内側の第１の部分領域とその外側の第２の
    部分領域とからなり、前記第１部分領域の形成深さであ
    る第１の深さより、前記第２の部分領域の形成深さであ
    る第２の深さの方が深く、 前記第２の半導体層の前記第１の部分領域を貫通し、前
    記第２の部分領域を貫通せずに、形成深さが同じである
    配列状の複数の分離層を選択的に形成するステップとを
    さらに備え、前記複数の分離層のうち前記第１の部分領
    域を貫通するものにより、前記第２の半導体層は複数の
    分割半導体領域に絶縁分離される半導体装置の製造方
    法。
  6. 【請求項６】 一方主面と他方主面とを有する第１の導
    電型の第１の半導体層を準備するステップと、 前記第１の半導体層の一方主面上に第２の導電型の第２
    の半導体層を形成するステップとを備え、前記第２の半
    導体層は内側の第１の部分領域とその外側の第２の部分
    領域とからなり、前記第１部分領域の形成深さである第
    １の深さより、前記第２の部分領域の形成深さである第
    ２の深さの方が深く、 前記第２の半導体層を貫通して、形成深さが同じである
    配列状の複数の分離層を選択的に形成するステップをさ
    らに備え、前記複数の分離層は第１の距離間隔で形成さ
    れ、前記複数の分離層により前記第２の半導体層は複数
    の分割半導体領域に絶縁分離され、前記複数の分割半導
    体領域のうち最も外側に位置する最外分割半導体領域
    は、前記複数の分離層のうち隣接する位置にある最外分
    離層から、前記第１の距離より短い距離である第２の距
    離だけ離れた所から外側の領域における形成深さが前記
    第２の深さであり、前記第２の距離だけ離れた所から内
    側の領域における形成深さが前記第１の深さである半導
    体装置の製造方法。
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