KR100555280B1

KR100555280B1 - 반도체 장치 및 그 제조 방법

Info

Publication number: KR100555280B1
Application number: KR1020040066841A
Authority: KR
Inventors: 온다마사히또; 구보히로또시; 미야하라쇼우지; 이시다히로야스
Original assignee: 산요덴키가부시키가이샤
Priority date: 2003-09-25
Filing date: 2004-08-24
Publication date: 2006-03-03
Also published as: US20050073004A1; TW200512938A; CN100463219C; JP2005101334A; TWI244766B; KR20050030538A; CN1601756A; US7230300B2

Abstract

종래의 파워 MOSFET에서는, 폭이 넓은 애뉼러(annular)와 실드 메탈에 의해, 주변의 반전 방지를 실현하고 있어, 주변 영역의 면적이 커지기 때문에, 소자 영역의 면적 확대에 한계가 있었다. 본 발명에서는 MIS(MOS) 구조의 반전 방지 영역을 형성한다. 그 폭은 예를 들면 폴리실리콘 폭만 있으면 되고, 트렌치 깊이 방향으로 산화막 면적을 확보할 수 있다. 이에 의해, 주변 영역의 면적을 넓게 취하지 않아도 누설 전류를 저감할 수 있어, 소자 영역이 확대되기 때문에 MOSFET의 온 저항을 저감할 수 있다.

반도체 기판, MOSFET, 트렌치, 폴리실리콘

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 반도체 장치를 도시하며, (a)는 평면도, (b)는 단면도.

도 2는 본 발명의 반도체 장치를 설명하는 단면도.

도 3은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.

도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.

도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.

도 6은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.

도 7은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.

도 8은 종래의 반도체 장치를 설명하는 단면도.

도 9는 종래의 반도체 장치의 제조 방법을 설명하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1, 31 : N⁺형 실리콘 반도체 기판

2, 32 : 드레인 영역

3, 33 : 가드링

4, 34 : 채널층

5 : CVD 산화막

6 : 트렌치 개구부

7 : 제1 트렌치

8 : 제2 트렌치

11a : 산화막

11b, 41 : 게이트 산화막

13a : 폴리실리콘

13b, 43 : 게이트 전극

14, 44 : 보디 영역

15, 45 : 소스 영역

16, 46 : 층간 절연막

17 : 소스 전극

18, 48 : 게이트 연결 전극

19, 49 : 실드 메탈

20 : 고농도 불순물 영역

21, 51 : 소자 영역

22 : 주변 영역

23 : 반전 방지 영역

25, 52 : MOSFET

37 : 트렌치

50 : 애뉼러

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 주변 영역에서 공핍층의 확대를 차단하여 내압의 향상 및 누설 전류의 억제를 도모하는 반도체 장치 및 그 제조 방법에 관한 것이다.

디스크리트 디바이스는, 반도체 기판에 불순물을 확산한 소자 영역을 갖고 있다. 동작 시에는 인가되는 전압에 따라, 소자(확산) 영역으로부터 반도체 기판 내에 공핍층이 넓어져서 내압을 확보하고 있지만, 주변에는 기판 표면의 반전을 방지하는 영역이 필요해진다.

도 8에 종래의 반도체 장치의 주변 영역 부근의 단면도를 도시한다. 여기에서 소자 영역(51)은, 예를 들면 트렌치 구조의 파워 MOSFET(52)이 형성된 영역과 그 주변의 채널층(34) 및 가드링(33)이 형성되는 영역을 말한다. 가드링(33)은, 채널층(34)보다 깊은 채널층(34)과 동일 도전형의 영역으로 소자 영역(51) 주변부에서의 전계 집중을 완화하고 있다. 또한, 게이트 전극(43)에 게이트 전압을 인가하기 위해, 폴리실리콘(43c)은 게이트 연결 전극(48)에 접속한다.

또한, 게이트 연결 전극(48)의 외측에는 실드 메탈(49)을 형성하고, 그 바로 아래의 기판 표면에는 고농도 불순물을 확산한 애뉼러(annular)(50)를 형성하여, 기판 표면의 반전을 방지한다.

도 9를 이용하여 종래의 반도체 장치의 제조 방법을 설명한다. MOSFET은, N⁺형의 실리콘 반도체 기판(31) 위에 N^-형의 에피택셜층으로 이루어지는 드레인 영역(32)을 형성하고, 그 표면에 N⁺형의 애뉼러(50)층과 P형의 채널층(34) 및 가드링(33)을 형성한다. 그 후 채널층(34)을 관통하고, 드레인 영역(32)까지 도달하는 트렌치(37)를 형성한다(도 9의 (a)). 또한 트렌치(37)의 내벽을 게이트 산화막(41)으로 피막하고, 트렌치(37)로 충전된 폴리실리콘으로 이루어지는 게이트 전극(43)을 형성한다. 트렌치(37)에 인접한 채널층(34) 표면에는 N⁺형의 소스 영역(45)이 형성된다. 인접하는 2개의 셀의 소스 영역(45) 사이의 채널층(34) 표면 및 소자 영역 외주에는 P⁺형의 보디 영역(44)을 형성한다(도 9의 (b)). 게이트 전극(43) 위는 층간 절연막(46)으로 피복하고, 소스 영역(45) 및 보디 영역(44)에 컨택트하는 소스 전극(47)을 형성하고, MOSFET(52)이 다수 배열된 소자 영역(51)을 형성한다. 또한 소스 전극(47) 형성 시에 게이트 연결 전극(48) 및 실드 메탈(49)을 형성한다(도 9의 (c)).

애뉼러(50)는 넓은 확산 영역으로, 가드링(33) 및 채널 영역(34)의 형성 전에 애뉼러 부분만 노출하는 마스크를 형성하여 링글래스 확산법에 의해 고농도 불순물을 확산하여 형성한다(도 9 참조)(예를 들면 특허 문헌1 참조).

특허 문헌 1 : 일본 특개평 9-331071호 공보(제2페이지, 도 6, 도 7)

도 8과 같이, MOSFET을 비롯한 디스크리트 디바이스에서는, 주변 영역에서 불순물을 고농도로 확산한 애뉼러(50)가 형성되어, 기판 표면의 반전을 방지하고 있다. 예를 들면 VDSS 내압(게이트와 소스를 쇼트시켰을 때의 드레인-소스 사이의 역바이어스의 내압) 인가 시에는 게이트 연결 전극(48)에 의해 그 바로 아래의 기판 표면이 반전하여, P형의 가드링(33)과 연속한다. 또한, 실드 메탈(49)은 부유에 가까운 상태로 되기 쉬워, 패키지 재료인 몰드 수지 등의 외부 전하의 영향으로 그 바로 아래의 기판 표면도 반전되기 쉬워진다. 즉, 반전에 의해 가드링(33)부터 칩단까지가 연속하게 되어, IDSS 전류의 누설이 발생하는 문제가 있다. 그래서, 실드 메탈(49) 바로 아래의 기판 표면에 고농도 불순물을 확산한 애뉼러(50)를 형성하여, 반전이 칩단까지 도달하지 않도록 하고 있다.

여기서, 애뉼러(50)의 형성 위치는, 공핍층의 확대를 고려하여 가드링(33)으로부터 충분히 이격하여 형성된다. 공핍층은 역바이어스 시에는 기판 표면에 대하여 수평 방향 및 수직 방향으로 연장된다. 또한, 내압은 공핍층이 드레인 영역(32)의 하단인 N⁺형 기판 표면에 도달하는 거리로 결정한다. 따라서, 내압이 열화하지 않도록, 애뉼러(50)는 드레인 영역(32)의 깊이 이상의 거리로 가드링(33)으로부터 이격하여 형성된다. 또한, 종래의 애뉼러(50) 및 실드 메탈(49)은 그 폭을 넓게 형성하는 쪽이, 반전 방지에 효과적이다. 그래서, 가로 방향으로도 충분히 확산시키기 위해서 링글래스 확산 방식으로 애뉼러(50)를 형성한다.

그러나, 애뉼러(50) 및 실드 메탈(49)의 폭을 너무 넓게 취하면 주변 영역이 확대되어, 칩 사이즈가 커지게 된다. 또한, 칩 사이즈의 확대를 억제하면 소자 영역이 좁아지기 때문에, 예를 들면 MOSFET이면 온 저항의 저감이 진행되지 않게 된다. 또한, MOSFET에서는 소자의 형성에 링글래스 확산을 이용하지 않기 때문에, 애뉼러(50)는 소자 영역(51)과는 별도의 공정으로 형성할 필요가 있어, 공정이 번잡해지는 문제가 있었다.

본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째, 반도체 기판 상에 소정의 불순물을 확산하여 형성한 소자 영역과, 상기 소자 영역 외주의 주변 영역과, 상기 주변 영역의 상기 반도체 기판에 형성된 트렌치와, 상기 트렌치를 따라 형성된 절연 영역과, 상기 트렌치에 매설되는 도전 재료를 구비하고, 상기 도전 재료를 상기 기판과 동일 전위로 함으로써 해결하는 것이다.

둘째, 반도체 기판 상에 트렌치 구조의 절연 게이트형 반도체 소자를 형성한 소자 영역과, 상기 소자 영역 외주의 주변 영역과, 상기 주변 영역의 상기 반도체 기판에 형성된 트렌치와, 상기 트렌치를 따라 형성된 절연막과, 상기 트렌치에 매설되는 도전 재료를 구비하고, 상기 도전 재료를 상기 기판과 동일 전위로 함으로써 해결하는 것이다.

또한, 상기 도전 재료는 폴리실리콘인 것을 특징으로 하는 것이다.

또한, 상기 주변 영역의 상기 기판 표면에 상기 도전 재료와 컨택트하는 고농도 불순물 영역을 형성하는 것을 특징으로 하는 것이다.

셋째, 소정의 소자가 형성되는 소자 영역과, 그 소자 영역 외주의 주변 영역 을 갖는 반도체 장치의 제조 방법으로서, 상기 주변 영역에 트렌치를 형성하는 공정과, 상기 트렌치 내벽에 절연막을 형성하는 공정과, 상기 트렌치 내에 도전 재료를 매설하는 공정과, 상기 트렌치에 매설된 상기 도전 재료와 상기 기판을 전기적으로 접속하는 공정을 구비함으로써 해결하는 것이다.

넷째, 반도체 기판 상에 트렌치 구조의 소자가 형성되는 소자 영역과, 그 소자 영역 외주의 주변 영역을 갖는 반도체 장치의 제조 방법으로서, 상기 주변 영역에 제1 트렌치를 형성하고, 상기 소자 영역에 제2 트렌치를 형성하는 공정과, 상기 제1 트렌치 및 제2 트렌치 내벽에 절연막을 형성하는 공정과, 상기 제1 트렌치 및 제2 트렌치 내에 도전 재료를 매설하는 공정과, 상기 제2 트렌치 주변에 소정의 불순물을 확산하여 소자 영역을 형성하는 공정과, 상기 제1 트렌치에 매설된 상기 도전 재료와 상기 기판을 전기적으로 접속하고, 상기 소자 영역에 컨택트하는 소정의 전극을 형성하는 공정을 구비함으로써 해결하는 것이다.

또한, 상기 소자 영역의 형성 공정에서 상기 주변 영역의 기판 표면에 고농도 불순물 영역을 형성하는 것을 특징으로 하는 것이다.

또한, 상기 고농도 불순물 영역은 이온 주입에 의해 형성되는 것을 특징으로 하는 것이다.

<실시예>

본 발명의 실시예를, N 채널의 트렌치형 MOSFET을 소자 영역에 형성하는 경우를 예를 들어 상세히 설명한다.

도 1에는 본 발명의 반도체 장치의 구조를 도시한다. 도 1의 (a)는 칩의 평 면도이고, 도 1의 (b)는 A-A선의 단면도이다. 또, 도 1의 (b)의 상측은 대응 개소의 평면도이다.

소자 영역(21)에는 다수의 MOSFET(25)이 배열되어 있다. 소스 전극(17)은 소자 영역(21) 상의 각 MOSFET(25)의 소스 영역과 접속하여 형성된다. 게이트 연결 전극(18)은 게이트 전극(13b)과 접속되고 또한 소자 영역(21) 주위에 배치되어 있다. 게이트 연결 전극(18)은 게이트 패드 전극(18p)에 접속한다.

도 1의 (b)의 단면도와 같이, MOSFET(25)은 N⁺ 실리콘 반도체 기판(1) 상에 드레인 영역으로 되는 N^-형 에피택셜층(2)을 형성하고 그 표면에 형성한 P형의 채널층(4)에 형성된다(상세는 상술한다). 채널층(4) 외주에는, 채널층(4)보다도 깊게 고농도의 P⁺형 영역인 가드링(3)이 형성되고, 채널층(4) 주변에서의 공핍층의 곡율을 완화하여 전계 집중을 억제하고 있다.

MOSFET(25)의 게이트 전극(13b)은 소자 영역(21)의 주변부에, 참조 부호 13c와 같이 연장된다. 그리고 게이트 전극(13b)은, 게이트 연결 전극(18)과 접속된다. 게이트 연결 전극(18)은 게이트 패드 전극(18p)에 접속하여, MOSFET(25)에 게이트 전압을 인가한다.

본 실시예에서는, MOSFET(25)이 배치되는 영역에서부터 게이트 연결 전극(18)까지를 소자 영역(21)으로 하고, 게이트 연결 전극(18)의 외측을 주변 영역(22)이라고 칭한다. 주변 영역(22)은, 제1 트렌치(7)가 형성되고, 그 내부는 산화막(11a)으로 피복된다. 제1 트렌치(7)의 깊이는, 예를 들면 소자 영역(21)의 채널 층(4)보다 깊게 형성하고, 내부의 산화막(11a)은 300Å에서 700Å 정도의 얇은 막으로 한다. 제1 트렌치(7) 내부에는, 불순물을 도핑한 폴리실리콘(13a)이 매설되고, 폴리실리콘(13a)은 제1 트렌치(7) 주위의 기판 표면에 잔존하도록 패터닝된다. 제1 트렌치(7)는 적어도 드레인 영역(2)의 깊이 이상의 거리로 가드링(3)으로부터 이격하여, 내압을 확보한다.

기판(1) 표면에 돌출된 폴리실리콘(13a) 위에는, 게이트 연결 전극(18)과 절연되어, 도 1의 (b)와 같이 실드 메탈(19)이 배치된다. 실드 메탈(19)은 제1 트렌치(7)의 외주를 둘러싸는 고농도 불순물 영역(20)에 컨택트하여, 기판(드레인) 전위가 인가된다.

폴리실리콘(13a)은, 에피택셜층(2)과는 산화막(11a)으로 이격되어 있어, 드레인 전위가 인가됨으로써 MIS(Metal Insulator Semiconductor) 구조 혹은 MOS(Metal Oxide Semiconductor) 구조로 된다. 본 실시예에서는 이에 따라 주변 영역(22)에서의 반전을 방지하는 것으로, 이하 이 영역을 반전 방지 영역(23)이라고 칭한다. 또, 고농도 불순물 영역(20)은, 실드 메탈(19)과의 저항성을 향상시키고, 또한 반전 방지 영역(23) 외주의 기판 표면에서의 반전을 더욱 방지할 수 있는 것이다. 그러나, 특성상 문제가 없으면, 도 2와 같이 고농도 불순물 영역(20)은 형성하지 않아도 되고, 그 만큼 주변 영역(22)의 면적을 저감할 수 있다. 또한, 이와 마찬가지로 특성상 문제가 없으면 가드링(3)은 없어도 된다.

다음으로, 소자 영역(21)을 구성하는 MOSFET에 대하여 도 1의 (b)를 이용하여 설명한다. 도면과 같이, MOSFET(25)은 반도체 기판(1, 2)과, 채널층(4)과, 트 렌치(8)와, 게이트 절연막(11b)과, 게이트 전극(13b)과, 소스 영역(15)과, 보디 영역(14)으로 구성된다. 여기서는, N 채널형의 MOSFET을 예를 들어 설명한다.

반도체 기판은, N⁺형의 실리콘 반도체 기판(1) 위에 드레인 영역(2)으로 되는 N^-형의 에피택셜층을 적층한 것이다. 채널층(4)은, 드레인 영역(2)의 표면에 선택적으로 P형의 붕소 등을 주입한 확산 영역이다.

제2 트렌치(8)는 채널층(4)을 관통하여 드레인 영역(2)까지 도달시킨다. 일반적으로는 반도체 기판 상에 격자 형상 또는 스트라이프 형상으로 패터닝한다. 제2 트렌치(8) 내벽에는 게이트 산화막(11b)을 형성하고, 게이트 전극(13b)을 형성하기 위해서 폴리실리콘을 매설한다.

게이트 산화막(11b)은 적어도 채널층(4)과 접하는 제2 트렌치(8) 내벽에, 구동 전압에 따라 수백 Å의 두께로 형성한다. 게이트 산화막(11b)은 절연막이기 때문에, 제2 트렌치(8) 내에 형성된 게이트 전극(13b)과 반도체 기판에 협지되어 MOS 구조로 되어 있다.

게이트 전극(13b)은 제2 트렌치(8)에 도전 재료를 매설한다. 도전 재료는, 예를 들면 폴리실리콘으로, 그 폴리실리콘에는 저저항화를 도모하기 위해 N형 불순물이 도입되어 있다. 이 게이트 전극(13)은 참조 부호 13c와 같이 기판 위에 인출되어 반도체 기판의 주위를 둘러싸는 게이트 연결 전극(도 1의 (b))(18)까지 연장되고, 반도체 기판 상에 형성된 게이트 패드 전극(도 1의 (a))(18p)으로 연결된다. 또한, 도전 재료이면, 불순물을 도입한 폴리실리콘에 한정하지 않고 금속 등이어도 된다.

소스 영역(15)은, 제2 트렌치(8)에 인접한 채널층(4) 표면에 N⁺형 불순물을 주입한 확산 영역으로, 소자 영역(21)을 피복하는 금속의 소스 전극(17)에 컨택트한다. 또한, 인접하는 소스 영역(15) 사이의 채널층(4) 표면 및 소자 영역(21) 외주의 채널층(4) 표면에는, P⁺형 불순물의 확산 영역인 보디 영역(14)을 형성하여, 기판의 전위를 안정화시킨다. 이에 따라 인접하는 제2 트렌치(8)로 둘러싸인 부분이 하나의 MOSFET(25)의 단위 소자로 되고, 이것이 다수개 모여 소자 영역(21)을 구성하고 있다.

소스 전극(17)은, 층간 절연막(16)을 통하여 알루미늄 등을 스퍼터링하여 원하는 형상으로 패터닝한 금속 전극으로, 소자 영역(21) 상을 피복하여, 소스 영역(15) 및 보디 영역(14)과 컨택트한다.

본 실시예는, 상술한 바와 같이 주변 영역(22)에 MIS 혹은 MOS 구조의 반전 방지 영역(23)을 형성하여, 드레인 전위를 인가하는 것이다. 또한 후술하지만, 이 반전 방지 영역(23)은 소자 영역(21)의 MOSFET과 동일 공정으로 형성된다. 즉, 반전 방지 영역(23)의 폴리실리콘(13a), 산화막(11a)은 MOSFET(25)의 게이트 전극(13b) 및 게이트 산화막(11b)과 동일 막질이 된다.

즉, 반전 방지 영역(23)의 산화막(11a)은 게이트 산화막(11b)과 동일하게 매우 얇은 막이다. 종래에는 가드링(33)의 외측에 층간 절연막과 동일 층의 CVD 산화막(도 8 참조)이 있고, 이 부분은 MOS 구조로 되어 있다. 그러나 산화막 두께는 예를 들면 6000Å∼8000Å로 매우 두꺼운 것으로, 이것에 의한 반전 방지의 효과는 낮아, 애뉼러(50)가 필요했다. 그러나 본 실시예에서는 산화막(11a)의 두께가 충분히 얇아지기 때문에 그 부분의 용량 성분이 커지게 되어, 일정 전압이면 반전 방지 영역(23) 주위에는 매우 강한 전하(이 경우에는 음전하)가 모이게 된다.

그래서, 본 실시예에서는 실드 메탈(19)과 에피택셜층(2) 사이의 산화막(11a)을 충분히 얇게 함으로써 산화막(11a) 주위에 강한 전하를 분포시킨다. 그리고 이에 의해, 주변 영역(22)에서의 기판 표면의 반전을 방지하는 것으로 했다. 여기서, 애뉼러(50)의 경우와 마찬가지로 얇은 산화막(11a)의 면적은 넓은 쪽이 보다 반전 방지에 효과적이다. 그 때문에, 반전 방지 영역(23)을 트렌치 구조로 함으로써, 트렌치의 깊이 방향에서 얇은 산화막(11a)의 면적을 확보하고 있다. 이에 의해, 반전 방지 효과를 높여서, 애뉼러를 불필요하게 할 수 있는 것이다.

즉, 종래 구조와 비교하여, 주변 영역(22)의 면적을 대폭 저감하여 IDSS 누설 전류를 억제할 수 있다. 주변 영역(22)의 면적을 저감할 수 있기 때문에, 칩 사이즈의 축소가 도모된다. 또한 동일 칩 사이즈이면, 그 만큼 소자 영역(21)의 면적을 확대할 수 있기 때문에, 온 저항의 저감에도 기여할 수 있다. 또, 반전 방지 영역(23)은 가드링(3)으로부터 적어도 드레인 영역(2)의 깊이 이상은 이격되기 때문에, 내압은 종래와 마찬가지로 확보할 수 있다.

반전 방지 영역(23)의 폴리실리콘(13a)은, 금속 등의 도전 재료라도 된다. 또한 MOSFET(25)과 반전 방지 영역(23)을 동일 공정으로 형성하는 경우에는 도전 재료는 동일 재료가 되지만, 별도 공정으로 형성하는 것이면, 다른 도전 재료이어 도 된다.

또한, 산화막(11a)은 다른 절연막이어도 되지만, 강한 전계를 만들기 위해서는, 되도록 얇게 형성하는 것이 적합하다.

또, 소자 영역(21)은 MOSFET(25)에 한하지 않고, 소위 디스크리트 디바이스이면 마찬가지로 실시 가능하다. 특히 IGBT와 같이 절연 게이트형 트렌치 구조의 소자이면, 후술하는 소자 영역(21)과 동일 공정에 의해 반전 방지 영역(23)을 형성할 수 있기 때문에 적합하다.

또한, 1칩에 복수의 소자를 제조한 디스크리트 디바이스(예를 들면, MOSFET과 쇼트키 배리어 다이오드 등)에서는, 반전 방지 영역(23)에 의해 각각의 소자를 분리할 수 있다.

다음으로 본 발명의 반도체 장치의 제조 방법을, N 채널형 파워 MOSFET을 예로 들어 도 3 내지 도 7에 도시한다.

본 발명의 반도체 장치의 제조 방법은, 상기 주변 영역에 제1 트렌치를 형성하고, 상기 소자 영역에 제2 트렌치를 형성하는 공정과, 상기 제1 트렌치 및 제2 트렌치 내벽에 절연막을 형성하는 공정과, 상기 제1 트렌치 및 제2 트렌치 내에 도전 재료를 매설하는 공정과, 상기 제2 트렌치 주변에 소정의 불순물을 확산하여 소자 영역을 형성하는 공정과, 상기 제1 트렌치에 매설된 상기 도전 재료와 상기 기판을 전기적으로 접속하고, 상기 소자 영역에 컨택트하는 소정의 전극을 형성하는 공정으로 구성된다.

제1 공정(도 3) : 주변 영역에 제1 트렌치를 형성하고, 상기 소자 영역에 제 2 트렌치를 형성하는 공정.

N⁺형 실리콘 반도체 기판(1)에 N^-형의 에피택셜층을 적층하여 드레인 영역(2)을 형성한다. 채널층(4)으로 되는 영역의 단부에는 고농도의 붕소를 주입/확산하여, 가드링(3)을 형성한다. 표면에 열 산화막(5s)을 형성한 후, 예정된 채널층(4) 부분의 산화막을 에칭한다. 전면에 예를 들면 도우즈량 1.0×10¹³㎝^-2로 붕소를 주입한 후, 확산하여 P형의 채널층(4)을 형성한다(도 3의 (a)). 가드링(3)은 채널층(4) 단부에서의 전계 집중을 완화하는 것으로, 특성에 영향이 없으면 형성하지 않아도 된다.

전면에 CVD법에 의해 NSG(Non-doped Silicate Glass)의 CVD 산화막(5)을 생성한다. 그 후, 레지스트막에 의한 마스크를, 제1 및 제2 트렌치의 개구 부분을 제외하고 형성한다. CVD 산화막(5)은 기판 주변의 열 산화막(5s) 위에도 피복하여 형성된다. CVD 산화막(5)을 드라이 에칭하여 부분적으로 제거하고, 채널 영역(4)이 노출된 트렌치 개구부(6)를 형성한다(도 3의 (b)).

그 후, CVD 산화막(5)을 마스크로 하여 트렌치 개구부(6)의 실리콘 반도체 기판을 CF계 및 HBr계 가스에 의해 드라이 에칭하고, 채널층(4)을 관통하여 드레인 영역(2)까지 도달하는 제1 트렌치(7) 및 제2 트렌치(8)를 형성한다(도 3의 (c)).

제1 트렌치(7)는 주변 영역(22)에 1개 형성되어, 반전 방지 영역으로 된다. 또한, 제2 트렌치(8)는 소자 영역(21)의 MOSFET을 구성하고, 소자 영역(21)에 다수 형성된다. 제1 및 제2 트렌치(7, 8)는 동일 공정으로 형성한다.

또한, 역바이어스 시에 공핍층이 넓어짐으로써 내압을 확보하기 위해서, 제1 트렌치(7)는 가드링(3)으로부터 충분히 이격하여 형성한다. 구체적으로는, 적어도 드레인 영역(2)의 깊이 방향의 거리 이상 이격하여 제1 트렌치(7)를 형성한다.

제2 공정(도 4): 제1 트렌치 및 제2 트렌치 내벽에 절연막을 형성하는 공정

더미 산화를 하여 트렌치(7, 8) 내벽과 채널층(4) 표면에 산화막(도시하지 않음)을 형성하여 드라이 에칭 시의 에칭 손상을 제거하고, 그 후 이 산화막과 CVD 산화막(5)을 에칭에 의해 제거한다.

또한, 전면을 산화하여 트렌치(8) 내벽에 게이트 산화막(11b)을 구동 전압에 따라 예를 들면 두께 약 300Å∼700Å으로 형성한다. 이 때 동시에 트렌치(7) 내벽에도 산화막(11a)이 형성된다. 또한 열 산화막(5s) 위에도 산화되어, 열 산화막(5s)과 융합한다.

제3 공정(도 5): 제1 트렌치 및 제2 트렌치 내에 도전 재료를 매설하는 공정.

전면에 폴리실리콘층을 부착하고, 그 후 소자 영역에서는 가드링의 상측에만 마스크를 형성하고, 또한 주변 영역에는 기판 표면의 트렌치(7) 주위에도 폴리실리콘이 남도록 마스크를 형성하여 드라이에칭한다. 폴리실리콘층은 불순물을 포함하는 폴리실리콘을 퇴적한 층이어도 되고, 논도핑된 폴리실리콘을 퇴적한 후에, 불순물을 도입한 층이어도 된다. 이에 의해, 트렌치(8)에 매설한 게이트 전극(13b)을 형성하고, 동시에 트렌치(7) 내에도 폴리실리콘(13a)을 매설한다. 폴리실리콘(13a)은, 일부가 기판 표면으로부터 돌출하여 트렌치 주위까지 피복하여 형성된다. 주변 영역의 트렌치(7)는 산화막(11a)과 폴리 실리콘(13a)에 의해 MIS(혹은 MOS) 구조의 반전 방지 영역(23)으로 된다. 또한, 트렌치(7, 8) 내에는 폴리실리콘에 한하지 않고 금속 등의 도전 재료를 매설해도 된다.

제4 공정(도 6): 제2 트렌치 주변에 소정의 불순물을 확산하여 소자 영역을 형성하는 공정.

우선, 기판의 전위를 안정화시키기 위해서, 보디 영역으로 되는 부분을 노출한 레지스트막(도시되지 않음)에 의한 마스크를 형성하여, 선택적으로 붕소를 예를 들면 도우즈량 2.0×10¹⁵㎝^-2로 이온 주입한다. 또한 그 마스크를 이용하여 보디 영역 부분의 산화막(11b)을 제거하여 기판을 노출한다. 이 때, 반전 방지 영역(23)의 외측의 고농도 불순물 영역(20)을 형성하는 경우에는, 그 부분의 산화막(11a)도 제거한다. 그 후 레지스트막을 제거한다.

새로운 레지스트막(도시되지 않음)으로 예정된 소스 영역(15)에, 비소를 예를 들면 도우즈량 5.0×10¹⁵㎝^-2 정도로 이온 주입하고, 열 처리에 의해 N⁺형의 소스 영역(15)과 소스 영역(15)에 인접하는 채널층(4) 표면에 보디 영역(14)을 형성한 후, 레지스트막을 제거한다.

이에 따라 트렌치(8)에 둘러싸인 영역이 MOSFET(25)의 단위 소자로 되고, 다수의 MOSFET(25)이 배치된 소자 영역(21)이 형성된다.

또한, 소스 영역(15) 형성의 이온 주입과 동일 공정에서, 반전 방지 영역(23) 외주의 기판 표면에도 비소를 주입/확산하여 고농도 불순물 영역(20)을 형성 해도 된다. 이 영역은 반전 방지 영역(23)에 접속하는 실드 메탈과 기판의 저항성을 향상시키고, 반전 방지에도 기여할 수 있다.

종래에는, 내압을 확보하기 위해 가드링(3)으로부터 충분히 이격한 후에, 반전 방지를 위해 링글래스 확산 방식으로 가로 방향으로 충분히 불순물을 확산한 애뉼러를 형성하고 있어, 주변 영역의 면적을 저감할 수 없었다. 그러나, 본 실시예에 따르면 애뉼러를 형성하고 있던 영역은, MIS 구조의 반전 방지 영역(23)의 폭(폴리실리콘)만 있으면 되어, 주변 영역(22)의 면적을 대폭 저감할 수 있다.

또한, 보다 반전 방지의 효과를 높여서, 실드 메탈과의 저항성을 향상시키기 위해서 형성하는 고농도 불순물 영역(20)은 애뉼러로서 동작한다. 그러나 본 실시예에서는, 반전 방지 영역(23)이 형성되기 때문에 그 폭은 좁아도 된다. MOSFET의 소스 영역(15)과 동시에 이온 주입으로 형성할 수 있기 때문에, 가로 방향의 확산을 억제할 수 있어, 더욱 공정의 간소화를 도모할 수 있다.

제5 공정(도 7): 제1 트렌치에 매설된 상기 반도체 재료와 상기 기판을 전기적으로 접속하고, 상기 소자 영역에 컨택트하는 소정의 전극을 형성하는 공정.

전면에 NSG 또는 PSG(도시되지 않음) 및 BPSG(Boron Phosphorus Silicate Glass)층(16)을 CVD법에 의해 부착하고, 레지스트막에 의해, MOSFET의 게이트 전극(13b) 위를 마스크하고, MOSFET 영역을 제외한 소자 영역(21)과 주변 영역(22)의 게이트 전극(13c)과 폴리실리콘(13a)이 노출되도록 마스크를 형성하여 에칭하고, 층간 절연막(16)을 형성한다.

그 후 알루미늄 등을 스퍼터 장치에서 전면에 부착하여, 소자 영역(21)과 주 변 영역(22) 전면을 피복하고, 소스 영역(15) 및 보디 영역(14)에 컨택트하는 소스 전극(17)을 형성한다. 또한, 동시에 게이트 연결 전극(18) 및 실드 메탈(19)을 형성한다(도 1의 (b) 참조). 실드 메탈(19)은 폴리실리콘(13a)과 컨택트하고 반전 방지 영역(23) 위를 피복하고, 고농도 불순물 영역(20)까지 연장하여 컨택트한다. 기판에는 드레인 전위가 인가되기 때문에, 폴리실리콘(13a)에도 드레인 전위가 인가된다.

상술한 바와 같이, 본 발명의 실시예에서는 N 채널형 파워 MOSFET을 예로 들어 설명했지만, 도전형을 반대로 한 MOS 트랜지스터에 대해서도 마찬가지로 실시할 수 있다.

또한, MOSFET에 한하지 않고, IGBT 등의 절연 게이트형 반도체 소자이면, 반전 방지 영역과 동시에 형성이 가능하여, 마찬가지의 효과가 얻어진다.

본 발명의 구조에 따르면, 주변 영역에서, MIS(MOS) 구조의 반전 방지 영역을 형성함으로써, 주변 영역의 반전을 방지하고, 누설 전류를 저감하는 것이다. 트렌치형 MIS(MOS) 구조로 드레인 전위를 인가함으로써, 주변 영역의 기판 표면의 반전을 방지하기 때문에, 종래와 같이 폭이 넓은 애뉼러 및 실드 메탈을 형성할 필요가 없어진다. 반전 방지 영역의 산화막은, 소자 영역의 게이트 산화막과 동일막이기 때문에 매우 얇고, 트렌치 주위에는 강한 전하를 발생시킬 수 있다.

또한, MIS(MOS) 구조를 트렌치형으로 함으로써, 산화막 면적을 확보해두어, 폭이 좁은 트렌치로 충분히 반전 방지를 하게 할 수 있다. 종래에는, 내압을 확보 하기 위해서 가드링으로부터 충분히 이격한 후에, 반전 방지를 위해 링글래스 확산 방식으로 가로 방향으로 충분히 불순물을 확산한 애뉼러를 형성하였다. 이 때문에, 주변 영역의 면적을 저감할 수 없었다. 그러나, 본 실시예에 따르면, 애뉼러를 형성한 영역은, MIS 구조의 반전 방지 영역의 폭(폴리실리콘의 폭)만 있으면 되어, 주변 영역의 면적을 대폭 저감할 수 있다.

소자 영역은, 바이폴라 트랜지스터, 다이오드, 쇼트키 배리어 다이오드 등 다른 디스크리트 디바이스로도 실시할 수 있다. 이러한 소자이면, 소자 영역의 확대나, 칩 면적의 축소에 기여할 수 있다.

또한, 절연 게이트형 반도체 소자이면, 반전 방지 영역과 소자 영역을 동일 공정으로 형성할 수 있다. 또한, 실드 메탈과의 저항성을 향상시켜서, 반전 방지의 효과를 보다 높이기 위해서 형성하는 고농도 불순물 영역은 MOSFET의 소스 영역과 동시에 이온 주입으로 형성할 수 있다.

즉, 반전 방지 영역으로서 넓은 면적을 확보할 필요가 없고, 주변 영역의 면적을 저감할 수 있어, 공정수를 증가시키지 않고 반전 방지 영역을 형성할 수 있다는 이점을 갖는다.

Claims

반도체 기판 상에 소정의 불순물을 확산하여 형성한 소자 영역과,

상기 소자 영역 외주의 주변 영역과,

상기 주변 영역의 상기 반도체 기판에 형성된 트렌치와,

상기 트렌치를 따라 형성된 절연막과,

상기 트렌치에 매설되는 도전 재료를 구비하고,

상기 도전 재료를 상기 기판과 동일 전위로 하는 것을 특징으로 하는 반도체 장치.
반도체 기판 상에 트렌치 구조의 절연 게이트형 반도체 소자를 형성한 소자 영역과,

상기 소자 영역 외주의 주변 영역과,

상기 주변 영역의 상기 반도체 기판에 형성된 트렌치와,

상기 트렌치를 따라 형성된 절연막과,

상기 트렌치에 매설되는 도전 재료를 구비하고,

상기 도전 재료를 상기 기판과 동일 전위로 하는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서,

상기 도전 재료는 폴리실리콘인 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서,

상기 주변 영역의 상기 기판 표면에 상기 도전 재료와 컨택트하는 고농도 불순물 영역을 형성하는 것을 특징으로 하는 반도체 장치.
소정의 소자가 형성되는 소자 영역과, 상기 소자 영역 외주의 주변 영역을 갖는 반도체 장치의 제조 방법으로서,

상기 주변 영역에 트렌치를 형성하는 공정과,

상기 트렌치 내벽에 절연막을 형성하는 공정과,

상기 트렌치 내에 도전 재료를 매설하는 공정과,

상기 트렌치에 매설된 상기 도전 재료와 상기 기판을 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 기판 상에 트렌치 구조의 소자가 형성되는 소자 영역과, 상기 소자 영역 외주의 주변 영역을 갖는 반도체 장치의 제조 방법으로서,

상기 주변 영역에 제1 트렌치를 형성하고, 상기 소자 영역에 제2 트렌치를 형성하는 공정과,

상기 제1 트렌치 및 제2 트렌치 내벽에 절연막을 형성하는 공정과,

상기 제1 트렌치 및 제2 트렌치 내에 도전 재료를 매설하는 공정과,

상기 제2 트렌치 주변에 소정의 불순물을 확산하여 소자 영역을 형성하는 공정과,

상기 제1 트렌치에 매설된 상기 도전 재료와 상기 기판을 전기적으로 접속하고, 상기 소자 영역에 컨택트하는 소정의 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제5항 또는 제6항에 있어서,

상기 소자 영역의 형성 공정에서 상기 주변 영역의 기판 표면에 고농도 불순물 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제7항에 있어서,

상기 고농도 불순물 영역은 이온 주입에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.