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JP2008251923A - 半導体装置 - Google Patents

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semiconductor
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哲哉 吉田
Takuji Miyata
拓司 宮田
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System Solutions Co Ltd
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Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
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Abstract

【課題】アップドレイン構造のＭＯＳＦＥＴでは、ドレイン電極および電流の取り出し領域（導電路）、チップの終端部には、反転防止のためアニュラー領域やシールドメタルの領域はある程度の幅を確保する必要があるため、入出力部にそれぞれ接続する第１電極と第２電極とを同一主面側に設ける構造において、電流経路の集中を緩和し、チップ面積を有効活用できる半導体装置を提供する。
【解決手段】素子領域としては無効領域となるチップ外周端Ｅに、導電路となる高濃度のｎ型不純物領域２２とドレイン電極１８を配置する。
【選択図】図１

Description

本発明は半導体装置に係り、特に入出力部にそれぞれ接続する第１電極と第２電極とを同一主面側に設ける構造において電流経路の集中を緩和し、チップ面積を有効活用できる半導体装置に関する。
ディスクリート半導体の半導体装置（半導体チップ）は、入力部と出力部にそれぞれ接続する電極がそれぞれチップの両主面（表面と裏面）に設けられているものが多いが、両電極がチップの一主面に設けられ、面実装が可能なタイプも知られている。
図４を参照し、従来の面実装が可能なタイプの半導体装置について、ＭＯＳＦＥＴを例に説明する。図４（Ａ）が平面図、図４（Ｂ）が図４（Ａ）のｂ−ｂ線断面図である。
ｎ＋型の半導体基板１１０の上にｎ−型半導体層１１１を設け、ｐ型不純物層１１２を設ける。ｐ型不純物層１１２表面からｎ−型半導体層１１１まで到達するトレンチ１１５を形成し、トレンチ１１５の内壁をゲート絶縁膜１１６で被膜し、トレンチ１１５内にゲート電極１１７を埋設して多数のＭＯＳＦＥＴセルを設ける。トレンチ１１５に隣接したｐ型不純物層１１２表面にはｎ＋型のソース領域１１４が形成される。トレンチ１１５上は層間絶縁膜１１８で覆われている。
ソース電極１２０は、各セルのソース領域１１４と接続して設けられる。ゲートパッド電極１２１ａは、メタルゲート配線１２１とポリシリコンゲート配線１２５によってゲート電極１１７に接続する。ドレイン電極１２２は、チップの一端側領域のｎ＋型領域１２３上に設けられる。また、ｎ＋型領域１２３の表面からｎ−型半導体層１１１を貫通してｎ＋型半導体基板１１０に達する導電プラグ１１９が設けられ、導電プラグ１１９はドレイン電極１２２とコンタクトする。
ゲートパッド電極１２１ａ、ソース電極１２０、ドレイン電極１２２上には、外部接続端子となる半田バンプ１２６が設けられる（例えば特許文献１参照。）。
また図５は、一般的なＭＯＳＦＥＴのチップ端部について示す図である。図５では基板の一主面にソース電極１２０が設けられ他の主面にドレイン電極１２２が配置される構成を示すが、他の構成は図４と同様である。従って、図４と同一構成要素については同一符号で示し、説明を省略する。
図５を参照して、ＭＯＳＦＥＴでは所定の耐圧を確保するため、セルが配置されるｐ型不純物層（チャネル層）１１２の端部に、高濃度のｐ型不純物を拡散したいわゆるガードリング１５０が設けられ、また基板表面の反転防止や空乏層の広がりを終端させるため、基板の最外周に高濃度不純物領域（アニュラー領域）１５１が配置される。またアニュラー領域１５１上にはこれとコンタクトし、いずれの電位も印加されない金属層（シールドメタル）１５２が配置される。シールドメタル１５２はチップ最外周に配置された金属層である（例えば特許文献２参照）。
特開２００２−３５３４５２号公報 特開２００５−１０１３３４号公報（第１９頁 第８図）
図４の構造では、ソース電極１２０およびドレイン電極１２２間の主たる電流経路は、矢印（図４（Ａ））の如くセルが配置されたソース電極１２０下方から、チップの一辺側に配置された導電プラグ１１９およびドレイン電極１２２に向かって形成される。すなわち電流成分は、１つの領域にまとめて配置された導電領域１１９に集中するため、オン抵抗が高いという問題があった。
また、ドレイン電極に近いセルと遠いセルでは横方向の抵抗成分に差が生じるなど、電流が偏る問題があった。
また、例えばソース電極１２０と同主面のドレイン電極１２２に電流を引き出すための導電プラグ１１９は、基板に設けたトレンチにポリシリコンや金属層などの導電材料を埋め込むなどして形成されている。
また、図５の如く、ＭＯＳＦＥＴをはじめとするディスクリートデバイスにおいては、基板の端部に、不純物を高濃度に拡散した高濃度不純物領域（アニュラー領域）１５１が設けられ、空乏層が基板端部に到達することを防止している。たとえばＶＤＳＳ（ゲートとソースをショートしたときのドレイン−ソース間の逆バイアス）印加時などに、ガードリングから広がった空乏層が基板端部に到達する場合がある。これによりリーク電流が発生する問題がある。
アニュラー領域１５１は、空乏層がチップ端部に到達することを防止するため、チップ端部に設けられる。またチップ端部への空乏層到達が防止できればよいため、表面からの深さが比較的浅い領域に設けられている。また、アニュラー領域１５１は、空乏層の広がりを考慮して（耐圧が劣化しないよう）素子領域端部（例えばガードリング１５０）から十分離間して設けられる。そして、アニュラー領域１５１およびこれとコンタクトする金属層（シールドメタル）１５２は、その幅を広く設ける方が、チップ端部への空乏層到達防止には効果的である。
このように、ドレイン電極１２２とソース電極１２０をチップの一主面側に設けたいわゆるアップドレイン構造の場合、ドレインの取り出しとなる導電プラグ１１９やドレイン電極１２２、更にはアニュラー領域１５１を一主面側に配置する必要があり、チップ端部での領域が大きくなり、チップサイズが増大する問題があった。
また、チップサイズの拡大を抑えると素子領域が狭くなるため、例えばＭＯＳＦＥＴであればオン抵抗が増加する問題があった。
本発明はかかる課題に鑑みてなされ、第１に、高濃度一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、該半導体層の一主面に設けられたディスクリート半導体の素子領域と、該半導体層の端部全周に渡って該半導体層の側面から露出し、前記一主面から前記半導体基板に達する深さに設けられた高濃度の一導電型不純物領域と、前記素子領域上に設けられ、該素子領域の入力部または出力部に接続する第１電極と、前記半導体層上の最外周の金属層により構成されて前記一導電型不純物領域とコンタクトし、前記素子領域の出力部または入力部に接続する第２電極と、を具備することにより解決するものである。
本発明に依れば、第１に、１つの第１電極を囲むチップ（半導体基板）端部の全周に渡り、基板の側面から露出する高濃度のｎ型不純物領域を配置して導電路とし、当該ｎ型不純物領域上に第２電極を設けることにより、第１電極から第２電極に流れる電流経路を、チップの全周に分散し、引き出すことができる。従って、基板を流れる電流の引き出しが１箇所に集中せず、オン抵抗を低減できる。
第２に、チップ端部のｎ型不純物領域と第２電極によって、チップ端部への空乏層到達を防止することができる。
従来では、チップ端部の表面に高濃度の不純物領域（アニュラー領域）を設け、いずれの電位も印加されない金属層（シールドメタル）を配置して基板表面の反転を防止していた。アニュラー領域もシールドメタルもその幅が広い方が反転防止の効果が高い。しかし、これらを広げすぎると、チップサイズの拡大や素子領域の縮小など弊害が大きい。
しかし本実施形態によれば、半導体チップの周辺領域の面積を有効活用できる。すなわち、導電路となるｎ型不純物領域を基板の側面から露出するように基板の最端部に設け、ｎ型不純物領域上に第２電極を配置することにより、アニュラー領域およびシールドメタルの機能をも兼用することができる。
アニュラー領域は、トランジスタセルが配置できないため、素子領域としては無効領域であった。また、基板の電流を引き出す導電路の配置領域も素子領域としては無効領域である。本実施形態では、これらの領域を共通とし、同電路および第２電極を素子領域としての無効領域に配置することで、チップ上の素子領域の占有面積を拡大することができ、チップの小型化や、素子領域の拡大によるオン抵抗の低減が実現する。
また、第２電極の幅および導電路となるｎ型不純物領域の幅はチップ全周に配置されるため、総面積としては十分確保でき、電流取り出しの抵抗増大も回避できる。
第３に、素子領域の端部に配置されるガードリングを第１電極と第２電極の間に、効率よく配置することができ、素子領域の占有面積の拡大に寄与できる。
第４に、チップのコーナー部における無効領域を、有効に活用できる。一般にチップは矩形であり、従来のアニュラー領域は所定の曲率を有するパターンで、チップ辺に沿った領域より広い幅に形成されていた。本実施形態では、コーナー部も含めて導電路および第２電極の配置領域として利用できるので、導電路および第２電極として十分な面積を確保でき、オン抵抗低減に寄与できる。
本発明の実施の形態を図１から図３を参照して詳細に説明する。
本発明の半導体装置は、高濃度一導電型半導体基板と、一導電型半導体層と、素子領域と、一導電型不純物領域と、第１電極と、第２電極とから構成され、素子領域には、ディスクリート半導体の素子が形成される。
ここで、本実施形態のディスクリート半導体の素子とは個別若しくは単機能あるいはこれらの複合素子の総称とする。一例として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、接合型電界効果型トランジスタ（Ｊ−ＦＥＴ）、バイポーラトランジスタ、ダイオードなどである。さらに本実施形態のディスクリート半導体には、例えばＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）などの異なるディスクリート半導体の素子領域を、同一基板（チップ）に集積化した複合素子も含むものとする。
まず図１を参照し、本発明の実施形態としてＭＯＳＦＥＴの場合について説明する。
図１は、本実施形態のＭＯＳＦＥＴ１００を示す図である。図１（Ａ）は一主面側の電極層および絶縁膜を省略し、素子領域を示す平面図である。図１（Ｂ）は半導体チップの一主面側の電極層を示す平面図である。
図１（Ａ）の如く、半導体基板（半導体チップ）１０の第１主面Ｓｆ１側のほぼ中央に、所望の不純物を拡散するなどして多数のＭＯＳＦＥＴのセルＣが配置された素子領域２０（二点鎖線）を設ける。ＭＯＳＦＥＴのセルＣは、ｎ型の半導体基板１０の第１主面Ｓｆ１の表面に設けられたｐ型のチャネル層４内に設けられる。チャネル層４の端部にはこれに沿って高濃度のｐ型不純物の拡散領域であるガードリング２１が設けられる。尚本実施形態では、ガードリング２１より内側の領域を素子領域２０と称する。
半導体基板１０端部Ｅには、半導体基板１０の全周に渡って高濃度のｎ型不純物領域２２が設けられる。ここで端部Ｅとは、ダイシングにより露出する基板１０の側面である。より詳細には、ｎ型不純物領域２２は図１（Ａ）のハッチングの如く、ガードリング２１の外側から一定距離離間した位置から半導体基板１０の端部Ｅまで達し、半導体基板１０の最外周に沿う連続した領域である。
ｎ型不純物領域２２の外周は矩形の半導体基板１０の端部Ｅと一致し、内周は半導体基板１０のコーナー部では所定の曲率を有し、チップ辺に沿った部分はチップ辺（端部Ｅ）に沿ってパターンニングされる。
ｎ型不純物領域２２の半導体基板１０の端部Ｅまでの距離（幅）Ｗ１は、例えば４０μｍである。
また、ｎ型不純物領域２２は例えば１つのコーナー部において他のコーナー部より大きいパッド形状にパターンニングされる。この上には電極層が形成されて、外部接続電極となるバンプ電極が設けられたり、ボンディングワイヤの固着領域となる。
素子領域２０の外側でｎ型不純物領域２２より内側には、例えば不純物がドープされたポリシリコンなどによりゲート引き出し電極１３ｃが配置される。ゲート引き出し電極１３ｃは、素子領域２０のゲート電極（不図示）と接続する。ゲート引き出し電極１３ｃは、例えば１つのコーナー部においてパッド形状を有し、例えば、ＭＯＳＦＥＴの保護ダイオードが構成されるなどする。
図１（Ｂ）を参照して、素子領域上には開口部を有する絶縁膜（不図示）を設け、電極層を配置する。電極層は素子領域２０の入出力部と接続する。
電極層は、第１電極１７および第２電極１８を有し、第１電極１７はソース電極であり、第２電極１８はドレイン電極である。
ソース電極１７は素子領域２０上を覆う平板状の電極層（金属層）で構成され、素子領域２０のソース領域とコンタクトする。ソース電極１７を囲む半導体基板の最外周の電極層（金属層）によりドレイン電極１８が構成され、ドレイン電極１８はその下方に配置されたｎ型不純物領域２２とコンタクトする。
ドレイン電極１８は、１つのコーナー部においてパッド部１８ｐが形成され、それ以外は、幅１０μｍ程度の帯状にパターンニングされる。ドレイン電極１８はパッド部１８ｐを始端として半導体基板１０の端部Ｅに沿って延在し、ソース電極１７の外側を連続して囲み、パッド部１８ｐに至る。
ソース電極１７とドレイン電極１８の間には、同じ電極層によりゲート配線電極（第３電極）１９が形成される。ゲート配線電極１９は、ゲート引き出し電極とほぼ重畳するパターンを有してこれとコンタクトし、素子領域２０のゲート電極に接続する。
ソース電極１７、ドレイン電極１８、ゲート配線電極１９には、例えばそれぞれ丸印の如く外部接続電極２６が設けられる。外部接続電極は例えばバンプ電極であり、ドレイン電極１８およびゲート配線電極１９においてはそれぞれパッド部１８ｐ、１９ｐに設けられる。外部接続電極２６を介して、ソース端子Ｓ、ドレイン端子Ｄと接続し、またゲート端子Ｇに接続する。
尚、図１では計６個のバンプ電極を示しているが、その数および配置は図示したものに限らない。
図２は、図１（Ｂ）のａ−ａ線断面図である。
半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を設けた構成である。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４が設けられ、チャネル層４下方の半導体基板１０はドレイン領域３となる。
トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
ソース領域１５は、トレンチ７に隣接したチャネル層４表面に高濃度のｎ型不純物を注入した拡散領域である。また、隣接するソース領域１５間のチャネル層４表面には、高濃度のｐ型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルＣとなり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
素子領域２０の外周端には、高濃度のｐ型不純物を拡散したガードリング２１が設けられる。ガードリング２１は、素子領域２０に逆方向バイアスを印加した場合に、チャネル層４からｎ−型半導体層２に広がる空乏層の端部の曲率を緩和する。
ゲート電極１３は層間絶縁膜１６で被覆される。ソース電極１７はアルミニウム（Ａｌ）等の金属層を所望の形状にパターンニングした金属電極である。ソース電極１７は素子領域２０上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。
ゲート電極１３は、ゲート引き出し電極１３ｃにより基板上に引き出され、素子領域２０の周囲を取り巻くゲート配線電極１９と接続する。ここでの図示は省略するが、ゲート配線電極１９は、例えばゲート引き出し電極１３ｃのパッド形状部分に設けられた保護ダイオードまで延在されこの一端と接続する（図１（Ａ）参照）。保護ダイオードの他端はソース電極１７と接続する。
半導体基板１０の端部Ｅ全周に渡って（図１（Ａ）参照）、第１主面Ｓｆ１からｎ＋型半導体基板１に達するｎ型不純物領域２２が設けられる。ｎ型不純物領域２２は、ガードリング２１から、一定距離離間して半導体基板１０の端部Ｅまで設けられ、ゲート配線電極１９より外側で、ドレイン電極１８下方から半導体基板１０の端部Ｅまで設けられた拡散領域であり、半導体基板１０（の端部Ｅ）の側面から露出する。
ドレイン電極１８は、半導体基板１０の最外周の金属層であり、その一部がｎ型不純物領域２２と重畳してこれとコンタクトする。ドレイン電極１８の外周は、半導体基板１０の端部Ｅより内側であり、ｎ型不純物領域２２の一部は図２の如くその表面がドレイン電極１８からも露出している。
再び図１を参照して、ドレイン電極１８とｎ型不純物領域２２は、ソース電極１７の外側を連続して囲むパターンで形成される。ｎ型不純物領域２２はドレイン電極１８のパッド部１８ｐ下方では、パッド部１８ｐと同様のパターンを有する。
ｎ型不純物領域２２の不純物濃度はｎ−型半導体層２より高濃度であり、ｎ＋型半導体基板１まで達する。ｎ型不純物領域２２は、基板１０を流れる電流を低抵抗でドレイン電極１８まで引き出す導電路となり、ソース電極１７−ソース領域１５−チャネル層４−ｎ−型半導体層２−ｎ＋型半導体基板１−ｎ型不純物領域２２−ドレイン電極１８間に電流経路が形成される。
本実施形態では、ドレイン電極１８およびｎ型不純物領域２２が、図１（Ａ）の如く半導体基板（半導体チップ）１０の全周に渡って配置される。すなわち、電流を取り出す導電路およびドレイン電極１８がチップ全周に分散しているため、取り出す電流の集中が起こらない。
従来では、図４の如く、チップの一端側にドレイン電極１２２と、導電プラグ１１９が集中して配置されており、電流が１つの領域に集中するため、電流の取り出し抵抗の増大を招く問題があった。しかし本実施形態によれば、電流集中による取り出し抵抗の増大を回避し、オン抵抗の低減に寄与できる。
本実施形態では、ドレイン電流の取り出しとなる導電路（ｎ型不純物領域２２）とドレイン電極１８をチップ端部に設けることにより、素子領域２０として活用できる領域を拡大することができる。
図４を参照して、従来では、ドレイン電極１２２がソース電極１２０と同一主面側に配置される従来のアップドレイン構造では、導電路（導電プラグ１１９）や、ドレイン電極１２２を配置するため、素子領域の縮小化やチップの大型化が問題であった。
しかし、本実施形態では、本来セルＣが配置されない、チップ外周端の無効領域に導電路（ｎ型不純物領域２２）およびドレイン電極１８を配置する。従って、アップドレイン構造を採用することによる素子領域２０の小型化あるいはチップの大型化を回避できる。
また、本実施形態では、ｎ型不純物領域２２とドレイン電極１８によって、従来構造におけるアニュラー領域とシールドメタルの機能を有することができる。
図５を参照して、従来構造のＭＯＳＦＥＴをはじめとするディスクリートデバイスにおいては、チップの外周端において不純物を高濃度に拡散したアニュラー領域１５１が設けられ、チップ端部への空乏層到達を防止することが一般的である。たとえばＶＤＳＳ耐圧（ゲートとソースをショートしたときのドレイン−ソース間の逆バイアスの耐圧）印加時には、空乏層がチップ端部に到達し、ＩＤＳＳ電流のリークが起こる問題がある。そこで、チップ外周端の基板表面に高濃度不純物を拡散したアニュラー領域１５１を設けて、空乏層がチップ端部Ｅまで達しないようにしている。
この場合、アニュラー領域１５１（およびシールドメタル１５２）はその幅を広く設けた方が、反転防止には有効である。しかし、これらをあまり広くとると素子領域外側の周辺領域の拡大となり、チップサイズが大きくなってしまう。また、チップサイズの拡大を抑えると素子領域が狭くなるため、例えばＭＯＳＦＥＴであればオン抵抗の低減が進まなくなる問題があった。
上記の如くアップドレイン構造の場合には、これらに加えて電流の引き出しとなる導電路（導電プラグ１１９）やドレイン電極（１２２）を配置しなければならず、素子領域の小型化やチップの大型化が更に問題となる。
しかし本実施形態によれば、導電路となるｎ型不純物領域２２を基板１０の側面から露出するように基板１０の最も端部Ｅに設け、ｎ型不純物領域２２上にドレイン電極１８を配置する（図２）。ｎ型不純物領域２２は、従来のアニュラー領域と同等の４０μｍ程度の不純物濃度を有しており、空乏層がチップ端部に到達することを防止する。
また、ＭＯＳＦＥＴに逆方向バイアスを印加した際に、ｎ−型半導体層２に広がった空乏層は、高濃度のｎ型不純物領域２２で終端させることができる。すなわち、ｎ型不純物領域２２は従来のアニュラー領域としても機能し、ドレイン電極１８は、従来のシールドメタルとしても機能する。
これにより、本実施形態ではアニュラー領域およびシールドメタルを別途設ける必要がなく、素子領域外周のチップの周辺領域を効率的に利用して、必要な構成を備えることができるので、素子領域２０の拡大あるいはチップの小型化を実現することができる。
再び図１（Ａ）を参照して、一般に半導体基板１０（半導体チップ）の形状は矩形であるが、例えば第１主面Ｓｆ１の平面パターンにおいて、素子領域２０の外周に設けられるｎ型不純物領域２２は、コーナー部において所定の曲率を有するパターンで形成される。
半導体基板１０の辺（チップ辺）に沿って設けられるｎ型不純物領域２２の幅Ｗ１とコーナー部での曲率は、半導体装置の特性に応じて設計される。ｎ型不純物領域２２は半導体基板１０の端部Ｅまで設けられるので、コーナー部におけるその幅Ｗ２は、半導体基板１０の辺に沿ったｎ型不純物領域２２の幅Ｗ１より広くなり、その増分は、半導体装置の特性に影響を及ぼさない完全な無効領域となる。
そこで、本実施形態ではコーナー部の無効領域も活用して、ｎ型不純物領域２２およびドレイン電極１８を設ける。これにより、導電路となるｎ型不純物領域２２およびドレイン電極１８の面積を増加させることができる。
更に図３を参照して、本実施形態のガードリングのパターンについて説明する。図３（Ａ）は本実施形態との比較として、アップドレイン構造でドレイン電極１８’を独立した島状に配置した半導体チップ１００’の平面図であり、図３（Ｂ）は、本実施形態のパターンである。尚、図３（Ａ）ではゲート電極を省略している。
図３（Ａ）の如く、ドレイン電極１８’を独立した島状に設ける場合、素子領域２０’の端部に配置するガードリング２１’は、それぞれドレイン電極１８’の周囲のソース電極１７’の周囲に沿って配置される。すなわち、チップ外周端と、ドレイン電極１８’の周囲のソース電極１７’の周囲に配置され、例えば丸印部分ではガードリング２１’が密集して配置される。ガードリング２１’の形成領域にはセルが配置でいないため、素子領域２０’の面積が狭くなってしまう。
一方図３（Ｂ）の如く、本実施形態ではガードリング２１はドレイン電極１８の内側に沿って配置されるため、ガードリング２１の形成領域は必要最小限となり、素子領域２０の面積拡大に寄与できる。
以上本実施形態では、ドレイン電極１８はパッド部１８ｐを有する形状にパターンニングされ、その下方のｎ型不純物領域２２もパッド形状にパターンニングされた場合（図１）を例に説明した。
ｎ型不純物領域２２は導電路としてドレイン電極１８に接続し、電流の取り出しを行うため、これらの面積は電流の取り出し抵抗に応じて適宜選択する。例えば、素子領域２０の面積が大きい（チップサイズ大）場合は、流れる電流も大きくなるので、図１の如くパッド部１８ｐ（ｎ型不純物領域２２も同様）を設けるなどして導電路としての面積を増加させるとよい。
一方、素子領域２０の面積が小さい（チップサイズ小）場合は、ドレイン電極２２およびｎ型不純物領域２２の面積も比較的小さくてよく、例えば、パッド部１８ｐ等を設けず、チップ外周端にリング状にパターンニングしてもよい。その際、外部接続電極となるバンプ電極等との接続領域がドレイン電極２２上に十分確保できない場合には、第１主面Ｓｆ１の電極層を多層構造とし、１層目のドレイン電極１８をリング状に形成し、２層目の電極層に外部接続電極（またはワイヤボンド領域）を設けるとよい。
以上、本実施形態ではＭＯＳＦＥＴを例に説明したが、これに限らず、ダイオード、バイポーラトランジスタであっても同様に実施できる。
本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明するための平面図である。 従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 従来の半導体装置を説明する断面図である。
符号の説明
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
３ ドレイン領域
４ チャネル層
７ トレンチ
１０ 半導体基板（半導体チップ）
１１ ゲート絶縁膜
１３ ゲート電極
１３ｃ ゲート引き出し電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ ソース電極
１８ ドレイン電極
１８ｐ パッド部
１９ ゲート配線電極
１９ｐ パッド部
２０ 素子領域
２１ ガードリング
２２ ｎ型不純物領域（導電路）
２６ 外部接続電極
１１０ 半導体基板
１１１ ｎ−型半導体層
１１２ ｐ型不純物層
１１３ ボディ領域
１１４ ソース領域
１１５ トレンチ
１１６ ゲート絶縁膜
１１７ ゲート電極
１１８ 層間絶縁膜
１２０ ソース電極
１２１ａ ゲートパッド電極
１２１ メタルゲート配線
１２５ ポリシリコンゲート配線
１２２ ドレイン電極
１２３ ｎ＋型領域
１２６ 半田バンプ
１５０ ガードリング
１５１ アニュラー領域
１５２ シールドメタル
Ｅ （チップ）端部
Ｃ セル
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子

Claims (5)

  1. 高濃度一導電型半導体基板と、
    該半導体基板上に設けられた一導電型半導体層と、
    該半導体層の一主面に設けられたディスクリート半導体の素子領域と、
    該半導体層の端部全周に渡って該半導体層の側面から露出し、前記一主面から前記半導体基板に達する深さに設けられた高濃度の一導電型不純物領域と、
    前記素子領域上に設けられ、該素子領域の入力部または出力部に接続する第１電極と、
    前記半導体層上の最外周の金属層により構成されて前記一導電型不純物領域とコンタクトし、前記素子領域の出力部または入力部に接続する第２電極と、
    を具備することを特徴とする半導体装置。
  2. 前記第２電極は、１つの平板状の前記第１電極の外側を連続して囲むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電極と前記第２電極間に前記素子領域に接続する第３電極が配置されることを特徴とする請求項１に記載の半導体装置。
  4. 前記素子領域の端部の前記半導体層には逆導電型不純物領域が設けられ、前記素子領域および前記逆導電型不純物領域は前記第２電極の内側に配置されることを特徴とする請求項１に記載の半導体装置。
  5. 前記一主面側に、第１電極および前記第２電極にそれぞれ接続する第１外部接続電極および第２外部接続電極を設けることを特徴とする請求項１に記載の半導体装置。
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