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JP2006310508A - 半導体装置およびその製造方法 - Google Patents

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JP2006310508A
JP2006310508A JP2005130762A JP2005130762A JP2006310508A JP 2006310508 A JP2006310508 A JP 2006310508A JP 2005130762 A JP2005130762 A JP 2005130762A JP 2005130762 A JP2005130762 A JP 2005130762A JP 2006310508 A JP2006310508 A JP 2006310508A
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JP
Japan
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region
insulating film
semiconductor device
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005130762A
Other languages
English (en)
Inventor
Hiroyasu Ishida
裕康 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2005130762A priority Critical patent/JP2006310508A/ja
Priority to TW095104528A priority patent/TWI301328B/zh
Priority to CN200610071447A priority patent/CN100578787C/zh
Priority to KR1020060036156A priority patent/KR100764363B1/ko
Priority to US11/409,275 priority patent/US20060255407A1/en
Publication of JP2006310508A publication Critical patent/JP2006310508A/ja
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Abstract

【課題】パッケージ後の半導体チップは、周辺領域において絶縁膜、Ａｌ配線層、表面保護膜、樹脂層が積層された構造である。外部からの熱ストレスにより樹脂層が収縮するとＡｌスライドが発生し、ゲート−ドレイン間リークやゲート−ソース間リークなどの不良が発生する問題があった。
【解決手段】周辺領域の周辺絶縁膜に、凹部を設ける。少なくとも１つの凹部をＡｌ配線層とのコンタクトホールと開口し、複数設けると良い。これによりＡｌ配線層と周辺絶縁膜間の摩擦が大きくなるため、Ａｌスライドの発生を抑制できる。
【選択図】 図２

Description

本発明は半導体装置およびその製造方法に係り、特にＡｌスライドの防止に効果的な半導体装置およびその製造方法に関する。
図８に従来の半導体チップの周辺領域付近の断面図を示す。半導体チップ８０の素子領域７１には、例えばトレンチ構造のＭＯＳＦＥＴのセル７３が設けられる。つまり、ｎ＋型のシリコン半導体基板５１の上にドレイン領域５２となるｎ−型のエピタキシャル層を積層した半導体基板表面にチャネル層５４が設けられ、トレンチ５８が設けられる。トレンチ５８内にはゲート絶縁膜６１を介してゲート電極６３が設けられ、トレンチ５８間の基板表面にはソース領域６５、ボディ領域６４が配置される。
素子領域７１表面にはソース電極６７が設けられ、周辺領域７２に延在され、ゲート電極６３に接続するポリシリコン６３ｐにはゲート配線６８が接続する。また周辺領域７２の最外周に反転防止のため高濃度不純物領域７０が設けられ、シールドメタル６９がコンタクトする（例えば特許文献１参照。）。
特開２００５−１０１３３４号公報
図８の如く、素子領域７１外周の周辺領域７２には、層間絶縁膜６６やゲート絶縁膜６１の一部や、ガードリング５３、高濃度不純物領域７０等のマスクとなった絶縁膜が融合した絶縁膜６２が配置される。絶縁膜６２は酸化膜である。
そして絶縁膜６２および高濃度不純物領域７０上を覆ってシールドメタル６９や、ゲート配線６８等の金属層６０が設けられる。金属層６０はソース電極６７と同じＡｌ配線層である。
半導体チップ８０の全面は表面保護膜（パッシベーション膜）７４で覆われる。更に半導体チップ８０は、リードフレームのアイランド（不図示）の上に固着され、アイランドと一体でパッケージを構成する樹脂層７５により被覆される。すなわち図のごとく、Ａｌ配線層６０上には表面保護膜７４および樹脂層７５が配置される。
半導体チップ８０が樹脂層７５から受ける機械的応力によって故障する原因の一つにＡｌスライドがある。Ａｌスライドとは、外部から半導体チップ８０が熱ストレスを受けた場合に、樹脂層７５から表面保護膜７４を介して応力を受けたＡｌ配線層６０が移動（スライド）する現象のことである。
外部からの熱ストレスとは様々なものがあるが、例えば温度サイクル試験や、熱衝撃試験等も熱ストレスとなる。特に、温度サイクル試験のように外部から繰り返し熱ストレスが加えられると、表面保護膜にクラックが発生し、これによりＡｌスライドの発生が加速されてしまう問題がある。
そしてＡｌスライドは、シールドメタル６９や、ゲート配線６８上などの半導体チップ８０の周辺領域７２をはじめ、Ａｌ配線層６０が配置される箇所で起こりやすい。特にシールドメタル６９は、その幅に対して段差が少ない部分に配置される。つまり、図においてシールドメタル６９が被覆する段差は１箇所であり、比較的平坦で摩擦が小さいこともＡｌスライドを抑制できない原因となっている。
シールドメタル６９に隣接してゲート配線６８、ソース電極６７が設けられている。これらもＡｌ配線層６０であるため、Ａｌスライドが発生する。従ってシールドメタル６９が図８の矢印の如くスライドすると、隣接して設けられたゲート配線６８と接触し、ゲート−ドレイン間リークを引き起こす。更にゲート配線６８とソース電極６７とが接触し、ゲート−ソース間リークを引き起こす場合もある。
また、機械的応力が大きい場合にはＡｌスライドが表面保護膜７４にストレスを与え、クラックを発生させる問題もある。外部からの水、不純物が表面保護膜７４のクラックから侵入すると、Ａｌ配線層６０を腐食させ、断線不良が発生する。また水や不純物を介した配線間リーク不良が発生する場合もあり、信頼性上問題である。
本発明はかかる課題に鑑みてなされ、第１に、半導体基板上に設けた素子領域と、前記素子領域外周に設けた周辺領域を有する半導体装置であって、前記周辺領域の前記基板表面に設けられた絶縁膜と、前記絶縁膜に設けられた複数の凹部と、前記絶縁膜上に設けられた金属層と、前記金属層上に設けられた保護膜と、前記保護膜上に設けられた樹脂層と、を具備することにより解決するものである。
第２に、半導体基板上に素子領域と、前記素子領域外周の周辺領域を有する半導体チップと、前記周辺領域の前記基板表面に設けられた絶縁膜と、前記絶縁膜に設けられた凹部と、前記絶縁膜上に設けられた金属層と、前記半導体チップ表面を覆う保護膜と、前記半導体チップの裏面が固着するアイランドを有するリードフレームと、前記アイランド及び前記半導体チップを一体で被覆する樹脂層と、を具備することにより解決するものである。
第３に、半導体基板上に素子領域と周辺領域を形成する工程と、前記周辺領域の前記基板表面に設けられた絶縁膜に凹部を形成する工程と、前記絶縁膜および前記凹部を被覆する金属層を形成する工程と、前記金属層上に保護膜を形成する工程と、前記保護膜上に樹脂層を形成する工程と、を具備することにより解決するものである。
本発明の構造に依れば、Ａｌ配線層の下方の絶縁膜に凹部を複数設け、段差による摩擦を大きくする。これにより、温度サイクル試験などの熱ストレスによるＡｌスライドの発生を抑制できる。
また、凹部は、素子領域のコンタクトホール形成と同時に形成できる。つまりマスクの変更のみで実施できるので、製造工程数やマスク枚数の増大を防止して、Ａｌスライドを抑制する半導体装置の製造方法を提供できる。
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを素子領域に形成する場合を例に詳細に説明する。
図１は、本発明の半導体装置の構造を示す平面図である。
図１の如く、半導体チップ１００の素子領域２１には、多数のＭＯＳＦＥＴのセル２７が配置される。ソース電極１７は、素子領域２１上の各セル２７のソース領域と接続して設けられる。ゲート配線１８はゲート電極と接続し、素子領域２１の外側を囲む周辺領域２２に延在してゲートパッド電極１８ｐに接続する。
更に、半導体チップ１００の最外周にはいわゆるアニュラーと呼ばれる高濃度不純物領域（ここでは不図示）が設けられ基板表面の不純物の反転を防止する。アニュラーはその表面を覆うシールドメタル１９とコンタクトする。
図２は、図１のａ−ａ線断面図である。
図の如く、半導体基板は、ｎ＋型のシリコン半導体基板１の上にドレイン領域２となるｎ−型のエピタキシャル層を積層したものである。チャネル層４は、ドレイン領域２の表面に選択的にｐ型のボロン等を注入した拡散領域である。
トレンチ８は、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。トレンチ８は内壁にゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は駆動電圧に応じて数百Åである。トレンチ８にはポリシリコンを埋設する。ポリシリコンには、低抵抗化を図るためにｎ型不純物が導入され、ゲート電極１３となる。ゲート電極１３は基板上に引き出されたポリシリコン１３ｐによりゲート配線層１８とコンタクトする。
ソース領域１５は、トレンチ８に隣接したチャネル層４表面に設けたｎ＋型不純物領域であり、素子領域２１を覆うソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物領域であるボディ領域１４を設け、基板の電位を安定化させる。
ソース電極１７は、Ａｌ配線層であり層間絶縁膜１６間のコンタクトホールＣＨを介してソース領域１５およびボディ領域１４とコンタクトする。
半導体チップ１００は、素子領域２１と周辺領域２２からなる。素子領域２１は、ＭＯＳＦＥＴのセル２７が配置される領域であり、周辺領域２２は素子領域２１の外側を囲み半導体チップ端部に至る領域である。周辺領域２２の基板表面には、ｐ＋型不純物領域のガードリング３、ｎ＋型不純物領域のアニュラー２０が設けられる。ガードリング３はチャネル層４端部に位置し、チャネル層４周端における空乏層の曲率を緩和して電界集中を抑制する。またアニュラー２０は既述の如く基板表面における不純物の反転を防止する。
ガードリング３の上方には素子領域２１のゲート電極１３を引き出したポリシリコン１３ｐが配置される。ポリシリコン１３ｐはその上方に設けられたゲート配線１８とコンタクトする。また、アニュラー２０は、その上方に設けられたシールドメタル１９とコンタクトする。
ソース電極１７、ゲート配線１８、シールドメタル１９は、同一の金属層１０により構成される。金属層１０は具体的にはＡｌ配線層である。また図示は省略するが、金属層はＡｌ配線層の下層にバリアメタル層が配置された構成でもよい。
周辺絶縁膜１２は、ここでは周辺領域２２に配置される絶縁膜の総称である。つまり、周辺領域２２において残存するゲート酸化膜１１、層間絶縁膜１６の一部である。また、周辺領域２２に残存するチャネル層４、ガードリング３、およびアニュラー２０等不純物拡散のマスクとなった絶縁膜である。本実施形態では周辺絶縁膜１２は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、熱酸化膜などの酸化膜である。
シールドメタル１９下方の周辺絶縁膜１２には、凹部２３が設けられる。凹部２３はシールドメタル１９下方において複数設けられ、少なくとも１つは周辺絶縁膜１２が完全に除去されてコンタクトホールＣＨとなる。図ではシールドメタル１９下方に２つの凹部２３が設けられ、共にアニュラー２０とシールドメタル１９とのコンタクトホールＣＨとなっている。しかし少なくとも１つの凹部２３がコンタクトホールとなっていれば、他の凹部２３はその底部に周辺絶縁膜１２が残存していても良い。
同様に、ゲート配線１８下方の周辺絶縁膜１２にも、凹部２３が設けられる。ここでも凹部２３は複数設けられ、少なくとも１つは周辺絶縁膜１２が完全に除去されてコンタクトホールＣＨとなる。図ではゲート配線１８下方に２つの凹部２３が設けられ、共にポリシリコン１３ｐとゲート配線１８とのコンタクトホールＣＨとなっている。
Ａｌ配線層上には表面保護膜（パッシベーション膜）２４となる例えば窒化膜が設けられる。表面保護膜２４は、電極パッドとなるＡｌ配線層１０を除く、半導体チップ全面を被覆する。
更に、表面保護膜２４上にはモールド樹脂層２５が設けられる。モールド樹脂層２５は、後述するが半導体チップ１００とリードフレームを一体で被覆し、パッケージを構成する。
温度サイクル試験など、外部からの熱ストレスが半導体装置に加わると、半導体チップ１００、表面保護膜２４、パッケージを構成するモールド樹脂層２５の熱膨張係数がそれぞれ異なるため、各層間で応力が発生する。低温保存時には、モールド樹脂層２５の収縮応力がチップに働き、Ａｌ配線層１０がチップ中央に向かって移動する。高温保存時には、モールド樹脂層２５の膨張応力がチップに働き、Ａｌ配線層１０がチップ端部に向かって移動する。
また、Ａｌスライドと密接な関係にあるのが表面保護膜２４のクラックである。例えば外部より熱ストレスを受け、モールド樹脂層２５からの熱ストレスをＡｌ配線層１０が受けた場合でも、表面保護膜２４に異常が無ければ熱ストレスから開放された時点で元の状態に戻り（弾性変形）、Ａｌスライド現象は観察されない。
しかし、温度サイクル試験のように外部から繰り返し熱ストレスが印加され、熱膨張係数の違いから表面保護膜にクラックが入ると元の状態に戻らなくなる（塑性変形）。その結果Ａｌスライド現象が起こる。
そこで、本実施形態は、半導体チップ１００の周辺領域２２において周辺絶縁膜１２、Ａｌ配線層１０、表面保護膜２４、モールド樹脂層２５が積層された場合に、周辺絶縁膜１２に凹部２３を設けるものである。
凹部２３は、シールドメタル１９下方に例えば２つ設ける。これにより、Ａｌ配線層１０と周辺絶縁膜１２との摩擦を大きくすることができる（矢印参照）。つまり、外部からの熱ストレスによりモールド樹脂層２５が収縮した場合であっても、Ａｌスライドの発生を抑制できる。
ここで、周辺絶縁膜１２の厚みはほぼ１．２μｍである。従って本実施形態の凹部２３の深さは１．２μｍであり開口幅は例えば４μｍである。しかし、凹部２３はＡｌ配線層１０と周辺絶縁膜１２との摩擦を大きくすることが目的である。つまり凹部２３は周辺絶縁膜１２の下層が露出する深さにする必要はなく、開口幅も適宜選択可能である。
但し少なくとも１つの凹部２３は周辺絶縁膜１２が全て除去され、シールドメタル１９とアニュラー２０とのコンタクトホール、またはゲート配線１８とポリシリコン１３ｐとのコンタクトホールとする。
また、ゲート配線１８の下方も同様に設けることで、Ａｌスライドの発生を抑制でき、ゲート−ドレイン間リークおよびゲート−ソース間リークを回避できる。
図３は、半導体チップ１００をパッケージに実装した図である。図３（Ａ）が側面図、図３（Ｂ）が裏面図、図３（Ｃ）が図３（Ｂ）のｂ−ｂ線断面図である。また、比較のために図４は、フルモールドタイプの実装例を示す。図４（Ａ）が側面図、図４（Ｂ）が裏面図、図４（Ｃ）が図４（Ｂ）のｃ−ｃ線断面図である。
図３（Ａ）の如く、上記の半導体チップ１００は裏面にドレイン電極２６が形成され、例えばリードフレーム３１のアイランド３２上に導電性接着剤３４などにより固着実装される。半導体チップ１００の表面は表面保護膜２４で被覆され、表面保護膜２４の開口部から露出するＡｌ配線層（電極パッド）１０とリード３３がボンディングワイヤ３５などで接続される。モールド樹脂層２５は、半導体チップ１００とアイランド３２を一体で被覆してパッケージを構成するが、半導体チップ１００が固着されないアイランド３２の裏面は、モールド樹脂層２５から露出する。パッケージサイズは、例えば１０ｍｍ×１５ｍｍである。
ＰＤ許容損失（通電時の発熱に対する許容値）が高い半導体装置は、放熱性を良くする必要がある。このためフルモールドタイプの実装ではなく、図３（Ｂ）の如くアイランドの裏面を露出したり、ネジなどの押さえ部にのみアイランドを露出して実装する。
しかし、図３（Ｃ）の如く、このようなタイプの実装では、アイランド３２の裏面が露出し、モールド樹脂層２５がアイランド３２の周囲に被着するのみである。つまり、外部からの熱ストレスによりモールド樹脂層２５が収縮した場合、モールド樹脂層２５はアイランド３２による収縮の制限をほとんど受けることがない。従って、収縮率も大きくなりＡｌスライドの発生率が高くなる。更に、パッケージサイズが大型（例えば（１０ｍｍ×１５ｍｍ））の場合に、Ａｌスライドが発生しやすくなる。
一方、図４は、いわゆるフルモールドタイプの実装例である。フルモールドタイプの実装では、モールド樹脂層２５は、裏面も含めてアイランド３２と半導体チップ１００を一体で被覆する。そして、このような実装の場合、外部からの熱ストレスによりモールド樹脂層２５が収縮してもＡｌスライドの発生は比較的少ない。それは、モールド樹脂層２５内部に配置されたアイランド３２によりモールド樹脂層２５の収縮が制限されるためである。
本実施形態では、特に図３のようなフルモールドタイプではない実装の場合において、Ａｌスライドの抑制に効果的である。
次に上記の半導体装置の製造方法を、図５から図７および図２を参照して説明する。
第１工程（図５および図６）：ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層してドレイン領域２を形成する。チャネル層４となる領域の端部には高濃度のボロンを注入・拡散し、ガードリング３を形成する。また、周辺領域２２の最外周に高濃度のｎ型不純物をイオン注入し、高濃度不純物領域（アニュラー）２０を形成する。
表面に熱酸化膜５ｓを形成した後、予定のチャネル層４の部分の酸化膜をエッチングする。全面に例えばドーズ量１．０×１０１３ｃｍ-２でボロンを注入した後、拡散してｐ型のチャネル層４を形成する。ガードリング３はチャネル層４端部での電界集中を緩和するものであり、特性に影響なければ設けなくてもよい。
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成する。その後、レジスト膜によるマスクを、素子領域２１のトレンチ開口部を除いてかける。ＣＶＤ酸化膜５は基板周辺領域２２の熱酸化膜５ｓ上も覆って設けられ、融合して周辺絶縁膜１２となる。素子領域２１のＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部を形成する。
その後、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ８を形成する（図５（Ａ））。
ダミー酸化を行いトレンチ８内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
更に、全面を酸化してトレンチ８内壁にゲート酸化膜１１を駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。周辺領域の表面も酸化され、周辺絶縁膜１２に融合する（図５（Ｂ））。
全面にポリシリコン層を堆積し、ガードリング３の上方のみマスクを設けてドライエッチングする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。これにより、トレンチ８に埋設したゲート電極１３を形成する。周辺領域２２ではゲート電極１３を引き出すポリシリコン１３ｐがパターンニングされる（図５（Ｃ））。
その後、基板の電位を安定化させるために、ボディ領域の形成領域を露出したレジスト膜（不図示）によるマスクを設けて、選択的にボロンを例えばドーズ量２．０×１０１５ｃｍ-２でイオン注入する。
新たなレジスト膜（不図示）で予定のソース領域１５に、砒素を例えばドーズ量５．０×１０１５ｃｍ-２程度でイオン注入する。熱処理により不純物を拡散し、ｎ＋型のソース領域１５と、ボディ領域１４を形成した後、レジスト膜を除去する。
これにより、トレンチ８で囲まれた領域がＭＯＳＦＥＴのセル２７となり、セル２７が多数配置された素子領域２１と、素子領域２１の外側から半導体チップの端部に至る周辺領域２２が形成される（図６）。
第２工程（図７）：全面にＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ層１６’をＣＶＤ法により堆積する。ＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ層１６’は周辺領域２２上にも形成され、周辺絶縁膜１２に融合する。レジスト膜により、素子領域２１のゲート電極１３上と、周辺領域２２の所望のパターンの周辺絶縁膜１２が残存するようにマスクを設ける（図７（Ａ））。
素子領域２１においてＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ層１６’エッチングし、ゲート電極１３上を覆う層間絶縁膜１６を形成する。
このとき、同時に周辺絶縁膜１２に凹部２３を形成する。すなわち、シールドメタルの形成領域下方に位置する周辺絶縁膜１２に、例えば２つの凹部２３を形成する。凹部２３は少なくとも１つをその上層に形成されるシールドメタルとのコンタクトホールとするため、基板表面が露出するようにエッチングされる。ここでは一度のエッチング工程で行うため複数の凹部２３は全て基板表面（アニュラー２０）が露出する。尚、コンタクトホールとする場合には、最も厚い膜厚の絶縁膜に合わせた条件でエッチングを行う。
更に、ゲート配線の形成領域下方の周辺絶縁膜１２にも例えば２つの凹部２３を形成する。これらも層間絶縁膜のエッチングと同一工程にて形成されるため、共にポリシリコン１３ｐとのコンタクトホールとなる（図７（Ｂ））。
第３工程（図２）：その後アルミニウム等をスパッタ装置で全面に付着して、Ａｌ配線層１０を形成する。素子領域２１では、ソース領域１５およびボディ領域１４にコンタクトするソース電極１７をパターンニングする。また、同時にゲート配線１８およびシールドメタル１９を形成する。そして凹部２３はＡｌ配線層１０により被覆される。
更に、裏面にドレイン電極（不図示）を形成し、基板表面に表面保護膜を形成する。その後ダイシングにより個々の半導体チップに分割し、リードフレームのアイランド上に半導体チップ裏面（ドレイン電極）を固着する。ボンディングワイヤなどにより所望の配線を行った後、半導体チップおよびリードフレームをモールド樹脂層により一括して被覆する。本実施形態では半導体チップが固着されないアイランドの裏面がモールド樹脂層から露出するタイプの実装とする。これにより、図２および図３（Ａ）に示す最終構造を得る。
尚、本発明の実施の形態ではＮチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴでも同様に実施できる。
また、Ａｌ配線層としてＭＯＳＦＥＴのシールドメタル１９およびゲート配線１８を例に説明したがこれに限らない。例えば素子領域はＩＧＢＴ等の絶縁ゲート型半導体素子、あるいはショットキーバリアダイオードなどでもよい。すなわち、周辺領域に絶縁膜を介してＡｌ配線層が設けられる半導体装置で有れば、その絶縁膜に凹部を設けることによりＡｌスライドの発生を抑制できる。
本発明の半導体装置の平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する（Ａ）側面図、（Ｂ）裏面図、（Ｃ）断面図である。 本発明の半導体装置を説明するための（Ａ）側面図、（Ｂ）裏面図、（Ｃ）断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 本発明の半導体装置の製造方法を説明する断面図である。 従来の半導体装置を説明する断面図である。
符号の説明
１ ｎ＋型シリコン半導体基板
２ ドレイン領域
３ ガードリング
４ チャネル層
５ ＣＶＤ酸化膜
８ トレンチ
１０ Ａｌ配線層
１１ ゲート酸化膜
１２ 周辺絶縁膜
１３ｐ ポリシリコン
１３ ゲート電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ ソース電極
１８ ゲート配線
１９ シールドメタル
２０ 高濃度不純物領域
２１ 素子領域
２２ 周辺領域
２３ 凹部
２４ 表面保護膜
２５ モールド樹脂層
２６ ドレイン電極
３１ リードフレーム
３２ アイランド
３３ リード
３４ 導電性接着剤
３５ ボンディングワイヤ
５１ ｎ＋型シリコン半導体基板
５２ ドレイン領域
５３ ガードリング
５４ チャネル層
５８ トレンチ
６０ Ａｌ配線層
６１ ゲート酸化膜
６２ 絶縁膜
６３ ゲート電極
６４ ボディ領域
６５ ソース領域
６６ 層間絶縁膜
６７ ソース電極
６８ ゲート配線
６９ シールドメタル
７０ 高濃度不純物領域
７１ 素子領域
７２ 周辺領域
７３ セル
７４ 表面保護膜
７５ 樹脂層
８０、１００ 半導体チップ

Claims (12)

  1. 半導体基板上に設けた素子領域と、
    前記素子領域外周に設けた周辺領域を有する半導体装置であって、
    前記周辺領域の前記基板表面に設けられた絶縁膜と、
    前記絶縁膜に設けられた複数の凹部と、
    前記絶縁膜上に設けられた金属層と、
    前記金属層上に設けられた保護膜と、
    前記保護膜上に設けられた樹脂層と、
    を具備することを特徴とする半導体装置。
  2. 半導体基板上に素子領域と、前記素子領域外周の周辺領域を有する半導体チップと、
    前記周辺領域の前記基板表面に設けられた絶縁膜と、
    前記絶縁膜に設けられた凹部と、
    前記絶縁膜上に設けられた金属層と、
    前記半導体チップ表面を覆う保護膜と、
    前記半導体チップの裏面が固着するアイランドを有するリードフレームと、
    前記アイランド及び前記半導体チップを一体で被覆する樹脂層と、
    を具備することを特徴とする半導体装置。
  3. 前記半導体チップが固着する前記アイランドの裏面は前記樹脂層から露出することを特徴とする請求項２に記載の半導体装置。
  4. 前記金属層は、前記凹部を介して前記周辺領域の前記基板表面または前記素子領域と電気的に接続することを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 前記金属層は少なくともＡｌ配線層を含むことを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 前記金属層は前記周辺領域の前記基板表面に設けられた不純物領域とコンタクトすることを特徴する請求項４に記載の半導体装置。
  7. 前記金属層は導電層を介して前記素子領域と接続することを特徴とする請求項４に記載の半導体装置。
  8. 前記絶縁膜は酸化膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
  9. 前記基板裏面に電極が設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
  10. 前記素子領域にトレンチ構造の絶縁ゲート型素子が設けられることを特徴とする請求項１又は請求項２に記載の半導体装置。
  11. 半導体基板上に素子領域と周辺領域を形成する工程と、
    前記周辺領域の前記基板表面に設けられた絶縁膜に凹部を形成する工程と、
    前記絶縁膜および前記凹部を被覆する金属層を形成する工程と、
    前記金属層上に保護膜を形成する工程と、
    前記保護膜上に樹脂層を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  12. 前記金属層が前記素子領域とコンタクトするコンタクトホールを形成する工程を有し、前記凹部は、前記コンタクトホールの形成と同一工程により形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
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