KR100830389B1 - 절연 게이트형 반도체 장치 - Google Patents

Abstract

본 발명은, 트렌치의 바닥 주위에 플로팅 영역을 갖고, 높은 브레이크다운 전압을 확실하게 달성할 수 있는 절연 게이트형 반도체 장치를 제공한다. 절연 게이트형 반도체 장치 (100) 는, 전류가 흐르는 셀 영역 및 셀 영역을 둘러싸는 단자 영역을 포함한다. 또한, 반도체 장치 (100) 는 셀 영역에 복수의 게이트 트렌치 (21) 및 단자 영역에 복수의 단자 트렌치 (62) 를 갖는다. 게이트 트렌치 (21) 는 스트립 형태로 형성되고, 단자 트렌치 (62) 는 동심원적으로 형성된다. 반도체 장치 (100) 에서는, 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 의 측간의 간격이 균일한 방식으로 게이트 트렌치 (21) 와 단자 트렌치 (62) 가 배치된다. 즉, 게이트 트렌치 (21) 의 길이는 단자 트렌치 (62) 의 코너의 곡선을 따라 조절된다.

절연 게이트형 반도체, 브레이크다운 전압

Description

절연 게이트형 반도체 장치{INSULATED GATE SEMICONDUCTOR DEVICE}

기술 분야

본 발명은 트렌치 게이트 구조를 갖는 절연 게이트형 반도체 장치에 관한 것이다. 더 상세하게는, 본 발명은, 트렌치의 바닥 주위에 플로팅 (floating) 영역을 가지고, 반도체층 상에 작용하는 전기장의 완화를 통해 높은 브레이크다운 전압을 확실하게 달성할 수 있는 절연 게이트형 반도체 장치에 관한 것이다.

배경 기술

전력 장치용 절연 게이트형 반도체 장치로서, 트렌치 게이트 구조를 갖는 트렌치 게이트형 반도체 장치가 제안되고 있다. 트렌치 게이트형 반도체 장치에서는, 높은 브레이크다운 전압과 낮은 온 (on) 저항간에 상충관계가 일반적으로 존재한다.

본 출원인은 이러한 문제를 해결하는 트렌치 게이트형 반도체 장치로서 도 11 에 도시된 절연 게이트형 반도체 장치 (900) 를 제안하였다 (일본 특허 출원 제 2003-349806 호). 절연 게이트형 반도체 장치 (900) 에는 N+ 형 소스 영역 (31), N+ 형 드레인 영역 (11), P- 형 본체 영역 (41) 및 N- 형 드리프트 영역 (12) 이 제공된다. 또한, 반도체 기판의 상면 일부를 그루빙함으로써, N+ 형 소스 영역 (31) 및 P- 형 본체 영역 (41) 을 통과하는 게이트 트렌치 (21) 가 형성된다. 게이트 트렌치 (21) 의 하부에는, 절연적층재로 구성되는 적층된 절연층 (23) 이 형성된다. 적층된 절연층 (23) 상에는 게이트 전극 (22) 이 형성된다. 게이트 전극 (22) 은 게이트 트렌치 (21) 측 상에 형성된 게이트 절연막 (24) 을 통해 N+ 형 소스 영역 (31) 및 P- 형 본체 영역 (41) 과 접한다. 또한, P 형 플로팅 영역 (51) 이 N- 형 드리프트 영역 (12) 내에 형성된다. 게이트 트렌치 (21) 의 하단은 P 형 플로팅 영역 (51) 내에 위치된다.

N- 형 드리프트 영역 (12) 에 P 형 플로팅 영역 (51) 을 갖는 절연 게이트형 반도체 장치 (900) 는 플로팅 영역을 갖지 않는 절연 게이트형 반도체 장치에 비해 다음의 특징을 갖는다: 게이트 전압의 스위치-오프 동안 드레인과 소스 (이하 "D 및 S" 라 한다) 간의 전압에 의해 N- 형 드리프트 영역 (12) 과 P- 형 본체 영역 (41) 간의 PN 접합으로부터 공핍층이 형성되고; 전기장 세기는 PN 접합 근처에서 피크이고; 공핍층이 P 형 플로팅 영역 (51) 에 도달하는 경우, 영역 (51) 은 펀치-쓰루 (punch-through) 상태가 되어 그 전위가 고정되고; D 와 S 간에 인가된 전압이 높은 경우, 또한 공핍층이 P 형 플로팅 영역 (51) 의 하단으로부터 형성되고; 또한 전기장 세기는 P- 형 본체 영역 (41) 과 N- 형 드리프트 영역 (12) 간의 PN 접합을 제외하고 P 형 플로팅 영역 (51) 의 하단 근처에서 피크가 되어, 즉, 전기장의 피크가 2 위치에서 형성될 수 있어서 그 최대 피크값이 감소되며, 이것은 높은 브레이트다운 전압의 달성을 허용하고; 높은 브레이크다운 전압을 갖는 반도체 장치 (900) 는 N- 형 드리프트 영역 (12) 의 불순물 농도의 증가를 통해 낮은 온 저항을 가질 수 있다.

또한, 도 12 에 도시된 바와 같이, 절연 게이트형 반도체 장치 (900) 의 게 이트 트렌치 (21) 는 셀 영역 (도 12 의 파선 박스 내) 에 스트립 형태로 배열된다. 또한, 단자 영역 (도 12 의 파선 박스 X 의 외부) 에서는, 단자 트렌치 (62) 가 형성되어 셀 영역을 둘러싼다. 또한, P 형 플로팅 영역이 단자 트렌치의 바닥 주위에 형성된다. 이러한 방식으로, 전체 절연 게이트형 반도체 장치 (900) 의 브레이크다운 전압이 감소된다. 트렌치가 형성되어 셀 영역을 둘러싸는 반도체 장치의 예로는, 예를 들어, 특허 문헌 1 에 개시된 다이오드 소자가 포함된다.

[특허 문헌 1] 일본 특허 공개 공보 제 2003-243671 호

그러나, 절연 게이트형 반도체 장치 (900) 는 다음의 문제를 갖는다: N- 형 드리프트 영역 (12) 과 P- 형 본체 영역 (41) 간의 PN 접합으로부터 형성된 공핍층이 P 형 플로팅 영역 (51) 으로부터 형성된 공핍층과 연결되기 때문에 정전기적 포커스가 두께방향에서 경감되고; P 형 플로팅 영역 (51) 으로부터 형성된 공핍층이 다른 P 형 플로팅 영역으로부터 형성된 공핍층과 연결되기 때문에 정전기적 포커스가 측면방향에서 경감된다.

N- 형 드리프트 영역 (12) 과 P- 형 본체 영역 (41) 간의 PN 접합으로부터 형성된 공핍층 및 P 형 플로팅 영역 (51) 으로부터 형성된 공핍층의 누설은 반도체 기판의 두께방향의 구조적 설계에 의존한다. 이 때문에, 공핍층의 두께방향 확장을 미리 고려한 구조로 설계함으로써 높은 브레이크다운 전압이 확실하게 달성된다. 한편, P 형 플로팅 영역으로부터 형성된 공핍층의 누설은 반도체 기판의 측면방향의 구조적 설계에 의존한다. 이 때문에, 공핍층의 측면방향 확장을 미 리 고려한 구조로 설계함으로써 높은 브레이크다운 전압이 달성된다. 그러나, P 형 플로팅 영역들간의 거리에 변동이 존재하는 경우, 공핍층의 누설이 발생할 수도 있다. 그 결과, 공핍층의 누설이 발생하지 않은 부분에서 브레이크다운 전압이 감소할 수도 있다.

예를 들어, 절연 게이트형 반도체 장치 (900) 의 브레이크다운 전압이 감소하는 영역은 다음과 같다: 도 12 에 도시된 바와 같은 셀 영역 내의 게이트 트렌치 (21) 와 연결되지 않도록 단자 영역 내의 단자 트렌치 (62) 가 형성되어 게이트 트렌치 (21) 가 갭을 갖고; 도 13 에 도시된 바와 같이, 단자 트렌치 (62) 의 측면과 게이트 트렌치 (21) 의 말단간의 간격이 긴 (도 13 에서는 L1<L2) 부분이 갭 (도 12 의 실선 박스 Y 내) 근처에 존재하고; 이것은 단자 트렌치 (62) 바닥 주위의 P 형 플로팅 영역과 게이트 트렌치 (21) 바닥 주위의 P 형 플로팅 영역간의 간격에 변동을 유발한다.

또한, 게이트 트렌치 (21) 의 갭 중 단자 트렌치 (62) 의 코너 근처에서는 (도 12 에서 실선 박스 Z 내), 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 의 측면간의 간격에서의 변동이 도 14 에 도시된 바와 같이 명백하게 발생한다. 이것은, 균일한 길이를 갖고 그 말단이 길이 방향에서 평탄화되도록, 스트립 형태로 형성된 각각의 게이트 트렌치 (21) 가 형성되기 때문이다 (도 12 참조). 더 상세하게는, 단자 트렌치 (62) 의 코너 근처에서는, 게이트 트렌치 (21) 가 단자 트렌치 (62) 의 코너쪽으로 더 근접하여 형성될수록, 게이트 트렌치 (21) 와 단자 트렌치 (62) 의 말단간의 간격은 더 좁아진다 (도 14 에서는 L1<L2<L3). 유사 하게, 게이트 트렌치 (21) 가 단자 트렌치 (62) 의 코너쪽으로 더 근접하여 형성될수록 단자 트렌치 (62) 바닥 주위의 P 형 플로팅 영역 (53) 과 게이트 트렌치 (21) 바닥 주위의 P 형 플로팅 영역 (51) 간의 간격은 더 좁아진다.

또한, 이 문제점을 해결하기 위해, 도 15 에 도시된 바와 같이 게이트 트렌치 (21) 가 단자 트렌치 (62) 에 링크되는 것이 고려된다. 트렌치의 갭은 이러한 방식으로 각각의 트렌치를 배열함으로써 제거될 수 있다. 그러나, 트렌치 접합이 건식 에칭에 의해 형성되는 경우, 접합에 도입되는 에칭 가스의 부피는 접합과 다른 부분에 도입되는 가스의 부피와는 상이하다. 이 때문에, 에칭이 접합에서 쉽게 진행하고 이것은 트렌치의 깊이를 불균일하게 한다. 도 16 은 도 15 에 도시된 반도체 장치의 라인 C-C 를 따라 취해진 단면도이다. 도 16 에 도시된 바와 같이, 트렌치 접합의 깊이는 접합이 아닌 부분의 깊이보다 더 깊다. 그 결과, 링크된 트렌치 바닥 주위의 P 형 플로팅 영역의 깊이 또한 더 커지고, 이것은 브레이크다운 전압의 감소를 유발한다.

또한, 트렌치가 서로 링크되는 경우, 이들은 그 접합에서 더 넓어진다. 이 때문에, P 형 플로팅 영역의 크기는 설계값에 기반한 값보다 더 커진다. 그 결과 N- 형 드리프트 영역 (12) 의 크기가 감소하고, 이것은 온 저항을 높게 한다.

또한, 절연재가 절연 게이트형 반도체 장치 (900) 의 게이트 트렌치 (21) 에 내장되고, 그 후 절연재가 에치백되어 공간을 형성한다. 에치백에 의해 형성된 공간에 도체가 내장되어 게이트 전극 (22) 을 형성한다. 이 때, 트렌치가 넓은 경우, 절연재는 충분하게 내장될 수 없고 따라서, 적층된 절연층 내에 보이드 (void) 등이 발생할 수도 있다. 보이드를 가진 적층된 절연층이 에치백되는 경우, 에칭은 보이드 부분에서 급속히 진행하여 적층된 절연층에 쐐기형 그루브를 형성한다. 그 후, 게이트 재료가 쐐기형 그루브에 삽입되어, 그 설계에 기반한 방향과는 상이한 방향으로 공핍층이 확산된다. 이 때문에, 통상의 트렌치 게이트형 반도체 장치와는 달리, 절연 게이트형 반도체 장치 (900) 는 트렌치 접합을 갖지 않는 것이 바람직하다.

본 발명은 통상의 절연 게이트형 반도체 장치가 갖는 문제점을 해결함으로써 실현된다. 즉, 본 발명의 목적은, 트렌치 바닥 주위에 플로팅 영역을 갖고, 높은 브레이크다운 전압을 확실하게 나타낼 수 있는 절연 게이트형 반도체 장치를 제공하는 것이다.

발명의 개시

문제점을 해결하기 위해 제조된 절연 게이트형 반도체 장치는, 제 1 도전성 타입의 반도체이며 반도체 기판의 상부측 상에 존재하는 본체 영역, 및 제 2 도전성 타입의 반도체이며 본체 영역의 바닥에 접촉하는 드리프트 영역을 포함한다. 또한, 절연 게이트형 반도체 장치는, 위에서 보았을 때 스트립 형태로 형성되고 본체 영역을 통과하며 게이트 전극을 포함하는 제 1 트렌치 그룹, 및 위에서 보았을 때 아크 형태로 형성된 부분을 갖는 제 2 트렌치를 포함한다. 또한, 절연 게이트형 반도체 장치는, 드리프트 영역에 의해 둘러싸이고 제 1 트렌치 그룹의 트렌치 중 하나 이상의 바닥을 둘러싸며 제 1 도전성 타입의 반도체인 제 1 플로팅 영역, 및 드리프트 영역에 의해 둘러싸이고 제 2 트렌치의 바닥을 둘러싸며 제 1 도전성 타입의 반도체인 제 2 플로팅 영역을 포함한다. 위에서 보았을 때, 제 1 트렌치 그룹의 각 트렌치의 말단은 제 2 트렌치 측에 대향하고, 제 1 트렌치 그룹 각각의 말단과 제 2 트렌치 측간의 공간은 균일하다.

즉, 본 발명의 절연 게이트형 반도체 장치에는 스트립 형태로 형성되는 제 1 트렌치 그룹 및 일 부분 이상이 아크 형태로 형성되는 제 2 트렌치가 제공된다. 플로팅 영역이 각 트렌치의 바닥 주위에 제공되고, 플로팅 영역에 의해 정전기적 포커스가 경감된다.

제 1 트렌치 그룹 각각의 트렌치의 말단은 제 2 트렌치 측에 대향한다. 즉, 제 1 트렌치 그룹 각각의 트렌치는 제 2 트렌치와 링크되지 않는다. 이 때문에, 트렌치 접합에 의해 유발되는 브레이크다운 전압의 감소가 발생하지 않는다. 또한, 제 1 트렌치 그룹 각각의 트렌치는 그 말단과 제 2 트렌치 측간의 간격이 균일한 항식으로 배치된다. 따라서, 제 1 플로팅 영역과 제 2 플로팅 영역간의 간격에 변동이 없어서, 갭에 의해 유발되는 브레이크다운 전압의 감소가 발생하지 않는다.

더 상세하게는, 제 1 트렌치 그룹을 형성하는 트렌치의 전부 또는 일부의 말단이 제 2 트렌치의 아크 형태 부분 측과 대향하는 위치에서도, 제 1 트렌치 그룹의 트렌치는, 그 말단과 제 2 트렌치 측간의 간격이 균일한 방식으로 배치된다. 즉, 제 1 트렌치 그룹 각각의 트렌치의 말단은 아크 형태의 곡면을 따라 배치된다. 따라서, 이러한 위치에서도, 제 1 트렌치 그룹 각각의 트렌치의 말단과 제 2 트렌치 측간의 간격에 변동이 없어서, 갭에 의해 유발되는 브레이크다운 전압의 감소가 발생하지 않는다. 제 1 트렌치 그룹 각각의 트렌치의 말단과 제 2 트렌치 측간의 간격을 이와 같이 균일하게 유지하기 위해, 예를 들어, 제 1 트렌치 그룹 각각의 트렌치의 길이방향에서의 길이는 제 2 트렌치의 곡선에 따라 결정된다.

제 1 트렌치 그룹의 트렌치의 말단과 제 2 트렌치 측간의 간격이 그들간의 최소 간격보다 긴 부분이 존재하는 경우, 플로팅 영역이 그 부분에 형성될 수 있다. 이것은 브레이크다운 전압의 감소를 확실하게 억제할 수 있다. 또한, 제 1 트렌치 그룹의 2 개의 인접한 트렌치는 그 말단에서 서로 링크될 수도 있다 (도 10 참조).

절연 게이트형 반도체 장치의 제 2 트렌치는 위에서 보았을 때 원형 구조를 갖는 것이 바람직하며, 제 1 트렌치 그룹은 제 2 트렌치에 의해 규정되는 원형 영역 내에 형성될 수도 있다. 즉, 제 2 트렌치가 원형 형태로 형성되고, 제 1 트렌치 그룹은 그 원형 영역 내에 스트립 형태로 형성되는 경우, 제 1 트렌치 그룹 각각의 트렌치의 말단과 제 2 트렌치 측간의 간격에서의 변동이 발생하는 경향이 있다. 따라서, 본 발명의 제 1 트렌치 그룹과 유사하게, 브레이크다운 전압의 감소를 억제하는 면에서, 트렌치의 말단과 제 2 트렌치 측간의 간격을 균일하게 하는 것이 특히 효과적이다.

또한, 본 발명의 다른 절연 게이트형 반도체 장치는, 반도체 기판의 상부측 상에 존재하고 제 1 도전성 타입의 반도체인 본체 영역, 및 본체 영역의 바닥과 접촉하고 제 2 도전성 타입의 반도체인 드리프트 영역을 갖는다. 또한, 절연 게이트형 반도체 장치는, 위에서 보았을 때 스트립 형태로 형성되고 본체 영역을 통 과하며 게이트 전극을 포함하는 제 1 트렌치 그룹, 및 제 1 트렌치 그룹의 인접 트렌치들간에 위치되고 제 1 트렌치 그룹 각각의 트렌치와 접촉하지 않는 제 2 트렌치를 포함한다. 또한, 절연 게이트형 반도체 장치는, 드리프트 영역에 의해 둘러싸이고, 제 1 트렌치 그룹의 트렌치 중 하나 이상의 바닥을 둘러싸고 제 1 도전성 타입의 반도체인 제 1 플로팅 영역, 및 드리프트 영역에 의해 둘러싸이고 제 2 트렌치의 바닥을 둘러싸며 제 1 도전성 타입의 반도체인 제 2 플로팅 영역을 포함한다.

즉, 본 발명의 절연 게이트형 반도체 장치에는 스트립 형태로 형성되는 제 1 트렌치 그룹 및 제 1 트렌치 그룹의 인접 트렌치들간에 형성되는 제 2 트렌치가 제공된다. 각 트렌치의 바닥 주위에, 플로팅 영역이 제공된다. 플로팅 영역은 높은 브레이크다운 전압을 허용하는 정전기적 포커스를 경감시킬 수 있다. 또한, 제 2 트렌치에 게이트 전극을 내장함으로써, 셀 영역에 채널 영역이 증가될 수 있어서 채널 저항의 감소가 가능하다.

또한, 제 1 트렌치 그룹 각각의 트렌치는 제 2 트렌치와 접촉하지 않으며; 즉 제 1 트렌치 그룹 각각의 트렌치는 제 2 트렌치와 링크되지 않는다. 따라서, 트렌치 접합에 의해 유발되는 브레이크다운 전압이 발생하지 않고, 이에 의해 브레이크다운 전압의 감소없이 채널 저항이 감소된다.

또한, 절연 게이트형 반도체 장치는, 위에서 보았을 때 아크 형태로 형성되는 부분을 갖는 제 3 트렌치, 및 드리프트 영역에 의해 둘러싸이고 제 3 트렌치의 바닥을 둘러싸며 제 1 도전성 타입의 반도체인 제 3 플로팅 영역을 갖는 것이 바람 직하다. 또한, 제 1 트렌치 그룹 각각의 트렌치의 말단은 제 3 트렌치 측과 대향하고, 제 1 트렌치 그룹 각각의 트렌치의 말단과 제 3 트렌치 측간의 간격은 균일한 것이 바람직하다. 또한, 제 3 트렌치는 위에서 보았을 때 원형 구조를 갖고, 제 1 트렌치 그룹 및 제 2 트렌치 그룹은 제 3 트렌치에 의해 규정되는 원형 영역 내에 배치되는 것이 바람직하다.

도면의 간단한 설명

도 1 은 본 발명의 제 1 실시형태에 따른 절연 게이트형 반도체 장치의 구조를 도시하는 평면도이다.

도 2 는 도 1 에 도시된 절연 게이트형 반도체 장치의 A-A 라인을 따라 취해진 단면도이다.

도 3 은 도 2 에 도시된 절연 게이트형 반도체 장치의 단자 트렌치의 코너 및 주변을 도시하는 평면도이다.

도 4 는 도 2 에 도시된 절연 게이트형 반도체 장치의 게이트 트렌치의 (제 1 실시예로서의) 갭 부분을 도시하는 평면도이다.

도 5 는 도 4 에 도시된 절연 게이트형 반도체 장치의 B-B 라인을 따라 취해진 단면도이다.

도 6 은 도 2 에 도시된 절연 게이트형 반도체 장치의 게이트 트렌치의 (제 2 실시예로서의) 갭 부분을 도시하는 평면도이다.

도 7 은 (일정한 게이트 전압에서) 간격 Lx 와, D 와 S 간의 브레이크다운 전압간의 관계를 도시하는 그래프이다.

도 8 은 제 2 실시형태에 따른 절연 게이트형 반도체 장치의 구조를 도시하는 평면도이다.

도 9 는 (제 1) 변형예에 따른 절연 게이트형 반도체 장치의 구조를 도시하는 평면도이다.

도 10 은 (제 2) 변형예에 따른 절연 게이트형 반도체 장치의 구조를 도시하는 평면도이다.

도 11 은 통상적인 절연 게이트형 반도체 장치의 구조를 도시하는 단면도이다.

도 12 는 (갭을 갖는) 통상적인 절연 게이트형 반도체 장치의 구조를 도시하는 평면도이다.

도 13 은 도 12 에 도시된 절연 게이트형 반도체 장치의 게이트 트렌치의 갭 부분을 도시하는 평면도이다.

도 14 는 도 12 에 도시된 절연 게이트형 반도체 장치의 단자 트렌치의 코너 및 주변을 도시하는 평면도이다.

도 15 는 (접합을 갖는) 통상적인 절연 게이트형 반도체 장치의 구조를 도시하는 평면도이다.

도 16 은 도 15 에 도시된 절연 게이트형 반도체 장치의 C-C 라인을 따라 취해진 단면도이다.

발명을 수행하는 최상의 모드

다음으로, 본 발명의 실시형태를 도면을 참조하여 상세히 설명한다. 이 러한 실시형태들에서, 본 발명은, 게이트로의 전압 인가를 통해 드레인과 소스 (D 와 S) 간의 전기적 연속성을 제어하는 파워 MOS 에 적용된다.

[제 1 실시형태]

제 1 실시형태에 따른 절연 게이트형 반도체 장치 (100; 이하, "반도체 장치 (100)") 는 도 1 의 평면도 및 도 2 의 단면도에 도시되는 구조를 갖는다. 본 명세서에서, 반도체 기판이란 용어는 시작 기판 및 에피택셜 성장에 의해 시작 기판 상에 형성된 단결정 실리콘 부분으로 구성된 부분을 칭한다.

도 1 에 도시된 바와 같이, 본 실시형태에 따른 반도체 장치 (100) 는, 전류가 흐르는 셀 영역 (도 1 에서 파선 박스 X 내) 및 셀 영역을 둘러싸는 단자 영역 (도 1 에서 파선 박스 X 의 외부) 으로 구성된다. 즉, 반도체 장치 (100) 의 셀 영역은 단자 영역에 의해 규정된다. 또한, 반도체 장치 (100) 는 셀 영역 내에 복수의 게이트 트렌치 (21) 및 단자 영역 내에 복수의 단자 트렌치 (62) 를 갖는다. 또한, 게이트 트렌치 (21) 는 스트립 형태로 배치되고, 단자 트렌치 (62) 는 동심원으로 배치된다. 또한, 게이트 트렌치 (21) 는 단자 트렌치 (62) 와 링크되지 않도록 형성된다. 그 결과, 반도체 장치 (100) 는 트렌치 접합을 갖지 않는다. 따라서, 반도체 장치 (100) 의 모든 트렌치는 깊이와 폭에서 균일하다.

도 2 는 도 1 에 도시된 반도체 장치 (100) 의 A-A 라인을 따라 취해진 단면도이다. 본 실시형태에 따른 반도체 장치 (100) 에서는, 도 2 에 도시된 바와 같이, 소스 전극 (30) 이 반도체 기판 상면 상에 제공되고, 드레인 전극 (10) 이 반도체 기판 하면 상에 제공된다. 또한, N+ 형 소스 영역 (31) 및 N+ 형 드레인 영역 (11) 이 반도체 기판에 제공된다. 또한, N+ 형 소스 영역 (31) 과 N+ 형 드레인 영역 (11) 간에는, 위에서 아래방향으로 P- 형 본체 영역 (41) 과 N- 형 드리프트 영역 (12) 이 제공된다. P- 형 본체 영역 (41) 과 N- 형 드리프트 영역 (12) 의 총 두께는 약 5.5 ㎛ 이다 (P- 형 본체 영역 (41) 의 두께는 약 1.2 ㎛).

또한, 반도체 기판의 상면 일부를 그루빙함으로써 게이트 트렌치 (21) 및 단자 트렌치 (62) 가 형성된다. 각 트렌치의 깊이는 약 2.3 ㎛ 이고, 각 트렌치는 P- 형 본체 영역 (41) 을 통과한다. 또한, 절연 적층체로 구성되는 적층된 절연층 (23) 이 게이트 트렌치 (21) 의 바닥에 형성된다. 더 상세하게는, 게이트 트렌치 (21) 의 바닥 위에 약 1.1 ㎛ 높이까지 실리콘 산화물을 적층함으로써 본 실시형태에 따른 적층된 절연층 (23) 이 형성된다. 또한, 적층된 절연층 (23) 상에 게이트 전극 (22) 이 형성된다. 게이트 전극 (22) 의 하단 부분은 P- 형 본체 영역 (41) 의 바닥의 하단보다 더 낮다. 게이트 전극 (22) 은 게이트 트렌치 (21) 측 상에 형성된 게이트 절연막 (24) 을 통해 반도체 기판의 N+ 형 소스 영역 (31) 및 P- 형 본체 영역 (41) 과 접한다. 즉, 게이트 전극 (22) 은 게이트 절연막 (24) 에 의해 N- 형 소스 영역 (31) 및 P- 형 본체 영역 (41) 으로부터 절연된다. 또한, 단자 트렌치 (62) 는 실리콘 산화물과 같은 절연재로 충전된다.

이러한 구조를 갖는 반도체 장치 (100) 에서는, 게이트 전극 (22) 에의 전압 인가에 의해 P- 형 본체 영역 (41) 에 채널 효과가 발생하고, 이에 의해 N+ 형 소스 영역 (31) 과 N+ 형 드레인 영역 (11) 간의 전기적 연속성이 제어된다.

또한, 반도체 장치 (100) 에서는, P 형 플로팅 영역 (51 및 53) 이 N- 형 드리프트 영역 (12) 에 의해 둘러싸이도록 형성된다. 게이트 트렌치 (21) 의 바닥으로부터 불순물을 주입함으로써 P 형 플로팅 영역 (51) 이 형성되고, 단자 트렌치 (62) 의 바닥으로부터 불순물을 주입함으로써 P 형 플로팅 영역 (53) 이 형성된다. 각 P 형 플로팅 영역의 단면은 실질적으로, 그 중심이 각각의 트렌치의 바닥에 있는 반경 0.6 ㎛ 의 원형이다. 인접한 P 형 플로팅 영역 (51) 들간에는 캐리어가 이동할 수 있는 충분한 공간이 존재한다. 따라서, P 형 플로팅 영역 (51) 은 게이트 전압의 스위치온 상태에서 드레인 전류를 방해하지 않는다.

따라서, 각 P 형 플로팅 영역 (51; 약 0.6 ㎛) 의 반경은 두께에서, 적층된 절연층 (23; 약 1.7 ㎛) 의 절반 이하이다. 따라서, 적층된 절연층 (23) 의 상단부는 P 형 플로팅 영역 (51) 의 상단부보다 높다. 따라서, 적층된 절연층 (23) 상에 적층된 게이트 전극 (22) 은 P 형 플로팅층 (51) 과 접하지 않으며, 이에 의해 반도체 장치 (100) 의 소자 특성은 영향받지 않는다.

또한, 반도체 장치 (100) 에서는, 게이트 트렌치 (21) 의 길이가, 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 측간의 거리에 따라 조절된다. 도 3 은 반도체 장치 (100) 의 단자 트렌치 (62) 의 코너 및 주변을 도시하는 부분 평면도이다 (도 1 의 실선 박스 Z 내). 반도체 장치 (100) 에서는, 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 측간의 최단 거리가 균일한 방식으로 각각의 게 이트 트렌치 (21) 가 배치된다. 즉, 게이트 트렌치 (21) 의 길이, 즉 게이트 트렌치 (21) 의 말단부를 단자 트렌치 (62) 의 코너 부분의 곡선을 따라 조절함으로써 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 간의 거리 변동이 제거된다. 그 결과, P 형 플로팅 영역 (51) 과 P 형 플로팅 영역 (53) 간의 간격 변동이 또한 제거되어 브레이크다운 전압의 감소를 억제한다.

도 4 는 반도체 장치 (100) 의 게이트 트렌치 (21) 의 갭 부분을 도시하는 부분 평면도이다 (도 1 의 실선 박스 Y 내). 반도체 장치 (100) 에서는, 트렌치 (21) 의 말단과 단자 트렌트 (62) 측간의 간격이 셀 영역의 게이트 트렌치 (21 및 21) 간의 간격보다 넓은 부분에, 도트 형태의 브레이크다운 전압 유지 트렌치 (68) 가 제공된다. 도 5 는 도 4 에 도시된 반도체 장치 (100) 의 B-B 라인을 따라 취해진 단면도이다. 도 5 에 도시된 바와 같이, 브레이크다운 전압 유지 트렌치 (68) 는 실리콘 산화물과 같은 절연재로 충전된다. 또한, N- 형 드리프트 영역 (12) 으로 둘러싸인 P 형 플로팅 영역 (58) 이 브레이크다운 전압 유지 트렌치 (68) 의 하단 주위에 제공된다. 즉, P 형 플로팅 영역 (51) 과 P 형 플로팅 영역 (53) 간의 간격이 넓은 경우, 그 사이에 P 형 플로팅 영역 (58) 이 제공되고, 이에 의해 P 형 플로팅 영역간의 거리에서의 변동이 제거된다.

반도체 장치 (100) 의 위에서 관측된 브레이크다운 전압 유지 트렌치 (68) 는 도 4 에 도시된 도트 형태에 한정될 필요는 없다. 즉, 그 형태는 도 6 에 도시된 바와 같이 장방형일 수도 있다. 또한, 장방형에 한정되지 않고, 원형 등일 수도 있다.

다음으로, 반도체 장치 (100) 의 D 와 S 간의 브레이크다운 전압의 시뮬레이션에 의해 얻어진 결과를 설명한다. 도 7 은 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 측간의 최단 거리 Lx 를 조절하면서 D 와 S 간의 브레이크다운 전압의 시뮬레이션을 수행함으로써 얻어진 결과를 도시하는 그래프이다. 도 7 에 도시된 바와 같이, 거리 Lx 가 그 설계에 기반한 거리보다 긴 경우 브레이크다운 전압은 감소한다. 이것은, 거리 Lx 가 길어짐에 따라, P 형 플로팅 영역 (51) 으로부터 형성된 공핍층이 P 형 플로팅 영역 (53) 으로부터 형성된 공핍층과 접속하기 어려워지기 때문인 것으로 고려된다. 또한, 간격 Lx 가 설계에 기반한 간격보다 짧은 경우 브레이크다운 전압은 감소한다. 그 결과, 거리 Lx 가 설계에 기반한 간격보다 길거나 짧아지는 경우, 브레이크다운 전압은 감소하며; 즉, 거리 Lx 를 설계값에 합치시키는 것이 중요하다. 더 상세하게는, 브레이크다운 전압의 공차는 10% 이고, 거리 Lx 의 공차는 ±15% 이다.

전술한 바와 같이, 제 1 실시형태에 따른 반도체 장치 (100) 는, 스트립 형태로 제공되는 게이트 트렌치 (21) 의 말단이 원형 형태로 제공되는 단자 트렌치 (62) 측에 대향하는 구조를 갖는다. 또한, 게이트 트렌치 (21) 는, 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 측간의 최단 거리가 균일한 방식으로 배치된다. 더 상세하게는, 간격에 있어서, P 형 플로팅 영역이 서로 접촉하지 않는 수준의 거리가 보장된다. 정확하게는, 에피택셜층의 불순물 농도 등에 따라, P 형 플로팅 영역이 서로 접촉하지 않는 수준의 거리를 보장하면서 P- 형 플로팅 영역을 서로 가능한 한 서로 근접시킴으로써 브레이크다운 전압이 증가된다. P 형 플로팅 영역을 서로 접촉시키지 않음으로써, 공핍층이 확산되는 영역이 보장된다. 그 결과, 게이트 트렌치 (21) 의 바닥 주위에 P 형 플로팅 영역 (51) 으로부터 형성되는 공핍층을 단자 트렌치 (62) 의 바닥 주위에 P 형 플로팅 영역 (53) 으로부터 형성되는 공핍층과 확실하게 연결시킬 수 있다. 따라서, (단자 트렌치 (62) 의 코너 및 주변을 포함하여) 게이트 트렌치 (21) 의 갭 및 주변에서 브레이크다운 전압의 감소를 억제할 수 있다. 따라서, 트렌치의 바닥 주위에 플로팅 영역을 갖고 높은 브레이크다운 전압을 확실하게 달성할 수 있는 절연 게이트형 반도체 장치가 구현된다.

예를 들어, 단자 트렌치 (62) 의 코너 및 주변에서는, 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 측간의 간격 (최단 거리) 이 균일한 방식으로, 게이트 트렌치 (21) 의 말단이 단자 트렌치 (62) 의 아크 부분을 따라 제공된다. 이것은, P 형 플로팅 영역 (51) 과 P 형 플로팅 영역 (53) 간의 간격을 균일하게 하여, 단자 트렌치 (62) 의 코너 및 주변에서 브레이크다운 전압의 감소를 억제한다.

게이트 트렌치 (21) 의 갭 근처에서는, 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 측간의 간격이 넓은 부분에 브레이크다운 전압 유지 트렌치 (68) 가 제공된다. 또한, P 형 플로팅 영역 (58) 이 브레이크다운 전압 유지 트렌치 (68) 의 바닥 주위에 제공된다. 이것은, P 형 플로팅 영역 (51) 으로부터 형성된 공핍층을 P 형 플로팅 영역 (58) 으로부터 형성된 공핍층과 연결될 수 있게 한다. 그 결과, 게이트 트렌치 (21) 의 갭 근처에서 브레이크다운 전압의 감소가 억제된다.

[제 2 실시형태]

도 8 에 도시된 바와 같이, 제 2 실시형태에 따른 반도체 장치 (200) 가 사다리 형태로 배치되는 게이트 트렌치 (21) 에 제공된다. 게이트 트렌치 (21) 는 도 8 의 종방향에서 서로 평행하게 배치되는 게이트 트렌치 (211) 및 도 8 의 횡방향에서 게이트 트렌치 (211) 과 교차하지 않도록 배치되는 게이트 (212) 로 구성된다. 즉, 게이트 트렌치 (211) 는 어떠한 접합을 갖지 않으면서 사다리 형태로 배열된다. 물론, 게이트 트렌치 (211) 및 게이트 트렌치 (212) 모두에는 게이트 전극이 내장된다.

본 실시형태에 따른 반도체 장치 (200) 에서는, 게이트 트렌치 (21) 를 사다리 형태로 배열함으로써 채널 영역이 증가될 수 있어서, 채널 저항이 감소된다. 또한, 반도체 장치 (200) 에서는, 횡방향 게이트 트렌치 (212) 가 종방향 게이트 트렌치 (211) 와 링크되지 않으며; 즉, 게이트 트렌치 (21) 에는 어떠한 접합도 제공되지 않는다. 이 때문에, 게이트 트렌치 (21) 는 깊이와 폭에서 균일하다. 따라서, 게이트 트렌치의 바닥 주위 P 형 플로팅 영역에 있어서, 위치와 크기의 변동이 발생하지 않는다.

즉, 제 2 실시형태에 따른 반도체 장치 (200) 에서는, 게이트 트렌치 (21) 를 사다리 형태로 배열함으로써 채널 저항이 감소된다. 또한, 게이트 트렌치 (21) 는, 종방향 게이트 트렌치 (211) 가 횡방향 게이트 트렌치 (212) 와 링크되지 않는 방식으로 배열된다. 이 때문에, 게이트 트렌치 (21) 의 바닥 주위 P 형 플로팅 영역 (51) 의 위치 변동은 그 두께방향에서는 발생하지 않는다. 또한, 게이트 트렌치 (21) 의 폭 또한 균일하기 때문에, P 형 플로팅 영역 (51) 의 크기 또한 설계 크기와 동일하다. 그 결과, 채널 저항을 감소시킬 수 있고 브레이크다운 전압의 감소를 확실하게 억제할 수 있는 절연 게이트형 반도체 장치가 실현된다.

본 명세서에서 설명한 본 발명의 실시형태들은 단지 예시적이며, 따라서 본 발명의 범주를 한정하도록 해석되어서는 안된다. 따라서, 본 발명의 사상 및 범주를 벗어나지 않고 다양한 변형 및 변화가 이루어질 수 있음은 명백하다. 예를 들어, 각각의 반도체 영역에 있어서, P 및 N 도전성 타입은 상호교환될 수도 있다. 게이트 절연막 (24) 에 있어서, 산화물막 대신 질화막과 같은 다른 절연막 및 합성막이 사용될 수도 있다. 반도체에 있어서, 실리콘 대신 다른 반도체 (SiC, GaN 및 GaAs 등) 가 사용될 수도 있다. 또한, 본 발명의 실시형태에 따른 절연 게이트형 반도체 장치는 P 형 기판을 사용하는 도전성 변조형 파워 MOSFET 에도 적용할 수 있다.

또한, 본 발명의 실시형태에 따라, 게이트 트렌치 (21) 의 갭에 의해 유발되는 브레이크다운 전압의 감소를 억제하기 위해 브레이크다운 전압 유지 트렌치 (68) 가 제공되지만; 이에 한정되지는 않는다. 즉, 도 9 에 도시된 바와 같이, 게이트 트렌치 (21) 의 말단과 단자 트렌치 (62) 측간의 간격을 일정하게 유지하기 위해 단자 트렌치 (62) 가 곡선 형태로 형성될 수도 있고; 단자 트렌치 (62) 에 곡선 형태를 부여함으로써 게이트 트렌치 (21) 와 단자 트렌치 (62) 간의 간격은 균일하게 된다. 그 결과, P 형 플로팅 영역 (51) 과 P 형 플로팅 영역 (53) 간의 간격 또한 균일하게 되어, 브레이크다운 전압의 감소가 억제될 수 있게 한다.

또한, 도 10 에 도시된 바와 같이, 2 개의 인접 게이트 트렌치 (21) 는 말단에서 서로 링크될 수도 있다. 그 결과, 게이트 트렌치 (21) 와 단자 트렌치 (62) 간의 간격이 균일하게 될 수 있다. 브레이크다운 전압의 감소는 게이트 트렌치 (21) 각각의 링크 쌍간에 발생할 수도 있지만, 2 개의 인접한 게이트 트렌치 (21) 가 서로 링크되는 부분에서 브레이크다운 전압의 감소는 억제된다. 이 때문에, 링크되지 않은 부분에서는, 제 1 실시형태에서 설명한 바와 같이 브레이크다운 전압 유지 트렌치 (68) 를 형성함으로써 브레이크다운 전압의 감소가 억제된다. 또는, 도 9 에 도시된 바와 같이, 브레이크다운 전압의 감소를 억제하기 위해 곡선 형태의 단자 트렌치 (62) 가 제공된다.

산업상 이용 가능성

본 발명에 따르면, 제 1 트렌치 그룹 각각의 말단과 제 2 트렌치간의 간격은 균일하다. 그 결과, 트렌치의 갭에서 브레이크다운 전압의 감소가 억제된다. 또한, 트렌치가 서로 링크되지 않기 때문에, 그 사이에 접합이 존재하지 않아서 브레이크다운 전압의 감소가 발생하지 않는다. 따라서, 트렌치 바닥 주위에 플로팅 영역을 갖고, 높은 브레이크다운 전압을 확실하게 달성할 수 있는 절연 게이트형 반도체 장치가 실현된다.

Claims (8)

1. 반도체 기판의 상부측 상에 존재하며 제 1 도전성 타입의 반도체인 본체 영역;

   상기 본체 영역의 바닥과 접촉하며 제 2 도전성 타입의 반도체인 드리프트 영역;

   위에서 보았을 때 스트립 형태로 형성되며 상기 본체 영역을 통과하고 게이트 전극을 포함하는 제 1 트렌치 그룹;

   위에서 보았을 때 아크 형태로 형성되는 부분을 갖는 제 2 트렌치;

   상기 드리프트 영역에 의해 둘러싸이고, 상기 제 1 트렌치 그룹 중 하나 이상의 트렌치의 바닥을 둘러싸고, 상기 제 1 도전성 타입의 반도체인 제 1 플로팅 영역; 및

   상기 드리프트 영역에 의해 둘러싸이고, 상기 제 2 트렌치의 바닥을 둘러싸고, 상기 기판에서 상기 제 1 플로팅 영역과 두께방향 위치에서 동일하고, 상기 제 1 도전성 타입의 반도체인 제 2 플로팅 영역을 구비하며,

   상기 제 2 트렌치는 위에서 보았을 때 상기 제 1 트렌치 그룹을 둘러싸는 단자 트렌치이고,

   상기 제 1 트렌치 그룹 각각의 트렌치의 말단은 위에서 보았을 때 상기 제 2 트렌치 측에 대향하고, 상기 제 1 트렌치 그룹 각각의 트렌치의 말단과 상기 제 2 트렌치측간의 최단 거리는 균일하고,

   상기 제 1 트렌치 그룹 각각의 트렌치 길이는 상기 단자 트렌치의 각부의 곡률에 따라 상이한, 절연 게이트형 반도체 장치.
2. 제 1 항에 있어서,

   상기 제 1 트렌치 그룹의 트렌치의 전부 또는 일부의 말단은 상기 제 2 트렌 치의 아크 형태로 형성된 부분측에 대향하는, 절연 게이트형 반도체 장치.
3. 제 1 항에 있어서,

   상기 제 1 트렌치 그룹의 인접 트렌치의 말단들과 상기 제 2 트렌치를 링크시키는 라인에 의해 둘러싸인 영역에 배치되는 제 3 트렌치; 및

   상기 드리프트 영역에 의해 둘러싸이고, 상기 제 3 트렌치의 바닥을 둘러싸고, 상기 기판에서 상기 제 1 플로팅 영역과 두께방향 위치에서 동일하고, 상기 제 1 도전성 타입의 반도체인 제 3 플로팅 영역을 더 구비하며,

   상기 제 3 트렌치는 상기 제 1 트렌치 그룹 각각의 트렌치의 말단과 상기 제 2 트렌치측을 위에서 보았을 때 최단 거리로 링크시키는 라인에 위치되는, 절연 게이트형 반도체 장치.
4. 제 2 항에 있어서,

   상기 제 1 트렌치 그룹의 인접 트렌치의 말단들과 상기 제 2 트렌치를 링크시키는 라인에 의해 둘러싸인 영역에 배치되는 제 3 트렌치; 및

   상기 드리프트 영역에 의해 둘러싸이고, 상기 제 3 트렌치의 바닥을 둘러싸고, 상기 기판에서 상기 제 1 플로팅 영역과 두께방향 위치에서 동일하고, 상기 제 1 도전성 타입의 반도체인 제 3 플로팅 영역을 더 구비하며,

   상기 제 3 트렌치는 상기 제 1 트렌치 그룹 각각의 트렌치의 말단과 상기 제 2 트렌치측을 위에서 보았을 때 최단 거리로 링크시키는 라인에 위치되는, 절연 게이트형 반도체 장치.
5. 제 1 항에 있어서,

   상기 본체 영역을 통과하고, 상기 제 1 트렌치 그룹 중 인접 트렌치들간에 배치되고, 상기 제 1 트렌치 그룹 각각의 트렌치와 접촉하지 않고, 게이트 전극을 포함하는 제 4 트렌치; 및

   상기 드리프트 영역에 의해 둘러싸이고, 상기 제 4 트렌치의 바닥을 둘러싸고, 상기 기판에서 상기 제 1 플로팅 영역과 두께 방향 위치에서 동일하고, 상기 제 1 도전성 타입의 반도체인 제 4 플로팅 영역을 더 구비하며,

   위에서 보았을 때 종방향의 상기 제 4 트렌치의 말단은 상기 제 1 트렌치 그룹 각각의 트렌치측에 대향하는, 절연 게이트형 반도체 장치.
6. 제 2 항에 있어서,

   상기 본체 영역을 통과하고, 상기 제 1 트렌치 그룹 중 인접 트렌치들간에 배치되고, 상기 제 1 트렌치 그룹 각각의 트렌치와 접촉하지 않고, 게이트 전극을 포함하는 제 4 트렌치; 및

   상기 드리프트 영역에 의해 둘러싸이고, 상기 제 4 트렌치의 바닥을 둘러싸고, 상기 기판에서 상기 제 1 플로팅 영역과 두께 방향 위치에서 동일하고, 상기 제 1 도전성 타입의 반도체인 제 4 플로팅 영역을 더 구비하며,

   위에서 보았을 때 종방향의 상기 제 4 트렌치의 말단은 상기 제 1 트렌치 그룹 각각의 트렌치측에 대향하는, 절연 게이트형 반도체 장치.
7. 제 3 항에 있어서,

   상기 본체 영역을 통과하고, 상기 제 1 트렌치 그룹 중 인접 트렌치들간에 배치되고, 상기 제 1 트렌치 그룹 각각의 트렌치와 접촉하지 않고, 게이트 전극을 포함하는 제 4 트렌치; 및

   상기 드리프트 영역에 의해 둘러싸이고, 상기 제 4 트렌치의 바닥을 둘러싸고, 상기 기판에서 상기 제 1 플로팅 영역과 두께 방향 위치에서 동일하고, 상기 제 1 도전성 타입의 반도체인 제 4 플로팅 영역을 더 구비하며,

   위에서 보았을 때 종방향의 상기 제 4 트렌치의 말단은 상기 제 1 트렌치 그룹 각각의 트렌치측에 대향하는, 절연 게이트형 반도체 장치.
8. 제 1 항에 있어서,

   두께 방향에서 상기 반도체 기판에서의 두 개소 :

   상기 제 1 플로팅 영역과 상기 드리프트 영역간의 PN 접합 개소, 및 상기 본체 영역과 상기 드리프트 영역간의 PN 접합개소

   에서 전기장 강도가 피크가 되는, 절연 게이트형 반도체 장치.

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