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JP6053415B2 - 半導体装置 - Google Patents

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肇 秋山
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Description

本発明は半導体装置に関し、特に、電力用の半導体装置に関するものである。
電力用の半導体装置の一種に、縦型の半導体装置がある。縦型の半導体装置では、表面側と裏面側との間において、電流の導通（オン状態）と遮断（オフ状態）が行われる。半導体基板の表面側には、たとえば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング素子等が配置された領域が形成されている。この領域は、導通時において主電流が流れる領域であり、活性領域と称されている。
半導体装置として、高い耐圧が要求されるパワーデバイスである場合には、半導体基板の表面側には、その活性領域と、活性領域を中心領域としてこれを取り囲む終端構造部とが形成されている。終端構造部は、半導体装置の耐圧特性を保持するために、耐圧層を含む構造とされる。そのような終端構造部として、ガードリング領域を備えたガードリング構造、または、リサーフ層を備えたリサーフ構造等が適用される。
半導体装置では、活性領域および終端構造部を外部の環境から保護するために、概ね、これら活性領域および終端構造部を覆うように、絶縁性の保護膜が形成される。保護膜として、たとえば、酸化シリコンまたは窒化シリコンのような絶縁膜が用いられる。また、樹脂系の材料が用いられる。さらに、複数の材料を層状に形成した態様の保護膜が形成される場合もある。
ところが、半導体装置の実装工程等においては、保護膜の上に外部から電荷が導入されることがある。電荷が導入されることで、局所的な電界集中が生じ、電界分布に偏りが生じることがある。このため、想定していた耐圧が低下してしまい、耐圧特性を確保できないという問題点がある。この問題点に対して、特許文献１では、そのような電荷の影響を低減する半導体装置が提案されている。
特開２００８−１０３５３０号公報
しかしながら、従来の半導体装置では、次のような問題点があった。すなわち、半導体装置では、終端構造部において、ガードリング領域とチャネルストッパ領域との間の領域に、絶縁体領域が形成されている。このため、終端構造部の領域が拡大してしまうという問題があった。
本発明は上記問題点を解決するためになされたものであり、その目的は、終端構造部を拡大させることなく耐圧が十分に確保される半導体装置を提供することである。
本発明に係る一の半導体装置は、第１導電型の半導体基板と素子形成領域と電界緩和領域と絶縁性の保護膜とを有している。第１導電型の半導体基板は、互いに対向する第１主表面および第２主表面を有する。素子形成領域は、半導体基板の第１主表面側における所定の領域に形成され、第１主表面の側と第２主表面の側との間で電流の導通を図る所定の半導体素子が配置される。電界緩和領域は、半導体基板の第１主表面側における、素子形成領域の側方に、素子形成領域に接する態様で形成されている。絶縁性の保護膜は、第１主表面側を覆うように形成され、所定の誘電率を有する。電界緩和領域は、絶縁領域と第１導電型のチャネルストッパ領域と複数のフローティング電極と第２導電型の領域と複数のトレンチとを備えている。絶縁領域は、第１主表面から所定の深さにわたり形成され、所定の誘電率よりも低い誘電率を有する。第１導電型のチャネルストッパ領域は、絶縁領域に対して素子形成領域が位置する側とは反対側に距離を隔てられるように形成されている。複数のフローティング電極は、素子形成領域とチャネルストッパ領域との間を結ぶ方向に結合容量の成分を有する態様で配置されている。第２導電型の領域は、絶縁領域からさらに深い領域にわたり形成されている。複数のトレンチは、その方向にそれぞれ間隔を隔てられるとともに、絶縁領域を貫通して第２導電型の領域にそれぞれ達するように形成されている。複数のフローティング電極は、複数のトレンチのそれぞれの内壁に位置する部分を含む態様で形成されている。
本発明に係る他の半導体装置は、第１導電型の半導体基板と素子形成領域と電界緩和領域と絶縁性の保護膜とを有している。第１導電型の半導体基板は、互いに対向する第１主表面および第２主表面を有する。素子形成領域は、半導体基板の第１主表面側における所定の領域に形成され、第１主表面の側と第２主表面の側との間で電流の導通を図る所定の半導体素子が配置される。電界緩和領域は、半導体基板の第１主表面側における、素子形成領域の側方に、素子形成領域に接する態様で形成されている。絶縁性の保護膜は、第１主表面側を覆うように形成され、所定の誘電率を有する。電界緩和領域は、絶縁領域と第１導電型のチャネルストッパ領域と複数のフローティング電極と第２導電型の領域とを備えている。絶縁領域は、第１主表面から所定の深さにわたり形成され、所定の誘電率よりも低い誘電率を有する。第１導電型のチャネルストッパ領域は、絶縁領域に対して素子形成領域が位置する側とは反対側に距離を隔てられるように形成されている。複数のフローティング電極は、素子形成領域とチャネルストッパ領域との間を結ぶ方向に結合容量の成分を有する態様で配置されている。第２導電型の領域は、絶縁領域からさらに深い領域にわたり形成されている。絶縁領域は、素子形成領域の側に位置する部分よりもチャネルストッパ領域の側に位置する部分の方が深くなるように形成されている。
本発明に係る一の半導体装置および他の半導体装置によれば、終端構造部としての電界緩和領域を拡大させることなく耐圧を十分に確保することができる。
本発明の実施の形態１に係る半導体装置の断面図である。 同実施の形態において、半導体装置の動作を説明するための第１の断面図である。 同実施の形態において、半導体装置の動作を説明するための第２の断面図である。 比較例に係る半導体装置の断面図である。 比較例に係る半導体装置の問題点を説明するための部分断面図である。 同実施の形態において、半導体装置の作用効果を説明するための部分断面図である。 同実施の形態において、変形例１に係る半導体装置の断面図である。 同実施の形態において、変形例１に係る半導体装置の作用効果を説明するための部分断面図である。 同実施の形態において、変形例２に係る半導体装置の断面図である。 同実施の形態において、変形例２に係る半導体装置の作用効果を説明するための部分断面図である。 同実施の形態において、変形例３に係る半導体装置の断面図である。 同実施の形態において、変形例３に係る半導体装置の作用効果を説明するための部分断面図である。 本発明の実施の形態２に係る半導体装置の断面図である。 同実施の形態において、半導体装置の作用効果を説明するための部分断面図である。 同実施の形態において、変形例１に係る半導体装置の断面図である。 同実施の形態において、変形例１に係る半導体装置の作用効果を説明するための部分断面図である。 同実施の形態において、変形例２に係る半導体装置の断面図である。 同実施の形態において、変形例２に係る半導体装置の作用効果を説明するための部分断面図である。
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、半導体装置１では、半導体基板２の一方の表面から所定の深さにわたりｎ−層３が形成されている。ｎ−層３における所定の領域には、主電流が流れる活性領域１０が形成されている。活性領域１０は素子形成領域とされ、活性領域１０には、スイッチング素子の一例として、ＩＧＢＴ１１が形成されている。
活性領域１０には、ｐベース層１３が形成されている。ｐベース層１３を貫通するように、ｐベース層１３の表面からｎ−層３に達するトレンチ１２が形成されている。トレンチ１２には、トレンチ１２の側壁上にゲート酸化膜１５を介在させて、ゲート埋め込み電極１６が形成されている。また、ｐベース層１３の表面から所定の深さにわたり、ｎ＋エミッタ層１４が形成されている。なお、図１では、図面の簡略化のために、活性領域１０に１つのＩＧＢＴ１１が形成された場合が示されている。
活性領域１０の側方には、活性領域１０を半導体基板２の表面において取り囲むように、電界緩和領域としての終端構造部２０が形成されている。終端構造部２０は、活性領域１０に加わる電圧に対して、耐圧を保持する領域である。終端構造部２０には、多孔質酸化膜領域２６、ｐ型のガードリング領域２１およびｎ＋型のチャネルストッパ領域２２が形成されている。
絶縁領域としての多孔質酸化膜領域２６は、活性領域１０に接触するように形成されている。その多孔質酸化膜領域２６は、シリコンを陽極化成反応によってポーラス化（多孔質化）した後に、ガス酸化を行うことによって形成される。多孔質酸化膜領域２６の断面は、層状を呈する。多孔質酸化膜領域２６の誘電率は、後述する第１絶縁膜３０および第２絶縁膜３１の誘電率よりも低い値とされる。
また、多孔質酸化膜領域２６は、厚膜酸化膜領域として、トレンチ１２の底よりも深い領域にわたり形成されている。一方、多孔質酸化膜領域２６は、半導体基板２の表面より上方へ張り出した構造にしないことが望ましい。多孔質酸化膜領域を形成する前後（酸化の前後）における体積変化をＲとすると、次の関係式が知られている。
Ｒ＝２．２×（多孔質シリコンの密度）／（単結晶シリコンの密度）
ここで、単結晶シリコンの密度が約２．３ｇ／ｃｍ3であることから、多孔質シリコンの密度は１．０ｇ／ｃｍ3程度であれば、Ｒの値は１となり、酸化の前後において体積を一定に維持することができる。
ガードリング領域２１は、耐圧層として、多孔質酸化膜領域２６の底の部分から、さらに深い領域にわたり形成されている。チャネルストッパ領域２２は、多孔質酸化膜領域２６に対して、活性領域１０が位置する側とは反対側に距離を隔てて形成されている。
多孔質酸化膜領域２６の表面に接するように、複数のフローティング電極２７ａが形成されている。フローティング電極２７ａは、活性領域１０とチャネルストッパ領域２２とのを結ぶ方向に互いに間隔を隔てて配置されている。そのフローティング電極２７ａを覆うように、半導体基板２の一方の表面に第１絶縁膜３０が形成されている。活性領域１０の上部では、第１絶縁膜３０に接するように、ｎ＋エミッタ層１４に電気的に接続されるエミッタ電極１７が形成されている。多孔質酸化膜領域２６の上方では、第１絶縁膜３０に接するように、複数のフローティング電極２７ｂが形成されている。
後述するように、相対的に下方に位置するフローティング電極２７ａと、相対的に上方に位置するフローティング電極２７ｂとの間に結合容量Ｃが形成される。フローティング電極２７ａとフローティング電極２７ｂは、活性領域１０とチャネルストッパ領域２２との間を結ぶ方向に結合容量Ｃの成分を有するように配置されている。この場合、フローティング電極２７ａとフローティング電極２７ｂは、平面視的に多少の重なりは許容されるが、基本的には、重ならないように交互に配置されている。そのフローティング電極２７ｂおよびエミッタ電極１７を覆うように、保護膜としての第２絶縁膜３１が形成されている。
一方、半導体基板２の他方の表面から所定の深さにわたりｐ＋コレクタ層５が形成されている。さらに、そのｐ＋コレクタ層５に接触するようにｎ＋バッファ層４が形成されている。ｐ＋コレクタ層に接触するようにコレクタ電極６が形成されている。実施の形態１に係る半導体装置１は上記のように構成される。
次に、上述した半導体装置１の動作について説明する。まず、オン動作について説明する。ゲート埋め込み電極１６に、しきい値電圧以上の所定の電圧を印加することにより、ゲート埋め込み電極１６の近傍に位置するｐベース層１３の部分にチャネル（ｎ型）が形成されて、ＭＯＳ（Metal Oxide Semiconductor）チャネルがオンする。ＭＯＳチャネルがオンすることで、ｎ＋エミッタ層１４からチャネルを経てｎ−層３へ電子が注入される。
一方、ｐ＋コレクタ層５からｎ−層３へ正孔が注入される。ｎ−層３には、電子と正孔が注入されて導電率変調が起こり、コレクタ電極６とエミッタ電極１７との間の電圧が下がり、オン状態になる。オン状態では、図２に示すように、コレクタ電極６からエミッタ電極１７へ向かって電流（矢印参照）が流れることになる。
次に、ターンオフ動作について説明する。ゲート埋め込み電極１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、電子と正孔のｎ−層３への注入が止まる。この後、ｎ−層３に蓄積された正孔は、ｐベース層１３からエミッタ電極１７へ排出される。一方、電子はコレクタ電極６へ排出される。電子と正孔が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
オフ状態では、エミッタ電極１７とコレクタ電極６の間には、たとえば数百Ｖ程度の電位差がある。このときの電位ポテンシャルの等高線のイメージ（概略）を、図３において点線によって示す。なお、オフ状態における空乏層端を一点鎖線で示す。上述した半導体装置では、保護膜としての第２絶縁膜３１の表面に、たとえ外部から電荷（外乱電荷）が付着するようなことがあっても、電位ポテンシャルの等高線が歪むことなく耐圧を保持することができる。このことについて、比較例に係る半導体装置を交えて説明する。
比較例に係る半導体装置１００（図４参照）では、多孔質酸化膜領域および複数のフローティング電極が形成されておらず、終端構造部には、ガードリング領域およびチャネルストッパ領域のみが形成されている。図４に示すように、半導体基板１０２の一方の表面側における「活性領域１１０では、ｎ−層１０３、ｐベース層１１３、ｎ＋エミッタ層１１４、トレンチ１１２、ゲート埋め込み電極１１６およびゲート酸化膜１１５が形成されている。終端構造部１２０では、ガードリング領域１２１およびチャネルストッパ領域１２２が形成されている。
ｐベース層１１３およびガードリング領域１２１等を覆うように、第１絶縁膜１３０が形成されている。その第１絶縁膜の表面に接するように、エミッタ電極１１７とガードリング電極１３５とが形成されている。そのエミッタ電極１１７およびガードリング電極１３５を覆うように、保護膜として第２絶縁膜１３１が形成されている。半導体基板１０２の他方の表面側には、ｎ＋バッファ層１０４、ｐ＋コレクタ層１０５およびコレクタ電極１０６が形成されている。
次に、動作について説明する。オン動作では、ゲート埋め込み電極１１６に、しきい値電圧以上の所定の電圧を印加することにより、ＭＯＳチャネルがオンする。ＭＯＳチャネルがオンすることにより、ｎ−層１０３へ電子と正孔が注入されて導電率変調が起こり、コレクタ電極１０６とエミッタ電極１１７との間の電圧が下がり、オン状態になる。
次に、ターンオフ動作では、ゲート埋め込み電極１１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、ＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることで、電子と正孔のｎ−層１０３への注入が止まる。この後、ｎ−層１０３に蓄積された正孔は、エミッタ電極１１７へ排出され、電子はコレクタ電極１０６へ排出される。電子と正孔が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
ところで、半導体装置には、外部の環境から保護するために、半導体装置の表面に保護膜（第２絶縁膜１３１）が形成される。保護膜には、酸化シリコンまたは窒化シリコン等の絶縁膜が用いられる。また、樹脂系の材料が用いられる。さらに、複数の材料を層状に形成することによって保護する場合もある。その保護膜には、外部からの汚染等によって、半導体装置の保護膜に電荷が導入（付着）されることがある。また、半導体装置の実装工程等において、保護膜の表面に電荷が付着することがある。
保護膜に電荷が付着すると、半導体装置がオフの状態における電位ポテンシャルの等高線が影響を受けることになる。図５に示すように、保護膜としての第２絶縁膜１３１に電荷１４１が付着すると、たとえば、点線枠Ａ内に示すように、電位ポテンシャルの等高線（点線参照）の分布において密な部分が生じ、電界が集中することがある。電界が集中すると、想定していた耐圧が変動し、耐圧が低下することがある。耐圧が低下すると、耐圧特性を保持することができなくなる。
比較例に対して、実施の形態１に係る半導体装置１では、多孔質酸化膜領域２６とフローティング電極２７ａ、２７ｂが形成されていることで、電位ポテンシャルの等高線の歪を抑制することができる。図６に示すように、電荷４１が保護膜としての第２絶縁膜３１に付着すると、第２絶縁膜３１の近傍では、電位ポテンシャルの等高線（点線参照）に疎な箇所と密な箇所が生じる。この点は、比較例に係る半導体装置の場合と同様である。
実施の形態１に係る半導体装置１では、図６に示すように、フローティング電極２７ａとフローティング電極２７ｂは、結合容量Ｃとして、活性領域１０とチャネルストッパ領域２２との間を結ぶ方向に結合容量Ｃの成分を有するように配置されている。これにより、活性領域１０とチャネルストッパ領域２２との間の電位ポテンシャルが電位分割されて、電位ポテンシャルの等高線（点線参照）の密な箇所が緩和されることになる。
また、多孔質酸化膜領域２６の誘電率は、第１絶縁膜３０および第２絶縁膜３１の誘電率よりも低い値とされる。この多孔質酸化膜領域２６は、厚膜酸化膜領域として、ＩＧＢＴのトレンチ１２よりも深く形成されている。このため、電荷４１が付着している近傍において電位ポテンシャルの等高線に密な箇所（歪）があったとしても、多孔質酸化膜領域２６においては、電位ポテンシャルの等高線が互いに離されて、電位ポテンシャルの等高線（点線参照）がある程度均等に配置されることになる。これにより、耐圧を保持するガードリング領域２１では、電位ポテンシャルの等高線（点線参照）の歪は解消されて、半導体装置としての耐圧特性を保持することができる。
しかも、フローティング電極２７ａ、２７ｂおよび多孔質酸化膜領域２６は、ガードリング領域２１が形成される領域に配置される。これにより、終端構造部２０を拡大させることなく、耐圧特性を保持することができる。
変形例１
実施の形態１に係る半導体装置の変形例１として、終端構造部に耐圧層としてリサーフ層を備えたリサーフ構造の半導体装置について説明する。図７に示すように、半導体装置１では、多孔質酸化膜領域２６を側方と下方とから取り囲むように、ｐ型のリサーフ層２３が形成されている。リサーフ層２３は、活性領域１０のｐベース層１３に接するように形成されている。なお、これ以外の構成については、図１に示す半導体装置１と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、動作について簡単に説明する。オン動作では、ゲート埋め込み電極１６に、しきい値電圧以上の所定の電圧を印加することにより、ＭＯＳチャネルがオンし、ｎ−層３へ電子と正孔が注入されて導電率変調が起こり、コレクタ電極６とエミッタ電極１７との間の電圧が下がり、オン状態になる。
次に、ターンオフ動作では、ゲート埋め込み電極１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、ＭＯＳチャネルがオフし、ｎ−層３に蓄積された正孔は、エミッタ電極１７へ排出され、電子はコレクタ電極６へ排出されてオフ状態になる。
変形例１に係る半導体装置１では、終端構造部２０に、フローティング電極２７ａ、２７ｂと多孔質酸化膜領域２６が形成されている。これにより、図８に示すように、電荷（外乱電荷）４１が保護膜としての第２絶縁膜３１に付着し、オフ状態において、第２絶縁膜３１の近傍では、電位ポテンシャルの等高線に疎な箇所と密な箇所（歪）が生じたとしても、電位ポテンシャルの歪がリサーフ層２３に及ぶことはなく、半導体装置としての耐圧特性を保持することができる。
すなわち、前述したように、フローティング電極２７ａとフローティング電極２７ｂによる結合容量Ｃによって、活性領域１０とチャネルストッパ領域２２との間の電位ポテンシャルが電位分割されて、電位ポテンシャルの等高線（点線参照）の密な箇所が緩和される。
また、第２絶縁膜３１等に対して相対的に誘電率の低い多孔質酸化膜領域２６では、電位ポテンシャルの等高線が互いに離されて、電位ポテンシャルの等高線がある程度均等に配置される。これにより、耐圧を保持するリサーフ層２３では、電位ポテンシャルの等高線の歪は解消されて、半導体装置としての耐圧特性を保持することができる。
変形例２
実施の形態１に係る半導体装置の変形例２として、終端構造部にトレンチ構造を備えた半導体装置について説明する。
図９に示すように、半導体装置１では、多孔質酸化膜領域２６を貫通するように、複数のトレンチ２８が形成されている。複数のトレンチ２８は、活性領域１０とチャネルストッパ領域２２との間を結ぶ方向に互いに間隔を隔てて配置されている。多孔質酸化膜領域２６から下方へ突出したトレンチ２８の部分を側方と下方とから取り囲むように、耐圧層としてガードリング領域２１が形成されている。
トレンチ２８の内壁の全周にわたり連続するように、フローティング電極２７ｃが形成されている。また、トレンチ２８を埋め込むように、第１絶縁膜３０が形成されている。なお、これ以外の構成については、図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、動作について簡単に説明する。オン動作では、ゲート埋め込み電極１６に、しきい値電圧以上の所定の電圧を印加することにより、ＭＯＳチャネルがオンし、ｎ−層３へ電子と正孔が注入されて導電率変調が起こり、コレクタ電極６とエミッタ電極１７との間の電圧が下がり、オン状態になる。
次に、ターンオフ動作では、ゲート埋め込み電極１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、ＭＯＳチャネルがオフし、ｎ−層３に蓄積された正孔は、エミッタ電極１７へ排出され、電子はコレクタ電極６へ排出されてオフ状態になる。
変形例２に係る半導体装置１では、終端構造部２０に、フローティング電極２７ｃと多孔質酸化膜領域２６が形成されている。これにより、図１０に示すように、電荷（外乱電荷）４１が保護膜としての第２絶縁膜３１に付着し、オフ状態において、第２絶縁膜３１の近傍では、電位ポテンシャルの等高線に疎な箇所と密な箇所（歪）が生じたとしても、電位ポテンシャルの歪がガードリング領域２１に及ぶことはなく、半導体装置としての耐圧特性を保持することができる。
すなわち、前述したフローティング電極２７ａ、２７ｂの場合と同様に、複数のフローティング電極２７ｃによる結合容量Ｃによって、活性領域１０とチャネルストッパ領域２２との間の電位ポテンシャルが電位分割されて、電位ポテンシャルの等高線の密な箇所が緩和される。
また、第２絶縁膜３１等に対して相対的に誘電率の低い多孔質酸化膜領域２６では、電位ポテンシャルの等高線が互いに離されて、電位ポテンシャルの等高線がある程度均等に配置される。これにより、耐圧を保持するガードリング領域２１では、電位ポテンシャルの等高線の歪は解消されて、半導体装置としての耐圧特性を保持することができる。
変形例３
実施の形態１に係る半導体装置の変形例３として、終端構造部にトレンチ構造を備えた他の半導体装置について説明する。
図１１に示すように、半導体装置１では、多孔質酸化膜領域２６を貫通するように、複数のトレンチ２８が形成されている。複数のトレンチ２８は、活性領域１０とチャネルストッパ領域２２との間を結ぶ方向に互いに間隔を隔てて配置されている。多孔質酸化膜領域２６から下方へ突出したトレンチ２８の部分を側方と下方とから取り囲むように、耐圧層としてガードリング領域２１が形成されている。
トレンチ２８の底の部分にフローティング電極２７ａが形成されている。また、トレンチ２８の開口端近傍の多孔質酸化膜領域２６の表面にフローティング電極２７ｂが形成されている。トレンチ２８を埋め込むように、第１絶縁膜３０が形成されている。なお、これ以外の構成については、図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、動作について簡単に説明する。オン動作では、ゲート埋め込み電極１６に、しきい値電圧以上の所定の電圧を印加することにより、ＭＯＳチャネルがオンし、ｎ−層３へ電子と正孔が注入されて導電率変調が起こり、コレクタ電極６とエミッタ電極１７との間の電圧が下がり、オン状態になる。
次に、ターンオフ動作では、ゲート埋め込み電極１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、ＭＯＳチャネルがオフし、ｎ−層３に蓄積された正孔は、エミッタ電極１７へ排出され、電子はコレクタ電極６へ排出されてオフ状態になる。
変形例３に係る半導体装置１では、終端構造部２０に、フローティング電極２７ａ、２７ｂと多孔質酸化膜領域２６が形成されている。これにより、図１２に示すように、電荷４１が保護膜としての第２絶縁膜３１に付着し、オフ状態において、第２絶縁膜３１の近傍では、電位ポテンシャルの等高線に疎な箇所と密な箇所（歪）が生じたとしても、電位ポテンシャルの歪がガードリング領域２１に及ぶことはなく、半導体装置としての耐圧特性を保持することができる。
すなわち、前述したように、フローティング電極２７ａとフローティング電極２７ｂによる結合容量Ｃによって、活性領域１０とチャネルストッパ領域２２との間の電位ポテンシャルが電位分割されて、電位ポテンシャルの等高線の密な箇所が緩和される。
また、第２絶縁膜３１等に対して相対的に誘電率の低い多孔質酸化膜領域２６では、電位ポテンシャルの等高線が互いに離されて、電位ポテンシャルの等高線がある程度均等に配置される。これにより、耐圧を保持するガードリング領域２１では、電位ポテンシャルの等高線の歪は解消されて、半導体装置としての耐圧特性を保持することができる。
実施の形態２
本発明の実施の形態２に係る半導体装置について説明する。図１３に示すように、半導体装置１では、多孔質酸化膜領域２６が、ｐベース層１３の側からチャネルストッパ領域２２の側に向かって、階段状（段階的）に徐々に深い位置にまで形成されている。なお、これ以外の構成については、図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、動作について簡単に説明する。オン動作では、ゲート埋め込み電極１６に、しきい値電圧以上の所定の電圧を印加することにより、ＭＯＳチャネルがオンし、ｎ−層３へ電子と正孔が注入されて導電率変調が起こり、コレクタ電極６とエミッタ電極１７との間の電圧が下がり、オン状態になる。
次に、ターンオフ動作では、ゲート埋め込み電極１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、ＭＯＳチャネルがオフし、ｎ−層３に蓄積された正孔は、エミッタ電極１７へ排出され、電子はコレクタ電極６へ排出されてオフ状態になる。
実施の形態２に係る半導体装置１では、終端構造部２０に、フローティング電極２７ａ、２７ｂと多孔質酸化膜領域２６が形成されている。これにより、図１４に示すように、電荷４１が保護膜としての第２絶縁膜３１に付着し、オフ状態において、第２絶縁膜３１の近傍では、電位ポテンシャルの等高線に疎な箇所と密な箇所（歪）が生じたとしても、電位ポテンシャルの歪がガードリング領域２１に及ぶことはなく、半導体装置としての耐圧特性を保持することができる。
すなわち、実施の形態１において説明したように、フローティング電極２７ａとフローティング電極２７ｂによる結合容量Ｃによって、活性領域１０とチャネルストッパ領域２２との間の電位ポテンシャルが電位分割されて、電位ポテンシャルの等高線の密な箇所が緩和される。
また、第２絶縁膜３１等に対して相対的に誘電率の低い多孔質酸化膜領域２６では、電位ポテンシャルの等高線が互いに離されて、電位ポテンシャルの等高線がある程度均等に配置される。これにより、耐圧を保持するガードリング領域２１では、電位ポテンシャルの等高線の歪は解消されて、半導体装置としての耐圧特性を保持することができる。
さらに、上述した半導体装置１では、多孔質酸化膜領域２６が、ｐベース層１３の側からチャネルストッパ領域２２の側に向かって、階段状（段階的）に徐々に深い位置にまで形成されている。つまり、多孔質酸化膜領域２６が、チャネルストッパ領域２２の側に向かって、段階的に厚くなるように形成されている。これにより、ガードリング領域２１の直下における電位ポテンシャルの湾曲点を、徐々に深い位置に導くことができる。これにより、半導体装置の端部（チップの端部）において、電位ポテンシャルの等高線が密に配置されるのを抑制し、より安定した耐圧特性を得ることができる。
なお、上述した半導体装置１では、多孔質酸化膜領域２６が、ｐベース層１３の側からチャネルストッパ領域２２の側に向かって、階段状（段階的）に徐々に深い位置にまで形成されている場合について説明したが、多孔質酸化膜領域２６は、ｐベース層１３の側に位置する部分よりも、チャネルストッパ領域２２の側に位置する部分の方がより深い領域にまで形成されていればよい。
変形例１
実施の形態２に係る半導体装置の変形例１として、終端構造部に耐圧層としてリサーフ層を備えたリサーフ構造の半導体装置について説明する。図１５に示すように、半導体装置１では、段階的に厚くなるように形成された多孔質酸化膜領域２６を側方と下方とから取り囲むように、耐圧層としてｐ型のリサーフ層２３が形成されている。リサーフ層２３は、活性領域１０のｐベース層１３に接するように形成されている。なお、これ以外の構成については、図１３に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、動作について簡単に説明する。オン動作では、ゲート埋め込み電極１６に、しきい値電圧以上の所定の電圧を印加することにより、ＭＯＳチャネルがオンし、ｎ−層３へ電子と正孔が注入されて導電率変調が起こり、コレクタ電極６とエミッタ電極１７との間の電圧が下がり、オン状態になる。
次に、ターンオフ動作では、ゲート埋め込み電極１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、ＭＯＳチャネルがオフし、ｎ−層３に蓄積された正孔は、エミッタ電極１７へ排出され、電子はコレクタ電極６へ排出されてオフ状態になる。
変形例１に係る半導体装置１では、終端構造部２０に、フローティング電極２７ａ、２７ｂと多孔質酸化膜領域２６が形成されている。これにより、図１６に示すように、電荷４１が保護膜としての第２絶縁膜３１に付着し、オフ状態において、第２絶縁膜３１の近傍では、電位ポテンシャルの等高線に疎な箇所と密な箇所（歪）が生じたとしても、電位ポテンシャルの歪がリサーフ層２３に及ぶことはなく、半導体装置としての耐圧特性を保持することができる。
すなわち、実施の形態１において説明したように、フローティング電極２７ａとフローティング電極２７ｂによる結合容量Ｃによって、活性領域１０とチャネルストッパ領域２２との間の電位ポテンシャルが電位分割されて、電位ポテンシャルの等高線の密な箇所が緩和される。
また、第２絶縁膜３１等に対して相対的に誘電率の低い多孔質酸化膜領域２６では、電位ポテンシャルの等高線が互いに離されて、電位ポテンシャルの等高線がある程度均等に配置される。これにより、耐圧を保持するリサーフ層２３では、電位ポテンシャルの等高線の歪は解消されて、半導体装置としての耐圧特性を保持することができる。
さらに、多孔質酸化膜領域２６が、チャネルストッパ領域２２の側に向かって、段階的に厚くなるように形成されていることで、リサーフ層２３の直下における電位ポテンシャルの湾曲点を、徐々に深い位置に導くことができる。これにより、半導体装置の端部（チップの端部）において、電位ポテンシャルの等高線が密に配置されるのを抑制し、より安定した耐圧特性を得ることができる。
変形例２
実施の形態２に係る半導体装置の変形例２として、終端構造部にトレンチ構造を備えた半導体装置について説明する。図１７に示すように、半導体装置１では、段階的に厚くなるように形成された多孔質酸化膜領域２６を貫通するように、複数のトレンチ２８が形成されている。複数のトレンチ２８は、活性領域１０とチャネルストッパ領域２２との間を結ぶ方向に互いに間隔を隔てて配置されている。多孔質酸化膜領域２６から下方へ突出したトレンチ２８の部分を側方と下方とから取り囲むように、耐圧層としてガードリング領域２１が形成されている。
トレンチ２８の内壁の全周にわたり連続するように、フローティング電極２７ｃが形成されている。また、トレンチ２８を埋め込むように、第１絶縁膜３０が形成されている。なお、これ以外の構成については、図１３に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
次に、動作について簡単に説明する。オン動作では、ゲート埋め込み電極１６に、しきい値電圧以上の所定の電圧を印加することにより、ＭＯＳチャネルがオンし、ｎ−層３へ電子と正孔が注入されて導電率変調が起こり、コレクタ電極６とエミッタ電極１７との間の電圧が下がり、オン状態になる。
次に、ターンオフ動作では、ゲート埋め込み電極１６に印加する電圧をしきい値電圧よりも低い電圧にすることによって、ＭＯＳチャネルがオフし、ｎ−層３に蓄積された正孔は、エミッタ電極１７へ排出され、電子はコレクタ電極６へ排出されてオフ状態になる。
変形例２に係る半導体装置１では、終端構造部２０に、フローティング電極２７ｃと多孔質酸化膜領域２６が形成されている。これにより、図１８に示すように、電荷４１が保護膜としての第２絶縁膜３１に付着し、オフ状態において、第２絶縁膜３１の近傍では、電位ポテンシャルの等高線に疎な箇所と密な箇所（歪）が生じたとしても、電位ポテンシャルの歪がガードリング領域２１に及ぶことはなく、半導体装置としての耐圧特性を保持することができる。
すなわち、前述したフローティング電極２７ａ、２７ｂの場合と同様に、複数のフローティング電極２７ｃによる結合容量Ｃによって、活性領域１０とチャネルストッパ領域２２との間の電位ポテンシャルが電位分割されて、電位ポテンシャルの等高線の密な箇所が緩和される。
また、第２絶縁膜３１等に対して相対的に誘電率の低い多孔質酸化膜領域２６では、電位ポテンシャルの等高線が互いに離されて、電位ポテンシャルの等高線がある程度均等に配置される。これにより、耐圧を保持するガードリング領域２１では、電位ポテンシャルの等高線の歪は解消されて、半導体装置としての耐圧特性を保持することができる。
さらに、多孔質酸化膜領域２６が、チャネルストッパ領域２２の側に向かって、段階的に厚くなるように形成されていることで、ガードリング領域２１の直下における電位ポテンシャルの湾曲点を、徐々に深い位置に導くことができる。これにより、半導体装置の端部（チップの端部）において、電位ポテンシャルの等高線が密に配置されるのを抑制し、より安定した耐圧特性を得ることができる。
なお、上述した各実施の形態においては、素子形成領域としての活性領域に形成される半導体素子として、ＩＧＢＴを例に挙げて説明した。半導体素子としては、この他に、プレーナー型ダイオード、プレーナー型ＭＯＳトランジスタ、トレンチゲート型ＭＯＳトランジスタ、プレーナー型ＩＧＢＴ、プレーナー型／トレンチ型Ｃｏｏl-ＭＯＳ（登録商標）、プレーナー型／トレンチ型ゲート制御サイリスタラッチデバイス等にも適用することが可能である。
また、絶縁領域として、多孔質酸化膜領域を挙げて説明した。絶縁領域としては、厚膜であること、保護膜と比較して誘電率が低いこと、その誘電率が安定していること、の要件を満たせば、多孔質酸化膜領域に限られない。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明は、高耐圧パワーデバイスに有効に利用される。
１ 半導体装置、２ 半導体基板、３ ｎ−層、４ ｎ＋バッファ層、５ ｐ＋コレクタ層、６ コレクタ電極、１０ 活性領域、１１ ＩＧＢＴ、１２ トレンチ、１３ Ｐベース層、１４ ｎ＋エミッタ層、１５ ゲート酸化膜、１６ ゲート埋め込み電極、１７ エミッタ電極、２０ 終端構造部、２１ ガードリング領域、２２ チャネルストッパ領域、２３ リサーフ層、２６ 多孔質酸化膜領域、２７、２７ａ、２７ｂ、２７ｃ、２７ｄ フローティング電極、２８ トレンチ、３０ 第１絶縁膜、３１ 第２絶縁膜、４１ 電荷。

Claims (8)

  1. 互いに対向する第１主表面および第２主表面を有する第１導電型の半導体基板と、
    前記半導体基板の前記第１主表面側における所定の領域に形成され、前記第１主表面の側と前記第２主表面の側との間で電流の導通を図る所定の半導体素子が配置される素子形成領域と、
    前記半導体基板の前記第１主表面側における、前記素子形成領域の側方に、前記素子形成領域に接する態様で形成された電界緩和領域と、
    前記第１主表面側を覆うように形成され、所定の誘電率を有する絶縁性の保護膜と
    を有し、
    前記電界緩和領域は、
    前記第１主表面から所定の深さにわたり形成され、前記誘電率よりも低い誘電率を有する絶縁領域と、
    前記絶縁領域に対して前記素子形成領域が位置する側とは反対側に距離を隔てられるように形成された第１導電型のチャネルストッパ領域と、
    前記素子形成領域と前記チャネルストッパ領域との間を結ぶ方向に結合容量の成分を有する態様で配置された複数のフローティング電極と、
    前記絶縁領域からさらに深い領域にわたり形成された第２導電型の領域と、
    前記方向にそれぞれ間隔を隔てられるとともに、前記絶縁領域を貫通して前記第２導電型の領域にそれぞれ達するように形成された複数のトレンチと
    を備え、
    複数の前記フローティング電極は、複数の前記トレンチのそれぞれの内壁に位置する部分を含む態様で形成された、半導体装置。
  2. 複数の前記フローティング電極のそれぞれは、複数の前記トレンチのそれぞれの内壁を覆うように形成された、請求項１記載の半導体装置。
  3. 複数の前記フローティング電極は、
    相対的に下側に配置された第１フローティング電極と、
    相対的に上側に配置された第２フローティング電極と
    を含み、
    前記第１フローティング電極および前記第２フローティング電極は、前記第１フローティング電極と前記第２フローティング電極とによる容量結合が、前記方向に結合容量の成分を有する態様で配置され、
    前記第１フローティング電極は、複数の前記トレンチのそれぞれの内壁の部分に形成され、
    前記第２フローティング電極は、前記トレンチの開口端における前記絶縁領域の部分に形成された、請求項１記載の半導体装置。
  4. 互いに対向する第１主表面および第２主表面を有する第１導電型の半導体基板と、
    前記半導体基板の前記第１主表面側における所定の領域に形成され、前記第１主表面の側と前記第２主表面の側との間で電流の導通を図る所定の半導体素子が配置される素子形成領域と、
    前記半導体基板の前記第１主表面側における、前記素子形成領域の側方に、前記素子形成領域に接する態様で形成された電界緩和領域と、
    前記第１主表面側を覆うように形成され、所定の誘電率を有する絶縁性の保護膜と
    を有し、
    前記電界緩和領域は、
    前記第１主表面から所定の深さにわたり形成され、前記誘電率よりも低い誘電率を有する絶縁領域と、
    前記絶縁領域に対して前記素子形成領域が位置する側とは反対側に距離を隔てられるように形成された第１導電型のチャネルストッパ領域と、
    前記素子形成領域と前記チャネルストッパ領域との間を結ぶ方向に結合容量の成分を有する態様で配置された複数のフローティング電極と、
    前記絶縁領域からさらに深い領域にわたり形成された第２導電型の領域と
    を備え、
    前記絶縁領域は、前記素子形成領域の側に位置する部分よりも前記チャネルストッパ領域の側に位置する部分の方が深くなるように形成された、半導体装置。
  5. 前記方向にそれぞれ間隔を隔てられるとともに、前記絶縁領域を貫通して前記第２導電型の領域にそれぞれ達するように形成された複数のトレンチを備え、
    複数の戦記フローティング電極は、複数の前記トレンチのそれぞれの内壁を覆うように形成された、請求項４記載の半導体装置。
  6. 前記第２導電型の領域は、前記方向に間隔を隔てて形成されたガードリング領域である、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記第２導電型の領域は、前記絶縁領域を側方と下方とから取り囲むように形成されたリサーフ領域である、請求項４記載の半導体装置。
  8. 前記絶縁領域は多孔質酸化膜領域である、請求項１〜７のいずれか１項に記載の半導体装置。
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