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WO2012165329A1 - トレンチゲートパワー半導体装置及びその製造方法 - Google Patents

トレンチゲートパワー半導体装置及びその製造方法 Download PDF

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Publication number
WO2012165329A1
WO2012165329A1 PCT/JP2012/063480 JP2012063480W WO2012165329A1 WO 2012165329 A1 WO2012165329 A1 WO 2012165329A1 JP 2012063480 W JP2012063480 W JP 2012063480W WO 2012165329 A1 WO2012165329 A1 WO 2012165329A1
Authority
WO
WIPO (PCT)
Prior art keywords
trench gate
semiconductor device
power semiconductor
gate power
region
Prior art date
Application number
PCT/JP2012/063480
Other languages
English (en)
French (fr)
Inventor
渡辺　祐司
雅人 岸
広輝 佐藤
竹森　俊之
道明 丸岡
Original Assignee
新電元工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新電元工業株式会社 filed Critical 新電元工業株式会社
Priority to CN201280001820.1A priority Critical patent/CN103250254B/zh
Priority to JP2012540208A priority patent/JP5554417B2/ja
Publication of WO2012165329A1 publication Critical patent/WO2012165329A1/ja

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/393—Body regions of DMOS transistors or IGBTs 
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions

Definitions

  • the present invention relates to a trench gate power semiconductor device and a manufacturing method thereof.
  • FIG. 12 is a diagram for explaining a conventional trench gate power MOSFET 900.
  • the conventional trench gate power MOSFET 900 includes an n + -type drain layer 912, an n ⁇ -type drift layer 914 located on the drain layer 912, and a p-type located on the drift layer 914.
  • the body layer 920, the groove 924 formed by opening the body layer 920 and reaching the drift layer 914, and the body layer 920 are disposed in the body layer 920, and at least a part thereof is exposed to the inner peripheral surface of the groove 924.
  • n + -type source region 932 formed, a gate insulating film 926 formed on the inner peripheral surface of the groove 924, a gate electrode layer 928 formed on the inner peripheral surface of the gate insulating film 926, and a gate A source electrode layer (not shown) formed in contact with the source region 932 is provided while being insulated from the electrode layer 928.
  • p + type buried region 940 extending deeper than the groove protrudes downward from body layer 920 in the region sandwiched between adjacent trenches 924 in drift layer 914. Is formed.
  • reference numeral 934 indicates a p + type contact region.
  • the conventional trench gate power MOSFET 900 since the unit cell area can be reduced as compared with the case of the normal planar gate power MOSFET, the on-resistance can be reduced as compared with the case of the normal planar gate power MOSFET. It becomes possible. Further, according to the conventional trench gate power MOSFET 900, in the region sandwiched between adjacent trenches 924 in drift layer 914, p + type buried region 940 extending deeper than the trench protrudes downward from body layer 920. Therefore, the electric field in the vicinity of the bottom surface of the groove 924 is relaxed during reverse bias, and the reverse breakdown voltage can be increased.
  • the region where the on-current flows during forward bias becomes narrow due to the presence of the p + -type buried region 940, so that it is difficult to further reduce the on-resistance. There is.
  • Such a problem is also seen in the case of a trench gate power MOSFET in which p and n are reversed. Such a problem is not a problem that exists only in the case of the trench gate power MOSFET, but a problem that exists in the trench gate IGBT and other trench gate power semiconductor devices in general.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a trench gate power semiconductor device that has a high reverse breakdown voltage and can further reduce the on-resistance.
  • a trench gate power semiconductor device includes a first conductivity type drift layer, a second conductivity type body layer located on the drift layer and opposite to the first conductivity type, and the body A groove formed by opening a layer and reaching the drift layer, and a first conductivity type formed by being disposed in the body layer and exposing at least a part of the inner peripheral surface of the groove
  • a first electrode layer formed in contact with the first semiconductor region, and a region of a second conductivity type extending deeper than the groove in a region sandwiched between the adjacent grooves in the drift layer.
  • An embedded region is formed in contact with the body layer; The depth position where the second conductivity type impurity in the buried region has the maximum concentration is deeper than the depth position located between the bottom surface of the body layer and the bottom surface of the buried region.
  • the periphery of the buried region in the drift layer contains a first conductivity type impurity having a concentration higher than that of the drift layer so as to cover the buried region. It is preferable that a high concentration first conductivity type semiconductor region is formed.
  • the depth position of the bottom surface of the groove is deeper than the depth position located between the bottom surface of the body layer and the bottom surface of the drift layer. It is preferable.
  • the trench gate power semiconductor device is a trench gate power MOSFET
  • the first semiconductor region is a source region
  • the first electrode layer is a source electrode.
  • the first conductivity type drift layer is disposed on the first conductivity type drain layer.
  • the trench gate power semiconductor device is a trench gate IGBT
  • the first semiconductor region is an emitter region
  • the first electrode layer is an emitter electrode layer.
  • the first conductivity type drift layer is preferably disposed on the second conductivity type collector layer.
  • a method for manufacturing a trench gate power semiconductor device according to the present invention is for manufacturing the trench gate power semiconductor device according to the present invention (the trench gate power semiconductor device according to any one of [1] to [5] above).
  • a method for manufacturing a trench gate power semiconductor device according to the present invention is a method for manufacturing a trench gate power semiconductor device for manufacturing the trench gate power semiconductor device according to the present invention (the trench gate power semiconductor device according to [2] above).
  • a first conductivity type impurity is ion-implanted into a predetermined region of the drift layer by an ion implantation method using a high-energy ion implantation apparatus, and a multi-stage ion implantation method using a high-energy ion implantation apparatus.
  • the high-concentration first conductive semiconductor region and the buried region are formed by ion-implanting a second conductive impurity into a predetermined region of the drift layer.
  • the depth position where the second conductivity type impurity in the buried region has the maximum concentration is more than the depth position located between the bottom surface of the body layer and the bottom surface of the buried region.
  • the electric field in the vicinity of the bottom surface of the groove is further relaxed during reverse bias, and the reverse breakdown voltage is further improved as compared with the case of the conventional trench gate power MOSFET 900. It becomes possible to make it higher.
  • the trench gate power semiconductor device of the present invention is a trench gate power semiconductor device that has a high reverse breakdown voltage and can further reduce the on-resistance.
  • the manufacturing method of the trench gate power semiconductor device of the present invention (the manufacturing method of the trench gate power semiconductor device of [6] above), the trench gate power semiconductor device of the present invention ([1] to [5] above). Any one of the trench gate power semiconductor devices) can be manufactured.
  • the trench gate power semiconductor device of the present invention According to the method of manufacturing a trench gate power semiconductor device of the present invention (the method of manufacturing the trench gate power semiconductor device of [7] above), the trench gate power semiconductor device of the present invention (trench gate according to [2] above). Power semiconductor device) can be manufactured.
  • FIG. 1 is a view for explaining a trench gate power semiconductor device 100 according to Embodiment 1.
  • FIG. It is a figure which shows typically the electric potential distribution at the time of reverse bias.
  • 6 is a view for explaining a method of manufacturing the trench gate power semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a view for explaining a method of manufacturing the trench gate power semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a view for explaining a method of manufacturing the trench gate power semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a view for explaining a method of manufacturing the trench gate power semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a view for explaining a method of manufacturing the trench gate power semiconductor device 100 according to the first embodiment.
  • FIG. 6 is a view for explaining a trench gate power semiconductor device 102 according to a second embodiment.
  • FIG. 6 is a view for explaining a method for manufacturing the trench gate power semiconductor device 102 according to the second embodiment.
  • 4 is a cross section of a trench gate power semiconductor device 104 according to a third embodiment. It is sectional drawing of the trench gate power semiconductor device 200 which concerns on a modification. It is a figure shown in order to demonstrate the conventional trench gate power MOSFET900.
  • FIG. 1 is a view for explaining a trench gate power semiconductor device 100 according to the first embodiment.
  • 1A is a cross-sectional view of the trench gate power semiconductor device 100
  • FIG. 1B is a diagram showing the concentration profiles of p and n impurities in the trench gate power semiconductor device 100.
  • FIG. 1A is a cross-sectional view of the trench gate power semiconductor device 100
  • FIG. 1B is a diagram showing the concentration profiles of p and n impurities in the trench gate power semiconductor device 100.
  • the trench gate power semiconductor device 100 includes an n ⁇ type drift layer 114, a p type body layer 120 positioned on the drift layer 114, and a body layer 120. And a groove 124 formed to reach the drift layer 114, and an n + type formed by being exposed in the inner peripheral surface of the groove 124 and being disposed in the body layer 120.
  • the trench gate power MOSFET is provided with a source electrode layer (first electrode layer) 136 that is insulated from 128 and formed in contact with the source region 132.
  • a p-type buried region 140 extending deeper than the groove 124 is formed in the body layer 120 in a region sandwiched between adjacent grooves 124 in the drift layer 114.
  • the depth position P at which the p-type impurity in the buried region 140 has the maximum concentration is in contact with the bottom surface P2 of the body layer 120 as shown in FIGS. 1 (a) and 1 (b). It lies deeper than the depth position located in the middle of the bottom surface P3 of the embedded region 140.
  • reference numeral 110 indicates a semiconductor substrate
  • reference numeral 130 indicates a protective insulating film
  • reference numeral 134 indicates a p + -type contact region
  • reference numeral 112 indicates an n + -type drain layer
  • Reference numeral 138 denotes a drain electrode layer.
  • the thickness of the drain layer 112 is, for example, 300 ⁇ m, and the impurity concentration of the drain layer 112 is, for example, 2 ⁇ 10 19 cm ⁇ 3 .
  • the thickness of the drift layer 114 is, for example, 20 ⁇ m, and the impurity concentration of the drift layer 114 is, for example, 1 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of the body layer 120 is, for example, 1.5 ⁇ m, and the impurity concentration of the body layer 120 is, for example, 1 ⁇ 10 17 cm ⁇ 3 on the surface.
  • the depth of the groove is 2 ⁇ m, for example.
  • the depth of the source region 132 is, for example, 0.3 ⁇ m, and the impurity concentration of the source region 132 is, for example, 2 ⁇ 10 19 cm ⁇ 3 .
  • the depth of the contact region 134 is, for example, 1 ⁇ m, and the impurity concentration of the contact region 134 is, for example, 2 ⁇ 10 19 cm ⁇ 3 .
  • the thickness of the gate insulating film 126 is, for example, 0.1 ⁇ m.
  • the gate electrode layer 128 is made of, for example, polysilicon doped with phosphorus.
  • the source electrode layer 136 is made of, for example, aluminum and has a thickness of, for example, 5 ⁇ m.
  • the source electrode layer 136 is insulated from the gate electrode layer 128 by the protective insulating film 130.
  • the drain electrode layer 138 is made of, for example, nickel and has a thickness of, for example, 2 ⁇ m.
  • the depth position of the bottom surface P3 of the embedded region 140 is deeper than the bottom surface P2 of the body layer 120 by 5 ⁇ m.
  • the depth position P at which the p-type impurity has the maximum concentration in the buried region 140 is at a position 3 ⁇ m deeper than the bottom surface P2 of the body layer 120. Therefore, the depth position P at which the p-type impurity has the maximum concentration in the buried region 140 is deeper than the depth position located between the bottom surface P2 of the body layer 120 and the bottom surface P3 of the buried region 140.
  • FIG. 2 is a diagram schematically showing a potential distribution during reverse bias.
  • FIG. 2A is a diagram schematically showing a potential distribution at the time of reverse bias in the trench gate power semiconductor device 100 according to the first embodiment
  • FIG. 2B is a diagram in the trench gate power semiconductor device 100a according to the comparative example. It is a figure which shows typically the electric potential distribution at the time of reverse bias.
  • the trench gate power semiconductor device 100 according to the first embodiment is manufactured by a “method of manufacturing the trench gate power semiconductor device 100 according to the first embodiment” described later.
  • the trench gate power semiconductor device 100a according to the comparative example is manufactured by a “method of manufacturing the trench gate power semiconductor device 100a according to the comparative example” described later.
  • equipotential lines are indicated by broken lines.
  • the depth position P where the p-type impurity in the buried region 140 has the maximum concentration is the bottom surface P2 of the body layer 120. Since it is deeper than the depth position located in the middle of the bottom surface of the buried region 140, the electric field in the vicinity of the bottom surface of the groove 124 is further relaxed during reverse bias as shown in FIG.
  • the reverse breakdown voltage can be further increased as compared with the conventional trench gate power MOSFET 900. Therefore, according to the trench gate power semiconductor device 100 according to the first embodiment, it is possible to increase the impurity concentration in the drift region while maintaining the reverse breakdown voltage, so that it is much more than in the case of the conventional trench gate power MOSFET.
  • the on-resistance can be lowered.
  • the trench gate power semiconductor device 100 is a trench gate power semiconductor device that has a high reverse breakdown voltage and can further reduce the on-resistance.
  • the trench gate power semiconductor device 100 according to Embodiment 1 can be manufactured by the following method.
  • FIGS. 7A to 7C are process diagrams.
  • a groove 124 having a predetermined depth is formed from the surface of the n ⁇ type epitaxial layer 113.
  • the depth of the groove is, for example, 2 ⁇ m.
  • a doped polysilicon film 128 ′ is formed so as to fill the groove 124 from the surface side of the n ⁇ type epitaxial layer 113.
  • the polysilicon film 128 ′ is etched back, and the polysilicon film 128 ′ is removed while leaving the polysilicon film 128 ′ only in the trench 124.
  • the gate electrode layer 128 is formed on the inner peripheral surface of the groove 124.
  • P-type body layer forming step Thereafter, as shown in FIG. 4C, p-type impurities (for example, boron ions) are ion-implanted from the surface side of the n ⁇ -type epitaxial layer 113 by ion implantation. Ion implantation is performed under conditions of a relatively low acceleration voltage (for example, 100 eV) and a relatively low dose (for example, 1 ⁇ 10 13 cm ⁇ 2 ). Next, heat treatment (for example, 1000 ° C., 1 hour) is performed on the semiconductor substrate 110 to diffuse and activate the p-type impurities, thereby forming the body layer 120 as shown in FIG.
  • a relatively low acceleration voltage for example, 100 eV
  • a relatively low dose for example, 1 ⁇ 10 13 cm ⁇ 2
  • heat treatment for example, 1000 ° C., 1 hour
  • boron ions are implanted under conditions of a first acceleration voltage (for example, 600 keV) and a first dose (for example, 1 ⁇ 10 13 cm ⁇ 2 ), and then a second acceleration voltage (for example, 550 keV). ) And a second dose (for example, 3 ⁇ 10 12 cm ⁇ 2 ), then boron ions are implanted, and then a third acceleration voltage (for example, 500 keV) and a second dose (for example, 1 ⁇ 10 12 cm). -2 ) by implanting boron ions.
  • a first acceleration voltage for example, 600 keV
  • a first dose for example, 1 ⁇ 10 13 cm ⁇ 2
  • a second acceleration voltage for example, 550 keV
  • boron ions are implanted
  • a third acceleration voltage for example, 500 keV
  • a second dose for example, 1 ⁇ 10 12 cm).
  • Ion Implantation Step for Forming Contact Region Thereafter, as shown in FIG. 6B, ion implantation of p-type impurities (for example, boron ions) is performed through the mask M1 while the mask M1 is attached. Do. This step is performed by implanting boron ions under conditions of a relatively low acceleration voltage (for example, 50 keV) and a relatively high dose (for example, 5 ⁇ 10 15 cm ⁇ 2 ).
  • a relatively low acceleration voltage for example, 50 keV
  • a relatively high dose for example, 5 ⁇ 10 15 cm ⁇ 2 .
  • Ion Implantation Step for Forming Source Region Thereafter, as shown in FIG. 6C, the mask M1 is removed from the surface of the body layer 120, and a mask M2 is formed in a predetermined region on the surface of the body layer 120. After that, ion implantation of n-type impurities (for example, arsenic ions) is performed through the mask M2. This step is performed by implanting arsenic ions under conditions of a relatively low acceleration voltage (for example, 50 keV) and a relatively high dose (for example, 1 ⁇ 10 15 cm ⁇ 2 ).
  • a relatively low acceleration voltage for example, 50 keV
  • a relatively high dose for example, 1 ⁇ 10 15 cm ⁇ 2 .
  • Step 10 Step of forming a protective insulating film Thereafter, after removing the thermal oxide film 126 ′ on the surface of the body layer 120, the semiconductor substrate 110 is subjected to a heat treatment to form silicon on the surface of the body layer 120 and the inner peripheral surface of the upper portion of the groove A thermal oxide film is formed, and then a PSG film is formed from the surface side of the body layer 120 by a vapor phase method to form a laminated film. Thereafter, the laminated film is etched by leaving the upper portion of the gate electrode layer 128. Remove. As a result, as shown in FIG. 7B, the protective insulating film 130 is formed on the gate electrode layer 128.
  • Source electrode layer forming step and drain electrode layer forming step Thereafter, as shown in FIG. 7C, a source electrode layer 136 is formed so as to cover the body layer 120 and the protective insulating film 130, and an n + -type drain is formed.
  • a drain electrode layer 138 is formed on the surface of the layer 112.
  • the trench gate power semiconductor device 100 according to the first embodiment can be manufactured.
  • the trench gate power semiconductor device 100a according to the comparative example is different from the trench gate according to the first embodiment in steps other than the “ion implantation step for forming a buried layer”.
  • the power semiconductor device 100 is manufactured by a method similar to the method for manufacturing the power semiconductor device 100.
  • the “ion implantation step for forming the buried layer” is performed as follows.
  • a mask M1 is formed in a predetermined region on the surface of the body layer 120, and then, from the surface side of the n ⁇ -type epitaxial layer 113 through the mask M1, P-type impurities (for example, boron ions) are ion-implanted by the step ion implantation method.
  • P-type impurities for example, boron ions
  • boron ions are implanted under conditions of a first acceleration voltage (eg, 600 keV) and a predetermined dose (eg, 3 ⁇ 10 12 cm ⁇ 2 ), and then a second acceleration voltage (eg, 550 keV).
  • boron ions are implanted under the condition of the above-mentioned predetermined dose (for example, 3 ⁇ 10 12 cm ⁇ 2 ), and then the third acceleration voltage (for example, 500 keV) and the above-mentioned predetermined dose (for example, 3 ⁇ 10 12). This is performed by implanting boron ions under the condition of cm ⁇ 2 ).
  • FIG. 8 is a view for explaining the trench gate power semiconductor device 102 according to the second embodiment.
  • FIG. 8A is a cross-sectional view of the trench gate power semiconductor device 102
  • FIG. 8B is a diagram showing the concentration profiles of p and n impurities in the trench gate power semiconductor device 102.
  • FIG. FIG. 9 is a view for explaining a method of manufacturing the trench gate power semiconductor device 102 according to the second embodiment.
  • FIG. 9A to FIG. 9C are diagrams showing main steps. 9A corresponds to FIG. 5A, and FIG. 9C corresponds to FIG. 5B.
  • the trench gate power semiconductor device 102 according to the second embodiment has basically the same configuration as that of the trench gate power semiconductor device 100 according to the first embodiment. However, as shown in FIG. A trench gate power semiconductor device according to the first embodiment in that an n + -type semiconductor region 142 containing an n-type impurity at a concentration higher than that of the drift layer 114 is formed around the embedded region 140 so as to cover the buried region 140. 100 is different.
  • the trench gate power semiconductor device 102 according to the second embodiment is different from the trench gate power semiconductor device 100 according to the first embodiment in that the n + -type semiconductor region 142 as described above is formed. Similar to the trench gate power semiconductor device 100 according to the first embodiment, the trench gate power semiconductor device having the above-described embedded region 140 and having a high reverse breakdown voltage and a further lower on-resistance. It becomes.
  • the trench gate power semiconductor device 102 since the n + type semiconductor region 142 is formed so as to cover the buried region 140, a p-type impurity is present in the region where the on-current flows in the drift layer 114. Is suppressed as much as possible, and the on-resistance can be further reduced.
  • the trench gate power semiconductor device 102 according to the second embodiment is different from the trench gate power semiconductor device according to the first embodiment except that the n + type semiconductor region 142 is formed so as to cover the buried region 140. 100, the trench gate power semiconductor device 100 according to the first embodiment has a corresponding effect.
  • the trench gate power semiconductor device 102 according to the second embodiment can be manufactured by substantially the same process as the method for manufacturing the trench gate power semiconductor device 100 according to the first embodiment. However, as shown in FIG. 9, a region (a region slightly larger than the buried region 140) that covers the buried region 140 between the p-type body layer forming step and the ion implantation step for forming the buried layer. ) Further includes an ion implantation step for forming an n + type semiconductor region. The ion implantation step can be performed using a high energy ion implantation apparatus. Thereby, the trench gate power semiconductor device 102 according to the second embodiment shown in FIG. 8 can be manufactured.
  • FIG. 10 is a cross-sectional view of the trench gate power semiconductor device 104 according to the third embodiment.
  • the trench gate power semiconductor device 104 according to the third embodiment basically has the same configuration as the trench gate power semiconductor device 100 according to the first embodiment, but the depth position of the bottom surface of the groove 124 is related to the first embodiment. Different from the trench gate power semiconductor device 100. That is, in the trench gate power semiconductor device 104 according to the third embodiment, as shown in FIG. 10, the depth position of the bottom surface of the groove 124 is located between the bottom surface of the body layer 120 and the bottom surface of the drift layer 114. Located deeper than the depth position.
  • the trench gate power semiconductor device 104 according to the third embodiment differs from the trench gate power semiconductor device 100 according to the first embodiment in the depth position of the bottom surface of the groove 124, but the trench according to the first embodiment. Similar to the case of the gate power semiconductor device 100, since the buried region 140 having the above-described structure is provided, a trench gate power semiconductor device having a high reverse breakdown voltage and a further reduced on-resistance can be obtained.
  • the depth position of the bottom surface of the groove 124 is deeper than the depth position located between the bottom surface of the body layer 120 and the bottom surface of the drift layer 114. Therefore, as in the case of the trench gate power semiconductor device 100 according to the first embodiment, the on-resistance can be further reduced as compared with the conventional case.
  • the buried region 140 is covered around the buried region 140 in the drift layer 114 as in the case of the trench gate power semiconductor device 102 according to the second embodiment.
  • an n + type semiconductor region 142 containing an n-type impurity at a concentration higher than that of the drift layer 114 may be formed.
  • the reverse breakdown voltage is reduced. There is nothing.
  • the trench gate power semiconductor device 104 according to the third embodiment has the same configuration as that of the trench gate power semiconductor device 100 according to the first embodiment except for the depth position of the bottom surface of the groove 124. 1 has a corresponding effect among the effects of the trench gate power semiconductor device 100 according to 1.
  • the trench gate power semiconductor device of the present invention has been described based on the above embodiment, but the present invention is not limited to this, and can be implemented without departing from the scope of the present invention. The following modifications are also possible.
  • the multistage ion implantation method is performed by three-stage ion implantation, but the present invention is not limited to this.
  • the multistage ion implantation method may be performed by two-stage ion implantation, or the multistage ion implantation method may be performed by four or more stages of ion implantation.
  • FIG. 11 is a cross-sectional view of a trench gate power semiconductor device 200 according to a modification. As shown in FIG. 11, the present invention can be applied to, for example, a trench gate IGBT.
  • the semiconductor device of the present invention has been described with the first conductivity type as n-type and the second conductivity type as p-type.
  • the present invention is not limited to this.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • trench gate power semiconductor device 110, 210, 910 ... semiconductor substrate, 112, 912 ... drain layer, 113 ... n - type epitaxial layer, 114, 214, 914 ... drift layer, 120, 220 , 920 ... body layer, 124, 224, 924 ... groove, 126, 226, 926 ... gate insulating film, 126 '... silicon oxide film, 128' ... polysilicon layer, 128, 228, 928 ... gate electrode layer, 130, 230, 930 ... protective insulating film, 132, 932 ... source region, 134, 234, 934 ... contact region, 136, 936 ... source electrode layer, 138, 938 ... drain electrode layer, 140, 240 ... buried region, 142 ... n + Type semiconductor region 212 ... collector layer 232 emitter region 236 emitter current Polar layer, 238 ... collector electrode layer, 900 ... trench gate power MOSFET

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Abstract

　本発明のトレンチゲートパワー半導体装置１００は、ｎ－型のドリフト層１１４と、ｐ型のボディ層１２０と、溝１２４と、ｎ＋型のソース領域１３２と、溝１２４の内周面に形成してなるゲート絶縁膜１２６と、ゲート絶縁膜１２６の内周面に形成してなるゲート電極膜１２８と、ゲート電極膜１２８と絶縁されるとともに、ソース領域１３２と接して形成してなるソース電極層１３６とを備え、ドリフト層１１４において隣接する溝１２４に挟まれた領域には、溝１２４よりも深く延在するｐ型の埋め込み領域１４０がボディ層１２０に接するように形成され、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置が、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面Ｐ３との中間に位置する深さ位置よりも深いところにある。　本発明のトレンチゲートパワー半導体装置１００によれば、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能となる。

Description

トレンチゲートパワー半導体装置及びその製造方法
　本発明は、トレンチゲートパワー半導体装置及びその製造方法に関する。
　従来より、トレンチゲートパワーＭＯＳＦＥＴは、ＤＣ－ＤＣコンバーターなど各種電源装置に広く用いられている（例えば、特許文献１参照。）。図１２は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。
　従来のトレンチゲートパワーＭＯＳＦＥＴ９００は、図１２に示すように、ｎ＋型のドレイン層９１２と、ドレイン層９１２上に位置するｎ－型のドリフト層９１４と、ドリフト層９１４上に位置するｐ型のボディ層９２０と、ボディ層９２０を開口し、ドリフト層９１４に達して形成してなる溝９２４と、ボディ層９２０内に配置されるとともに、少なくとも一部を溝９２４の内周面に露出させて形成してなるｎ＋型のソース領域９３２と、溝９２４の内周面に形成してなるゲート絶縁膜９２６と、ゲート絶縁膜９２６の内周面に形成してなるゲート電極層９２８と、ゲート電極層９２８と絶縁されるとともに、ソース領域９３２と接して形成してなるソース電極層（図示せず。）とを備える。そして、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、ドリフト層９１４において隣接する溝９２４に挟まれた領域には、溝よりも深く延在するｐ＋型埋め込み領域９４０がボディ層９２０から下方に突出するように形成されている。なお、図１２中、符号９３４はｐ＋型コンタクト領域を示す。
　従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、通常のプレーナゲートパワーＭＯＳＦＥＴの場合よりも単位セル面積を縮小することが可能であるため、通常のプレーナゲートパワーＭＯＳＦＥＴの場合よりもオン抵抗を低減することが可能となる。
　また、従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、ドリフト層９１４において隣接する溝９２４に挟まれた領域には、溝よりも深く延在するｐ＋型埋め込み領域９４０がボディ層９２０から下方に突出するように形成されているため、逆バイアス時においては溝９２４の底面近傍における電界が緩和され、逆耐圧を高くすることが可能となる。
米国特許第５０７２２６６号明細書
　しかしながら、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、ｐ＋型埋め込み領域９４０の存在に起因して順バイアス時にオン電流が流れる領域が狭くなるため、より一層オン抵抗を低くすることが困難であるという問題がある。
　なお、このような問題は、ｐとｎとを逆にしたトレンチゲートパワーＭＯＳＦＥＴの場合にも同様に見られる問題である。また、このような問題はトレンチゲートパワーＭＯＳＦＥＴの場合だけに存在する問題ではなく、トレンチゲートＩＧＢＴその他のトレンチゲートパワー半導体装置全般に存在する問題である。
　そこで、本発明は、上記した問題を解決するためになされたもので、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置を提供することを目的とする。
［１］本発明のトレンチゲートパワー半導体装置は、第１導電型のドリフト層と、前記ドリフト層上に位置し、前記第１導電型とは反対の第２導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型の第１半導体領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、前記ゲート電極膜と絶縁されるとともに、前記第１半導体領域と接して形成してなる第１電極層とを備え、前記ドリフト層において隣接する前記溝に挟まれた領域には、前記溝よりも深く延在する第２導電型の埋め込み領域が前記ボディ層に接するように形成され、前記埋め込み領域における第２導電型不純物が最大濃度を示す深さ位置が、前記ボディ層の底面と前記埋め込み領域の底面との中間に位置する深さ位置よりも深いところにあることを特徴とする。
［２］本発明のトレンチゲートパワー半導体装置においては、前記ドリフト層における前記埋め込み領域の周囲には、前記埋め込み領域を覆うように、前記ドリフト層よりも高濃度の第１導電型不純物を含有する高濃度第１導電型半導体領域が形成されていることが好ましい。
［３］本発明のトレンチゲートパワー半導体装置においては、前記溝の底面の深さ位置が、前記ボディ層の底面と前記ドリフト層の底面との中間に位置する深さ位置よりも深いところにあることが好ましい。
［４］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、前記第１半導体領域は、ソース領域であり、前記第１電極層は、ソース電極層であり、前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることが好ましい。
［５］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、前記第１半導体領域は、エミッタ領域であり、前記第１電極層は、エミッタ電極層であり、前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることが好ましい。
［６］本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置（上記［１］～［５］のいずれかに記載のトレンチゲートパワー半導体装置）を製造するためのトレンチゲートパワー半導体装置の製造方法であって、高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入して、前記埋め込み領域を形成することを特徴とする。
［７］本発明のトレンチゲートパワー半導体装置の製造方法は、本発明のトレンチゲートパワー半導体装置（上記［２］に記載のトレンチゲートパワー半導体装置）を製造するためのトレンチゲートパワー半導体装置の製造方法であって、高エネルギーイオン注入装置を用いたイオン注入法により前記ドリフト層の所定領域に第１導電型不純物をイオン注入するとともに、高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入することにより、前記高濃度第１導電型半導体領域及び前記埋め込み領域を形成することを特徴とする。
　本発明のトレンチゲートパワー半導体装置によれば、埋め込み領域における第２導電型不純物が最大濃度を示す深さ位置が、ボディ層の底面と埋め込み領域の底面との中間に位置する深さ位置よりも深いところにあるため、後述する図２に示すように、逆バイアス時においては溝の底面近傍における電界がより一層緩和されるようになり、従来のトレンチゲートパワーＭＯＳＦＥＴ９００の場合よりも一層逆耐圧を高くすることが可能となる。
　このため、逆耐圧を維持したままドリフト領域の不純物濃度を高くすることが可能となるため、従来のトレンチゲートパワーＭＯＳＦＥＴの場合よりも一層オン抵抗を低くすることが可能となる。従って、本発明のトレンチゲートパワー半導体装置は、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
　本発明のトレンチゲートパワー半導体装置の製造方法（上記［６］に記載のトレンチゲートパワー半導体装置の製造方法）によれば、本発明のトレンチゲートパワー半導体装置（上記［１］～［５］のいずれかに記載のトレンチゲートパワー半導体装置）を製造することができる。
　本発明のトレンチゲートパワー半導体装置の製造方法（上記［７］に記載のトレンチゲートパワー半導体装置の製造方法）によれば、本発明のトレンチゲートパワー半導体装置（上記［２］に記載のトレンチゲートパワー半導体装置）を製造することができる。
実施形態１に係るトレンチゲートパワー半導体装置１００を説明するために示す図である。 逆バイアス時における電位分布を模式的に示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法を説明するために示す図である。 実施形態２に係るトレンチゲートパワー半導体装置１０２を説明するために示す図である。 実施形態２に係るトレンチゲートパワー半導体装置１０２を製造する方法を説明するために示す図である。 実施形態３に係るトレンチゲートパワー半導体装置１０４の断面である。 変形例に係るトレンチゲートパワー半導体装置２００の断面図である。 従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。
　以下、本発明のトレンチゲートパワー半導体装置及びその製造方法について、図に示す実施の形態に基づいて説明する。
［実施形態１］
１．実施形態１に係るトレンチゲートパワー半導体装置１００
　図１は、実施形態１に係るトレンチゲートパワー半導体装置１００を説明するために示す図である。図１（ａ）はトレンチゲートパワー半導体装置１００の断面図であり、図１（ｂ）はトレンチゲートパワー半導体装置１００におけるｐ不純物及びｎ不純物の濃度プロファイルを示す図である。
　実施形態１に係るトレンチゲートパワー半導体装置１００は、図１（ａ）に示すように、ｎ－型のドリフト層１１４と、ドリフト層１１４上に位置するｐ型のボディ層１２０と、ボディ層１２０を開口し、ドリフト層１１４に達して形成してなる溝１２４と、ボディ層１２０内に配置されるとともに、少なくとも一部を溝１２４の内周面に露出させて形成してなるｎ＋型のソース領域（第１半導体領域）１３２と、溝１２４の内周面に形成してなるゲート絶縁膜１２６と、ゲート絶縁膜１２６の内周面に形成してなるゲート電極膜１２８と、ゲート電極膜１２８と絶縁されるとともに、ソース領域１３２と接して形成してなるソース電極層（第１電極層）１３６とを備えるトレンチゲートパワーＭＯＳＦＥＴである。
　そして、実施形態１に係るトレンチゲートパワー半導体装置１００においては、ドリフト層１１４において隣接する溝１２４に挟まれた領域には、溝１２４よりも深く延在するｐ型の埋め込み領域１４０がボディ層１２０に接するように形成されており、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐが、図１（ａ）及び図１（ｂ）に示すように、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面Ｐ３との中間に位置する深さ位置よりも深いところにある。なお、図１（ａ）中、符号１１０は半導体基体を示し、符号１３０は保護絶縁膜を示し、符号１３４はｐ＋型のコンタクト領域を示し、符号１１２はｎ＋型のドレイン層を示し、符号１３８はドレイン電極層を示す。
　ドレイン層１１２の厚さは例えば３００μｍであり、ドレイン層１１２の不純物濃度は例えば２×１０１９ｃｍ－３である。また、ドリフト層１１４の厚さは例えば２０μｍであり、ドリフト層１１４の不純物濃度は例えば１×１０１５ｃｍ－３である。また、ボディ層１２０の厚さは例えば１．５μｍであり、ボディ層１２０の不純物濃度は、表面において例えば１×１０１７ｃｍ－３である。
　溝の深さは例えば２μｍである。ソース領域１３２の深さは例えば０．３μｍであり、ソース領域１３２の不純物濃度は例えば２×１０１９ｃｍ－３である。コンタクト領域１３４の深さは例えば１μｍであり、コンタクト領域１３４の不純物濃度は例えば２×１０１９ｃｍ－３である。ゲート絶縁膜１２６の厚さは例えば０．１μｍである。ゲート電極層１２８は例えばリンをドープしたポリシリコンからなる。ソース電極層１３６は、例えばアルミニウムからなり、厚さが例えば５μｍである。ソース電極層１３６は保護絶縁膜１３０によりゲート電極層１２８と絶縁されている。ドレイン電極層１３８は、例えばニッケルからなり、厚さが例えば２μｍである。
　埋め込み領域１４０の底面Ｐ３の深さ位置は、ボディ層１２０の底面Ｐ２から５μｍだけ深い位置にある。そして、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐは、ボディ層１２０の底面Ｐ２から３μｍだけ深い位置にある。従って、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐは、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面Ｐ３との中間に位置する深さ位置よりも深いところにある。
２．実施形態１に係るトレンチゲートパワー半導体装置１００の効果
　図２は、逆バイアス時における電位分布を模式的に示す図である。図２（ａ）は実施形態１に係るトレンチゲートパワー半導体装置１００における逆バイアス時の電位分布を模式的に示す図であり、図２（ｂ）は比較例に係るトレンチゲートパワー半導体装置１００ａにおける逆バイアス時の電位分布を模式的に示す図である。実施形態１に係るトレンチゲートパワー半導体装置１００は、後述する「実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法」により製造する。また、比較例に係るトレンチゲートパワー半導体装置１００ａは、後述する「比較例に係るトレンチゲートパワー半導体装置１００ａを製造する方法」方法により製造する。なお、図２中、等電位線を破線で示す。
　実施形態１に係るトレンチゲートパワー半導体装置１００によれば、図１（ｂ）に示すように、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置Ｐが、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面との中間に位置する深さ位置よりも深いところにあるため、図２に示すように、逆バイアス時においては溝１２４の底面近傍における電界がより一層緩和されるようになり、従来のトレンチゲートパワーＭＯＳＦＥＴ９００の場合よりも一層逆耐圧を高くすることが可能となる。このため、実施形態１に係るトレンチゲートパワー半導体装置１００によれば、逆耐圧を維持したままドリフト領域の不純物濃度を高くすることが可能となるため、従来のトレンチゲートパワーＭＯＳＦＥＴの場合よりも一層オン抵抗を低くすることが可能となる。
　従って、実施形態１に係るトレンチゲートパワー半導体装置１００は、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
３．実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法
　実施形態１に係るトレンチゲートパワー半導体装置１００は、以下のような方法により製造することができる。
　図３～図７は、実施形態１に係るトレンチゲートパワー半導体装置の製造方法を説明するために示す図である。図３（ａ）～図３（ｃ）、図４（ａ）～図４（ｃ）、図５（ａ）～図５（ｃ）、図６（ａ）～図６（ｃ）及び図７（ａ）～図７（ｃ）は各工程図である。
（１）半導体基体準備工程
　図３（ａ）に示すように、ドレイン層１１２となるｎ＋型半導体基板と、ドリフト層１１４及びボディ層１２０となるｎ－型エピタキシャル層１１３とが積層された構造の半導体基体１１０を準備する。
（２）溝形成工程
　その後、図３（ｂ）に示すように、ｎ－型エピタキシャル層１１３の表面から所定深さの溝１２４を形成する。溝の深さは例えば２μｍとする。
（３）ゲート絶縁膜形成工程
　その後、酸化性雰囲気の下で半導体基体１１０に熱処理を施して、図３（ｃ）に示すように、ｎ－型エピタキシャル層１１３の表面及び溝１２４の内周面（底面及び側面）に熱酸化膜１２６，１２６’を形成する。当該熱酸化膜１２６，１２６’のうち溝１２４の内周面（底面及び側面）に形成された熱酸化膜１２６がゲート絶縁膜１２６となる。
（４）ゲート電極層形成工程
　その後、図４（ａ）に示すように、ｎ－型エピタキシャル層１１３の表面側から、溝１２４を埋めるようにドープトポリシリコン膜１２８’を形成する。
　その後、図４（ｂ）に示すように、ポリシリコン膜１２８’のエッチバックを行い、溝１２４の内部にのみポリシリコン膜１２８’を残した状態でポリシリコン膜１２８’を除去する。これにより、溝１２４の内周面にゲート電極層１２８が形成される。
（５）ｐ型ボディ層形成工程
　その後、図４（ｃ）に示すように、ｎ－型エピタキシャル層１１３の表面側からイオン注入法によりｐ型不純物（例えばボロンイオン）をイオン注入する。イオン注入は、比較的低い加速電圧（例えば１００ｅＶ）かつ比較的低ドーズ量（例えば１×１０１３ｃｍ－２）の条件にて行う。
　次に、半導体基体１１０に熱処理（例えば１０００℃、１時間）を施してｐ型不純物を拡散及び活性化させることにより、図５（ａ）に示すように、ボディ層１２０を形成する。
（６）埋め込み層を形成するためのイオン注入工程
　その後、ボディ層１２０の表面における所定領域にマスクＭ１を形成した後、当該マスクＭ１を介して、図５（ｂ）、図５（ｃ）及び図６（ａ）に示すように、ｎ－型エピタキシャル層１１３の表面側から多段階イオン注入法によりｐ型不純物（例えばボロンイオン）をイオン注入する。この工程は、まず、第１の加速電圧（例えば６００ｋｅＶ）かつ第１のドーズ量（例えば１×１０１３ｃｍ－２）の条件でボロンイオンを注入し、その後、第２の加速電圧（例えば５５０ｋｅＶ）かつ第２のドーズ量（例えば３×１０１２ｃｍ－２）の条件でボロンイオンを注入し、その後、第３の加速電圧（例えば５００ｋｅＶ）かつ第２のドーズ量（例えば１×１０１２ｃｍ－２）の条件でボロンイオンを注入することにより行う。
（７）コンタクト領域を形成するためのイオン注入工程
　その後、図６（ｂ）に示すように、マスクＭ１をつけたまま、当該マスクＭ１を介してｐ型不純物（例えばボロンイオン）のイオン注入を行う。この工程は、比較的低い加速電圧（例えば５０ｋｅＶ）かつ比較的高いドーズ量（例えば５×１０１５ｃｍ－２）の条件でボロンイオンを注入することにより行う。
（８）ソース領域を形成するためのイオン注入工程
　その後、図６（ｃ）に示すように、ボディ層１２０の表面からマスクＭ１を除去し、ボディ層１２０の表面における所定領域にマスクＭ２を形成した後、当該マスクＭ２を介してｎ型不純物（例えばヒ素イオン）のイオン注入を行う。この工程は、比較的低い加速電圧（例えば５０ｋｅＶ）かつ比較的高いドーズ量（例えば１×１０１５ｃｍ－２）の条件でヒ素イオンを注入することにより行う。
（９）不純物イオン活性化工程
　その後、半導体基体１１０に熱処理を施してｎ型不純物及びｐ型不純物を活性化させる。これにより、図７（ａ）に示すように、ボディ層１２０内にソース領域１３２及びコンタクト領域１３４が形成されるとともにドリフト層１１４内に図１（ｂ）に示すような濃度プロファイルを有する埋め込み領域１４０が形成される。
（１０）保護絶縁膜形成工程
　その後、ボディ層１２０の表面における熱酸化膜１２６’を除去した後、半導体基体１１０に熱処理を施してボディ層１２０の表面及び溝１２４上部の内周面にシリコンの熱酸化膜を形成し、その後、ボディ層１２０の表面側から気相法によりＰＳＧ膜を形成することにより積層膜を形成し、さらにその後、ゲート電極層１２８の上部を残して積層膜をエッチングにより除去する。これにより、図７（ｂ）に示すように、ゲート電極層１２８の上部に保護絶縁膜１３０が形成される。
（１１）ソース電極層形成工程及びドレイン電極層形成工程
　その後、図７（ｃ）に示すように、ボディ層１２０及び保護絶縁膜１３０を覆うようにソース電極層１３６を形成し、ｎ＋型ドレイン層１１２の表面にドレイン電極層１３８を形成する。
　以上のようにして、実施形態１に係るトレンチゲートパワー半導体装置１００を製造することができる。
４．比較例に係るトレンチゲートパワー半導体装置１００ａを製造する方法
　比較例に係るトレンチゲートパワー半導体装置１００ａは、「埋め込み層を形成するためのイオン注入工程」以外の工程は、実施形態１に係るトレンチゲートパワー半導体装置１００を製造する方法と同様の方法により製造する。そして、「埋め込み層を形成するためのイオン注入工程」は、以下のようにして行う。
（６’）埋め込み層を形成するためのイオン注入工程
　その後、ボディ層１２０の表面における所定領域にマスクＭ１を形成した後、当該マスクＭ１を介して、ｎ－型エピタキシャル層１１３の表面側から多段階イオン注入法によりｐ型不純物（例えばボロンイオン）をイオン注入する。この工程は、まず、第１の加速電圧（例えば６００ｋｅＶ）かつ所定のドーズ量（例えば３×１０１２ｃｍ－２）の条件でボロンイオンを注入し、その後、第２の加速電圧（例えば５５０ｋｅＶ）かつ上記した所定のドーズ量（例えば３×１０１２ｃｍ－２）の条件でボロンイオンを注入し、その後、第３の加速電圧（例えば５００ｋｅＶ）かつ上記した所定のドーズ量（例えば３×１０１２ｃｍ－２）の条件でボロンイオンを注入することにより行う。
［実施形態２］
　図８は、実施形態２に係るトレンチゲートパワー半導体装置１０２を説明するために示す図である。図８（ａ）はトレンチゲートパワー半導体装置１０２の断面図であり、図８（ｂ）はトレンチゲートパワー半導体装置１０２におけるｐ不純物及びｎ不純物の濃度プロファイルを示す図である。図９は、実施形態２に係るトレンチゲートパワー半導体装置１０２を製造する方法を説明するために示す図である。図９（ａ）～図９（ｃ）は主要な工程を示す図である。なお、図９（ａ）は図５（ａ）に対応する図であり、図９（ｃ）は図５（ｂ）に対応する図である。
　実施形態２に係るトレンチゲートパワー半導体装置１０２は、基本的には実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するが、図８に示すように、ドリフト層１１４における埋め込み領域１４０の周囲には、埋め込み領域１４０を覆うように、ドリフト層１１４よりも高濃度のｎ型不純物を含有するｎ＋型半導体領域１４２が形成されている点で実施形態１に係るトレンチゲートパワー半導体装置１００とは異なる。
　このように、実施形態２に係るトレンチゲートパワー半導体装置１０２は、上記したようなｎ＋型半導体領域１４２が形成されている点で実施形態１に係るトレンチゲートパワー半導体装置１００とは異なるが、実施形態１に係るトレンチゲートパワー半導体装置１００の場合と同様に、上記した構造の埋め込み領域１４０を備えるため、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
　また、実施形態２に係るトレンチゲートパワー半導体装置１０２によれば、埋め込み領域１４０を覆うようにｎ＋型半導体領域１４２が形成されているため、ドリフト層１１４においてオン電流が流れる領域にｐ型不純物が拡散することが極力抑制され、より一層オン抵抗を低くすることが可能となる。
　なお、実施形態２に係るトレンチゲートパワー半導体装置１０２は、埋め込み領域１４０を覆うようにｎ＋型半導体領域１４２が形成されている点以外の点については、実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するため、実施形態１に係るトレンチゲートパワー半導体装置１００が有する効果のうち該当する効果を有する。
　実施形態２に係るトレンチゲートパワー半導体装置１０２は、実施形態１に係るトレンチゲートパワー半導体装置１００の製造方法とほぼ同様の工程により製造することができる。但し、図９に示すように、ｐ型ボディ層形成工程と、埋め込み層を形成するためのイオン注入工程との間に、埋め込み領域１４０を覆うこととなる領域（埋め込み領域１４０よりも若干大きめ領域）にｎ＋型半導体領域を形成するためのイオン注入工程をさらに備える。当該イオン注入工程は、高エネルギーイオン注入装置を用いて行うことができる。これにより、図８に示す実施形態２に係るトレンチゲートパワー半導体装置１０２を製造することができる。
［実施形態３］
　図１０は、実施形態３に係るトレンチゲートパワー半導体装置１０４の断面図である。実施形態３に係るトレンチゲートパワー半導体装置１０４は、基本的には実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するが、溝１２４の底面の深さ位置が実施形態１に係るトレンチゲートパワー半導体装置１００とは異なる。すなわち、実施形態３に係るトレンチゲートパワー半導体装置１０４においては、図１０に示すように、溝１２４の底面の深さ位置が、ボディ層１２０の底面とドリフト層１１４の底面との中間に位置する深さ位置よりも深いところにある。
　このように、実施形態３に係るトレンチゲートパワー半導体装置１０４は、溝１２４の底面の深さ位置が実施形態１に係るトレンチゲートパワー半導体装置１００の場合とは異なるが、実施形態１に係るトレンチゲートパワー半導体装置１００の場合と同様に、上記した構造の埋め込み領域１４０を備えるため、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能なトレンチゲートパワー半導体装置となる。
　また、実施形態３に係るトレンチゲートパワー半導体装置１０２によれば、溝１２４の底面の深さ位置が、ボディ層１２０の底面とドリフト層１１４の底面との中間に位置する深さ位置よりも深いところにあるため、実施形態１に係るトレンチゲートパワー半導体装置１００の場合と同様に、従来よりもオン抵抗をより一層低減することが可能となる。
　なお、実施形態３に係るトレンチゲートパワー半導体装置１０２においては、実施形態２に係るトレンチゲートパワー半導体装置１０２の場合と同様に、ドリフト層１１４における埋め込み領域１４０の周囲には、埋め込み領域１４０を覆うように、ドリフト層１１４よりも高濃度のｎ型不純物を含有するｎ＋型半導体領域１４２が形成されていてもよい。この場合には、溝１２４の底面の深さ位置をボディ層１２０の底面とドリフト層１１４の底面との中間に位置する深さ位置よりも深いところにしたとしても、逆耐圧が低減してしまうこともない。
　なお、実施形態３に係るトレンチゲートパワー半導体装置１０４は、溝１２４の底面の深さ位置以外の点については、実施形態１に係るトレンチゲートパワー半導体装置１００と同様の構成を有するため、実施形態１に係るトレンチゲートパワー半導体装置１００が有する効果のうち該当する効果を有する。
　以上、本発明のトレンチゲートパワー半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記した実施形態１においては、３段階のイオン注入により多段階イオン注入法を行ったが、本発明はこれに限定されるものではない。２段階のイオン注入により多段階イオン注入法を行ってもよいし、４段階以上のイオン注入により多段階イオン注入法を行ってもよい。
（２）上記した各実施形態においては、トレンチゲートパワーＭＯＳＦＥＴを例にとって本発明のトレンチゲートパワー半導体装置を説明したが、本発明はこれに限定されるものではない。図１１は、変形例に係るトレンチゲートパワー半導体装置２００の断面図である。図１１に示すように、本発明は、例えばトレンチゲートＩＧＢＴにも適用可能である。
（３）上記した各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
１００，１０２，１０４，２００…トレンチゲートパワー半導体装置、１１０，２１０，９１０…半導体基体、１１２，９１２…ドレイン層、１１３…ｎ－型エピタキシャル層、１１４，２１４，９１４…ドリフト層、１２０，２２０，９２０…ボディ層、１２４，２２４，９２４…溝、１２６，２２６，９２６…ゲート絶縁膜、１２６’…シリコン酸化膜、１２８’…ポリシリコン層、１２８，２２８，９２８…ゲート電極層、１３０，２３０，９３０…保護絶縁膜、１３２，９３２…ソース領域、１３４，２３４，９３４…コンタクト領域、１３６，９３６…ソース電極層、１３８，９３８…ドレイン電極層、１４０，２４０…埋め込み領域、１４２…ｎ＋型半導体領域、２１２…コレクタ層、２３２…エミッタ領域、２３６…エミッタ電極層、２３８…コレクタ電極層、９００…トレンチゲートパワーＭＯＳＦＥＴ

Claims (7)

  1. 　第１導電型のドリフト層と、
    　前記ドリフト層上に位置し、前記第１導電型とは反対の第２導電型のボディ層と、
    　前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、
    　前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型の第１半導体領域と、
    　前記溝の内周面に形成してなるゲート絶縁膜と、
    　前記ゲート絶縁膜の内周面に形成してなるゲート電極膜と、
    　前記ゲート電極膜と絶縁されるとともに、前記第１半導体領域と接して形成してなる第１電極層とを備え、
    　前記ドリフト層において隣接する前記溝に挟まれた領域には、前記溝よりも深く延在する第２導電型の埋め込み領域が前記ボディ層に接するように形成され、
    　前記埋め込み領域における第２導電型不純物が最大濃度を示す深さ位置が、前記ボディ層の底面と前記埋め込み領域の底面との中間に位置する深さ位置よりも深いところにあることを特徴とするトレンチゲートパワー半導体装置。
  2. 　請求項１に記載のトレンチゲートパワー半導体装置において、
    　前記ドリフト層における前記埋め込み領域の周囲には、前記埋め込み領域を覆うように、前記ドリフト層よりも高濃度の第１導電型不純物を含有する高濃度第１導電型半導体領域が形成されていることを特徴とするトレンチゲートパワー半導体装置。
  3. 　請求項１又は２に記載のトレンチゲートパワー半導体装置において、
    　前記溝の底面の深さ位置が、前記ボディ層の底面と前記ドリフト層の底面との中間に位置する深さ位置よりも深いところにあることを特徴とするトレンチゲートパワー半導体装置。
  4. 　請求項１～３のいずれかに記載のトレンチゲートパワー半導体装置において、
    　前記トレンチゲートパワー半導体装置は、トレンチゲートパワーＭＯＳＦＥＴであり、
    　前記第１半導体領域は、ソース領域であり、
    　前記第１電極層は、ソース電極層であり、
    　前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
  5. 　請求項１～３のいずれかに記載のトレンチゲートパワー半導体装置において、
    　前記トレンチゲートパワー半導体装置は、トレンチゲートＩＧＢＴであり、
    　前記第１半導体領域は、エミッタ領域であり、
    　前記第１電極層は、エミッタ電極層であり、
    　前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
  6. 　請求項１～５のいずれかに記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
    　高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入して、前記埋め込み領域を形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。
  7. 　請求項２に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
    　高エネルギーイオン注入装置を用いたイオン注入法により前記ドリフト層の所定領域に第１導電型不純物をイオン注入するとともに、高エネルギーイオン注入装置を用いた多段階イオン注入法により前記ドリフト層の所定領域に第２導電型不純物をイオン注入することにより、前記高濃度第１導電型半導体領域及び前記埋め込み領域を形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。
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