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KR101976269B1 - 초접합 구조를 포함하는 반도체 장치 - Google Patents

초접합 구조를 포함하는 반도체 장치 Download PDF

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KR101976269B1
KR101976269B1 KR1020170106972A KR20170106972A KR101976269B1 KR 101976269 B1 KR101976269 B1 KR 101976269B1 KR 1020170106972 A KR1020170106972 A KR 1020170106972A KR 20170106972 A KR20170106972 A KR 20170106972A KR 101976269 B1 KR101976269 B1 KR 101976269B1
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프란츠 힐러
한스 베버
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

실시예의 반도체 장치는 반도체 몸체(101)의 트랜지스터 셀 영역(103) 내에 트랜지스터 셀(102)을 포함한다. 반도체 몸체(101)의 초접합 구조(104)는 각각 정반대의 제 1 도전형 및 제 2 도전형이며 횡 방향(x)을 따라 교대로 배치되는 복수의 드리프트 서브영역(105) 및 복수의 보상 서브영역(106)을 포함한다. 반도체 몸체(101)의 에지와 트랜지스터 셀 영역(103) 사이의 트랜지스터 셀 영역(103) 외부 종단 영역(108)은 제각기 제 1 도전형의 제 1 종단 서브영역 및 제 3 종단 서브영역(111, 113)을 포함한다. 제 2 도전형의 제 2 종단 서브영역(112)은 반도체 몸체(101)의 제 1 표면(115)에 수직인 수직 방향(z)을 따라 제 1 종단 서브영역 및 제 3 종단 서브영역(111, 113) 사이에 끼어있다.

Description

초접합 구조를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING SUPER JUNCTION STRUCTURE}
전하 보상 또는 초접합(SJ) 반도체 장치, 예컨대, SJ 절연 게이트 전계 효과 트랜지스터(SJ IGFET)로 알려진 반도체 장치는, 영역 특정 온-상태 저항(Ron × A)과, 소스 및 드레인과 같은 부하 단자들 간의 항복 전압(Vbr) 사이의 트레이드-오프(trade-off)를 개선하는 반도체 기판 또는 본체 내의 n형 도핑 부분 및 p형 도핑 부분의 상호 공간 전하 보상에 기초한다. SJ 반도체 장치의 전하 보상 성능은 n형 도핑 부분 및 p형 도핑 부분에 의해 횡 또는 수평 전하 균형을 설정하는 것 및 트랜지스터 셀 영역 외부의 영역에서 전계 강도를 감소시키는 것에 있어서의 정밀도에 의존한다.
성능 면에서 초접합 반도체 장치를 개선하고 관련된 초접합 반도체 장치를 제공하는 것이 바람직하다.
본 개시의 목적은 독립 청구항의 교시에 의해 달성된다. 또한, 추가 실시예는 종속 청구항에서 정의된다.
본 개시는 반도체 본체의 트랜지스터 셀 영역에 트랜지스터 셀을 포함하는 반도체 장치에 관한 것이다. 반도체 장치는 반도체 본체 내에 초접합 구조를 더 포함한다. 초접합 구조는 각각 정반대의 제 1 및 제 2 도전형인 복수의 드리프트 서브 부분 및 보상 서브 부분을 포함하는데, 이들은 횡 방향을 따라 교대로 배치된다. 반도체 장치는 반도체 본체의 에지와 트랜지스터 셀 영역 사이에 있는 트랜지스터 셀 영역 외부의 종단 영역을 더 포함한다. 종단 영역은 각각 제 1 도전형인 제 1 종단 서브 부분 및 제 3 종단 서브 부분을 포함하고, 반도체 본체의 제 1 표면에 직각인 수직 방향을 따라 제 1 종단 서브 부분과 제 3 종단 서브 부분 사이에 끼어 있는 제 2 도전형의 제 2 종단 서브 부분을 포함한다.
당업자는 이하의 상세한 설명을 읽고 첨부된 도면을 보면 추가적인 특징 및 이점을 알 수 있을 것이다.
첨부 도면을 통해 본 개시가 더 잘 이해될 것이며, 첨부 도면은 본 명세서에 포함되어 그의 일부를 이루고 있다. 도면은 본 개시의 실시예를 나타내며, 상세한 설명과 함께 본 개시의 원리를 설명하는 역할을 한다. 당업자는 이하의 상세한 설명을 참조함으로써 본 발명의 다른 실시예 및 달성하고자 하는 이점을 더 명확하고 용이하게 이해할 수 있을 것이다.
도 1 내지 도 3c는 초접합 반도체 장치의 종단 영역의 실시예를 예시하는 반도체 본체의 개략적인 단면도이다.
도 3d는 도 3a 내지 도 3c의 라인 AA'에 따른 도핑 농도 프로파일을 도시하는 그래프이다.
도 4a 내지 도 4c는 반도체 서브 층의 다중 에피택셜 성장 및 반도체 서브 층으로의 도펀트의 이온 주입을 통해 반도체 기판 상에 도핑된 반도체 층을 형성하는 방법을 도시하는 개략적인 단면도이다.
도 5는 순차적으로 배치된 상이한 도전형의 제 1 반도체 구역 및 제 2 반도체 구역을 포함하는 반도체 본체에서의 초접합 구조의 일 실시예를 도시한다.
도 6은 도 5에 도시된 교차라인 FF'에 따른 제 1 도펀트 종 및 제 2 도펀트 종의 농도 프로파일의 일 예의 개략도를 도시한다.
도 7은 도 5에 도시된 교차라인 GG'에 따른 제 1 도펀트 종 및 제 2 도펀트 종의 농도 프로파일의 일 예의 개략도를 도시한다.
도 8a는 도 5에 도시된 교차라인 EE'에 따른 제 1 도펀트 종 및 제 2 도펀트 종의 농도 프로파일의 제 1 예의 개략도를 도시한다.
도 8b는 도 5에 도시된 교차라인 EE'에 따른 제 1 도펀트 종 및 제 2 도펀트 종의 농도 프로파일의 제 2 예의 개략도를 도시한다.
도 9a는 도 5에 도시된 교차라인 HH'에 따른 제 1 도펀트 종 및 제 2 도펀트 종의 농도 프로파일의 제 1 예의 개략도를 도시한다.
도 9b는 도 5에 도시된 교차라인 II'에 따른 제 1 도펀트 종 및 제 2 도펀트 종의 농도 프로파일의 제 2 예의 개략도를 도시한다.
도 10은 수직형 FET의 실시예에 따른 초접합 반도체 장치의 단면도를 도시한다.
이하의 상세한 설명은 도면을 참조하여 이루어지고, 도면은 본 발명이 실시될 수 있는 예시적인 특정 실시예의 일부를 이루며, 그 예시로서 도시되어 있다. 본 발명의 사상으로부터 벗어남 없이 다른 실시예가 사용될 수 있고, 구조적인 변경이나 논리적인 변경이 이루어질 수 있다는 것을 이해할 것이다. 예컨대, 일 실시예에 대해서 설명되고 도시된 특징을 다른 실시예와 관련해서 사용하거나 연계시킴으로써 다른 실시예를 만들 수 있다. 본 발명은 이러한 수정 및 변형도 포함하도록 의도된다. 이 예는 특정한 표현을 사용해서 설명했지만, 특정한 표현을 사용해서 설명되었다고 해서 첨부된 청구항의 범주를 제한하는 것은 아니다. 도면은 실제 축척으로 도시된 것이 아니며 단지 예시적인 것이다. 명확하게 하기 위해서, 다양한 도면에서 대응되는 참조 번호는 별도로 언급되지 않는 한 동일한 구성 요소를 가리킨다.
용어 '갖는', '함유하는', '구비하는', '포함하는' 등은 제한된 것이 아니며, 이 용어는 설명한 구조, 요소 혹은 특징의 존재를 나타내고 있지만, 추가적인 요소나 특징의 존재를 배제하는 것이 아니다. '하나("a", "an" 및 "the")'라는 용어는 별도로 명확하게 언급되지 않는 한 '단일인' 것뿐만 아니라 '복수의' 것도 포함하는 것이다.
'전기적으로 접속된'이란 표현은, 예컨대, 관련 요소 사이의 직접 접촉이나 금속 및/또는 고농도 도핑된 반도체를 통한 저저항(low-ohmic) 접속과 같은, 전기적으로 접속된 요소 사이의 영구적인 저저항 접속을 가리킨다. '전기적으로 연결된'이라는 표현은, 예컨대, 제 1 상태의 저저항 접속 및 제 2 상태의 고저항 전기 연결 해제(decoupling)를 일시적으로 제공하는 예시적인 요소인, 전기적으로 연결된 요소들 간의 신호 전송에 적합한 하나 이상의 중간 요소(들)가 존재할 수 있다는 것을 포함한다.
도면은 도핑 유형 "n" 혹은 "p"에 이어서 "-" 혹은 "+"를 나타냄으로써 상대적인 도핑 농도를 예시하고 있다. 예컨대, "n-"는 "n"형 도핑 부분의 도핑 농도보다 낮은 도핑 농도를 의미하고, "n+"는 "n"형 도핑 부분의 도핑 농도보다 높은 도핑 농도를 갖는다는 것을 의미한다. 동일한 상대적인 농도의 도핑 부분이 반드시 동일한 절대 도핑 농도를 갖는 것은 아니다. 예컨대, 2개의 상이한 "n"형 도핑 부분은 동일한 혹은 상이한 절대 도핑 농도를 가질 수 있다.
이하 설명에서 사용되는 용어 '웨이퍼', '기판, '반도체 본체' 혹은 '반도체 기판'은 반도체 표면을 가진 임의의 반도체 기반 구조를 포함할 수 있다. 웨이퍼 및 구조는 실리콘(Si), 절연체 상 실리콘(SOI), 사파이어 상 실리콘(SOS), 도핑된 반도체 및 도핑되지 않는 반도체, 기초 반도체 토대에 의해 지지되는 실리콘의 에피텍셜 층 및 다른 반도체 구조를 포함하는 것으로 이해된다. 반도체가 실리콘 기반일 필요는 없다. 반도체는 실리콘 게르마늄(SiGe), 게르마늄(Ge) 혹은 갈륨 비소(GaAs)가 될 수도 있다. 다른 실시예에 따라서, 탄화 실리콘(SiC)나 질화 갈륨(GaN)이 반도체 기판 재료를 형성할 수도 있다.
본 명세서에서 사용되는 용어 '수평'은 반도체 기판이나 본체의 제 1 표면, 즉, 주 표면에 실질적으로 평행한 방향을 나타내는 것이다. 이는 예컨대, 웨이퍼 혹은 다이의 표면이 될 수 있다.
본 명세서에서 사용되는 용어 '수직'은 반도체 기판이나 본체의 제 1 표면에 실질적으로 직각으로 배치된 방향, 즉, 제 1 표면의 법선에 평행인 방향을 나타내는 것이다.
본 명세서에서, 반도체 기판 혹은 반도체 본체의 제 2 표면은 하면 혹은 배면에 의해 형성되는 것으로 간주되는 반면, 제 1 표면은 상면, 전면 혹은 주 표면에 의해 형성되는 것으로 간주된다. 따라서, 본 명세서에서 사용되는 용어 '상부' 및 '하부'는 구조적인 특징부의 상대적인 위치를 나타내는 것이다.
본 명세서에서, n형 도핑된 것을 제 1 도전형이라 칭하고 p형 도핑된 것을 제 2 도전형이라 칭한다. 대안적으로, 반도체 장치는, 제 1 도전형이 p형 도핑되고 제 2 도전형이 n형 도핑될 수 있도록 반대 도핑 관계로 형성될 수 있다.
반도체 웨이퍼의 공정으로, 반도체 본체 내에 포함된 집적 회로 혹은 별도의 반도체 장치와의 전기적인 접촉을 가능하게 하는 접촉 패드(혹은 전극)와 같은 단부 콘택트를 갖는 반도체 장치를 형성할 수 있다. 이 전극은 반도체 칩의 반도체 재료에 적용되는 하나 이상의 전극 금속층을 포함할 수 있다. 이 전극 금속층은 원하는 기하학적 형상 및 임의의 원하는 재료 합성물로 제조될 수 있다. 이 전극 금속층은 예컨대, 영역을 커버하는 층의 형태가 될 수 있다. 재료로서, 예컨대, Cu, Ni, Sn, Au, Ag, Pt, Pd, 및 이들 금속 중 하나 이상의 합금과 같은 원하는 금속이 사용될 수 있다. 전극 금속층은 동질의 혹은 적어도 하나의 재료로 제조되어야 하는 것은 아니고, 즉 전극 금속층에 포함된 재료의 조합 및 농도는 다양하게 될 수 있다. 예컨대, 전극 층은 와이어로 본딩되기에 충분한 크기를 가질 수 있다.
본 명세서에 설명된 실시예에서, 특정한 전기 도전층 내에 하나 이상의 도전층이 적용된다. '형성된' 혹은 '도포된'와 같은 용어는 문자 그대로 층을 도포하는 모든 종류 및 기술을 커버하는 것으로 이해되어야 한다. 특히, 이는, 층들을 예컨대 라미네이팅 기술과 같이 한번에 도포하는 기술과, 층들을 예컨대 스퍼터링, 플레이팅, 몰딩, CVD(화학 기상 증착), 물리 기상 증착(PVD), 기화, 및 HPCVD(hybrid physical-chemical vapor deposition) 등과 같이 순차 방식으로 증착하는 기술을 커버하는 것을 의미한다.
도포되는 도전층은 특히, Cu 혹은 Sn, 혹은 이들의 합금과 같은 금속의 층, 도전성 페이스트 및 본드 재료의 층 중 하나 이상을 포함할 수 있다. 금속 층은 단일 층이 될 수도 있다. 도전성 페이스트는 기화 가능형 혹은 경화 가능형 중합체 재료에 분산된 금속 입자를 포함할 수 있으며, 여기서 페이스트는 유체, 점성체 혹은 왁스가 될 수 있다. 본드 재료는 반도체 칩을 예컨대 캐리어나 혹은 예컨대 접촉 클립에 전기적으로 및 기계적으로 접속시키도록 도포될 수 있다. 소프트 땜납 재료 혹은 특별히 확산 땜납 본드를 형성할 수 있는 땜납 재료, 예컨대, Sn, SnAg, SnAu, SnCu, In, InAg, InCu 및 InAu 중 하나 이상을 포함하는 땜납 재료가 사용될 수 있다.
다이싱 처리를 사용하여 반도체 웨이퍼를 개별 칩으로 분할할 수 있다. 예컨대, 블레이드 다이싱(소잉(sawing)), 레이저 다이싱, 에칭 등과 같은 임의의 다이싱 기술이 적용될 수 있다. 예컨대, 반도체 웨이퍼와 같은 반도체 본체는, 반도체 웨이퍼를 테이프(특히, 다이싱 테이프)에 부착하고, 예컨대, 상술한 기술 중 하나 이상에 따라 다이싱 패턴(특히, 사각형 패턴)을 반도체 웨이퍼에 부착하고, 예컨대, 테이프 평면의 4 직교 방향을 따라서 테이프를 떼어냄으로써, 다이싱될 수 있다. 반도체 웨이퍼는 테이프를 떼어냄으로써 복수의 반도체 다이(칩)로 분할된다.
도 1은 실시예에 따른 반도체 장치의 일부를 예시하는 반도체 본체(101)의 개략적인 단면도이다.
반도체 장치는 반도체 본체(101)의 트랜지스터 셀 영역(103) 내에 트랜지스터 셀(102)을 포함한다. 반도체 장치는 반도체 본체(101) 내에 초접합 구조(104)를 더 포함한다. 초접합 구조(104)는 각각 정반대의 제 1 및 제 2 도전형인 복수의 드리프트 서브 부분(105) 및 복수의 보상 서브 부분(106)을 포함한다. 드리프트 서브 부분(105) 및 보상 서브 부분(106)은 횡 방향(x)을 따라 교대로 배치된다. 반도체 장치는 반도체 본체(101)의 에지와 트랜지스터 셀 영역(103) 사이에 있는 트랜지스터 셀 영역(103) 외부의 종단 영역(108)을 더 포함한다. 종단 영역(108)은 각각 제 1 도전형인 제 1 종단 서브 부분 및 제 3 종단 서브 부분(111, 113)을 포함하고, 반도체 본체(101)의 제 1 표면(115)에 직각인 수직 방향(z)을 따라 제 1 종단 서브 부분(111)과 제 3 종단 서브 부분(113) 사이에 끼어 있는 제 2 도전형의 제 2 종단 서브 부분(112)을 포함한다.
게이트 전극 및 게이트 유전체를 포함하는 평면 게이트 구조(116)는 트랜지스터 셀 영역(103) 내에 있는 반도체 본체(101)의 제 1 표면(115)에 형성된다. 다른 실시예에 따르면, 평면 게이트 구조(116)는 트렌치 게이트 구조로 대체된다. 트렌치 게이트 구조에서, 트렌치의 게이트 유전체 라이닝 벽(gate dielectric lining wall)은 게이트 전극과, 트렌치를 둘러싸는 반도체 본체의 일부분을 전기적으로 분리한다. 선택적 필드 전극(들) 및 필드 유전체(들)가, 예컨대, 트렌치 내에 배치될 수 있다.
본체 및 소스 부분(117)은 제 1 표면(115)에서 반도체 본체(101)에 형성되고, 콘택트(121), 예컨대, 소스 전극(120)과 제 1 표면(115) 사이에 배치된 중간 유전체(122)를 통해 연장되는 콘택트 라인 또는 콘택트 플러그를 통해 소스 전극(120)에 전기적으로 연결된다. 트랜지스터 셀 영역(103)이 끝나는 곳, 예컨대, 본체 및 소스 부분(117)에 대한 콘택트(121)가 없고/없거나 본체 및 소스 부분(117)이 없고/없거나 게이트 구조(116)가 없어서 트랜지스터 셀(102)이 더이상 동작하지 않는 곳에서 종단 영역(108)이 시작된다. 게이트 접속 구조(124)는 종단 영역(108) 내에 배치될 수 있고, 예컨대, 평면 또는 트렌치 게이트 구조(116)와 게이트 패드 사이에 전기적 상호 접속을 제공하도록 트랜지스터 셀 영역(103)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 게이트 링 구조(126) 및 드레인 링 구조(127)는 게이트 링 구조(126)와 드레인 링 구조(127) 사이에 배치된 유전체 재료(l29) 내로 등전위 선의 국부적인 진입을 제공하도록 제 1 표면(115) 위에 위치될 수 있다.
전압 흡수와 관련하여, 제 2 종단 서브 부분(112)은 종단 영역(108)에서의 반도체 체적의 개선된 사용을 가능하게 한다. 제 2 종단 서브 부분(112)이 없는 종단 영역에서의 등전위 선의 특성은, 제 1 표면(115)에 가까운 종단 구조(들)에 의해, 예컨대, 필드 평면 구조 및/또는 접합 종단 연장(junction termination extension: JTE) 부분에 의해 주로 결정된다. 따라서, 드레인 링 구조(127) 아래의 반도체 본체(101)의 부분 및 드레인 링 구조(127)와 다이싱 에지 사이의 반도체 본체(101)의 부분은 전압 흡수에 기여하지 않거나 작은 정도만 전압 흡수에 기여한다. 도 1에 도시된 실시예에서, 제 2 종단 서브 부분(112)은 등전위 선을 만곡(curvature) 모양으로 만들게 한다. 따라서, 드레인 링 구조(127) 아래의 반도체 본체(101)의 체적이 전압 흡수에 이용될 수 있다. 이로써, 종단 영역(108)의 크기가 감소될 수 있다.
몇몇 실시예에서, 수직 방향(z)에 따른 제 2 종단 서브 부분(112)의 연장부(d2)는 보상 서브 부분(106)의 하부측과 제 1 표면(115) 사이의 수직 거리(dv)의 20 % 내지 80 % 범위이다.
몇몇 실시예에서, 제 2 종단 서브 부분(112)은 전기적으로 플로팅한다. 전기적 플로팅 제 2 종단 서브 부분(112)은, 예컨대, 제 2 종단 서브 부분(112)을 완전히 둘러싸도록 주변의 제 1 및 제 3 종단 부분(111, 113)이 합쳐지는 것에 의해 형성될 수 있다.
몇몇 실시예에서, 제 2 종단 서브 부분(112)은 제 2 도전형이고, 제 1 도전형의 도펀트에 의해 부분적으로 보상된 제 2 도전형의 도펀트를 포함한다. 제 1 및 제 2 도전형의 도펀트 쌍은 As 및 B, As 및 Al, Sb 및 B, Sb 및 Al, P 및 Al 쌍에 대응할 수 있다.
몇몇 실시예에서, 제 1 및 제 3 종단 부분(111, 113)은 각각이 제 1 도전형이고, 제 2 도전형의 도펀트에 의해 부분적으로 보상된 제 1 도전형의 도펀트를 포함한다. 제 1 및 제 3 종단 부분(111, 113) 각각에서의 제 1 및 제 2 도전형의 도펀트 쌍은 제 2 종단 서브 부분(112)의 제 1 및 제 2 도전형의 도펀트 쌍에 대응할 수 있지만, 제 1 및 제 3 종단 서브 부분(111, 113) 각각에서 제 1 도전형의 도펀트가 제 2 도전형의 도펀트의 수를 초과하게 되면 제 1 및 제 3 종단 서브 부분(111, 113) 각각에서 제 1 도전형의 순 도핑을 설정할 수 있고, 제 2 종단 서브 부분(112)에서 제 2 도전형의 도펀트가 제 1 도전형의 도펀트의 수를 초과하게 되면 제 2 종단 서브 부분(112)에서 제 2 도전형의 순 도핑을 설정할 수 있다. 예컨대, 제 1 및 제 3 종단 서브 부분(111, 113) 각각에서 As 도펀트의 수가 B 도펀트의 수를 초과하게 되면 제 1 및 제 3 종단 서브 부분(111, 113) 각각에서 순 n형 도핑을 설정할 수 있고, 제 2 종단 서브 부분(112)에서 B 도펀트의 수가 As도펀트의 수를 초과하게 되면 제 2 종단 서브 부분(112)에서 순 p형 도핑을 설정할 수 있다.
몇몇 실시예에서, 보상 비율(보상도)은 초접합 구조(104)의 상부에서 가볍게 p-로딩된 것에서 초접합 구조의 하부에서 가볍게 n-로딩된 것으로 바뀔 수 있고, 여기서 하부는 상부보다 제 1 표면(115)까지의 거리가 더 멀다. 따라서, 드리프트 서브 부분(105) 및 보상 서브 부분(106)에서의 고정 전하의 전기 전하, 예컨대, 이온화된 도펀트 원자는 서로 완전하게 보상되지 않는다. n-로딩 및/또는 p-로딩은, 예컨대, 반도체 서브 층의 다중 에피택셜 성장 동안 그리고 트랜지스터 셀 영역(103) 및 종단 영역(108) 모두에서 반도체 서브 층으로의 도펀트의 이온 주입 동안 설정될 수 있다.
몇몇 실시예에서, 제 2 종단 서브 부분(112)은 트랜지스터 셀 영역(103)을 둘러싸고 있다.
몇몇 실시예에서, 각각의 드리프트 서브 부분(105)은 제 2 도전형의 도펀트에 의해 부분적으로 보상된 제 1 도전형의 도펀트를 포함한다. 마찬가지로, 각각의 보상 서브 부분(106)은 제 1 도전형의 도펀트에 의해 부분적으로 보상된 제 2 도전형의 도펀트를 포함한다. 드리프트 서브 부분(105) 내의 제 1 및 제 2 도전형의 도펀트 쌍은 보상 서브 부분(106) 내의 제 1 및 제 2 도전형의 도펀트 쌍에 대응할 수 있는데, 드리프트 서브 부분(105)에서 제 1 도전형의 도펀트가 제 2 도전형의 도펀트의 수를 초과하게 되면 드리프트 서브 부분(105)의 제 1 도전형의 순 도핑을 설정할 수 있고, 보상 서브 부분(106)에서 제 2 도전형의 도펀트가 제 1 도전형의 도펀트의 수를 초과하게 되면 보상 서브 부분(106)의 제 2 도전형의 순 도핑을 설정할 수 있다. 예컨대, 드리프트 서브 부분(105)에서 As 도펀트의 수가 B 도펀트의 수를 초과하게 되면 드리프트 서브 부분(105)의 순 n형 도핑을 설정할 수 있고, 보상 서브 부분(106)에서 B 도펀트의 수가 As도펀트의 수를 초과하게 되면 보상 서브 부분(106)의 순 p형 도핑을 설정할 수 있다.
몇몇 실시예에서, 제 1 및 제 2 도전형의 동일한 도펀트 쌍이 드리프트 서브 부분(105), 보상 서브 부분(106), 및 제 1 내지 제 3 종단 서브 부분(111, 112, 113) 각각에 존재할 수 있다.
몇몇 실시예에서, 횡 방향(x)을 따르는 드리프트 서브 부분(105) 내의 제 1 및 제 2 도전형의 도펀트 쌍의 농도 프로파일의 최대치는 각각의 드리프트 서브 부분(105)의 중심에 위치된다.
몇몇 실시예에서, 드리프트 서브 부분(105)과 보상 서브 부분(106) 사이의 인터페이스에서의 제 1 및 제 2 도전형의 도펀트 쌍의 농도 프로파일은 드리프트 서브 부분(105)으로부터 보상 서브 부분(106)으로 횡 방향(x)을 따라 감소한다.
몇몇 실시예에서, 반도체 장치는, 반도체 본체의 제 1 표면의 제 1 부하 단자 콘택트, 예컨대, 도 1의 실시예에 도시된 반도체 본체(101)의 제 1 표면(115)의 소스 전극(120)과, 제 1 표면에 대향하는 반도체 본체의 제 2 표면의 제 2 부하 단자 콘택트, 예컨대, 도 1의 실시예에 도시된 드레인 콘택트(D)를 포함하는 수직 전력 트랜지스터이다.
몇몇 실시예에서, 제 2 도전형의 제 4 종단 서브 부분(131)은 제 1 종단 서브 부분(111)과 제 1 표면(115) 사이에 끼어 있다.
도 2의 단면도에 도시된 반도체 장치의 실시예를 참조하면, 제 1 도전형의 필드 정지 부분(132)이 반도체 본체(101)의 에지와 제 2 종단 서브 부분(112) 사이에 형성된다. 필드 정지 부분(132)은 종단 영역(108)의 전압 차단 능력을 향상시키도록 구성되며, 제 2 종단 부분(112)과 함께 소스 링 구조(126)와 드레인 링 구조(127) 사이의 영역에서 제 1 표면(115)을 향한 등전위 선(128)의 만곡을 야기함으로써 등전위 선(128)을 칩 에지로부터 멀리 유지시킨다. 이것에 의해, 드레인 전위를 반도체 본체(101)의 배면 측으로부터 제 1 표면(115) 측으로 유도하도록 구성된 전기적인 경로가 제공되어, 인가된 차단 전압에 기초한 동작 조건에서 칩 에지로 공간 전하 부분이 연장되는 것이 방해된다.
몇몇 실시예에서, 제 2 종단 서브 부분(112)의 연장부(l2)는 3 x p와 15 x p 사이의 범위이고, p는 보상 서브 부분(106)의 피치(a pitch)이다.
몇몇 실시예에서, 필드 정지 부분(132)의 수직 연장부(df)는 보상 서브 부분(106)의 하부측과 제 1 표면(115) 사이의 수직 거리(dv)의 50 % 내지 110 % 범위에 있다. 이에 의해, 종단 부분의 효과적인 차단 능력이 달성될 수 있다.
도 2에 도시된 공간 충전 부분의 경계(1302)는 트랜지스터 셀 영역(103)보다 제 1 표면(115)에 약간 더 가깝게 종단 영역(108)에 위치된다. 따라서, 차단 전압의 흡수를 위해 더 적은 반도체 체적이 이용 가능하다.
종단 영역(108)에서의 차단 전압의 흡수에 이용 가능한 반도체 체적을 증가시키는 방법을 도 3a 내지 도 3d를 참조하여 설명한다. 도 3a의 개략적인 단면도는 도 2와 유사하나, 도 2와 달리 종단 영역(108)에서의 차단 전압의 흡수에 이용 가능한 반도체 체적을 증가시키기 위한 임의의 부가적인 수단을 포함하지 않는다.
도 3b의 개략적인 단면도는 반도체 본체(101)의 단면도를 나타내는데, 이 반도체 본체(101)는 도 3a의 것과 달리, 종단 영역(108)에서 차단 전압의 흡수에 이용 가능한 반도체 체적을 증가시키기 위한 부가적인 수단을 포함한다. 도 3b의 실시예에서, 예컨대, 서브 층의 다중 에피택셜 성장 전에 제 2 도전형의 도펀트를 마스킹 주입하는 것은 도펀트를 종단 영역(108)의 적어도 일부 또는 전부에 보상 서브 부분(106)의 하부측의 수직 레벨로 또는 이 하부측에 가깝게 주입하는 것이나 이 주입은 트랜지스터 셀 영역(103)에 대해서는 마스킹된다. 제 2 도전형의 도펀트의 주입량은 제 3 단말 서브 부분(113)의 부분적인 보상을 증가시키도록 적절하게 설정된다. 따라서, 도 3b에 도시된 제 3 단말 서브 부분(113)의 도핑 프로파일은 도 3a에 도시된 제 3 단말 서브 부분(113)의 도핑 프로파일과 상이하다(예컨대, 도 3d 참조). 몇몇 실시예에서, 주입량은 1012cm-2 내지 2 x 1013 cm-2의 범위, 또는, 예컨대, 1012cm-2 내지 5 x 1012 cm-2의 범위에 있다.
도 3c의 개략적인 단면도는 반도체 본체(101)의 단면도를 나타내는데, 이 반도체 본체(101)는 도 3a의 것과 달리, 종단 영역(108)에서 차단 전압의 흡수에 이용 가능한 반도체 체적을 증가시키기 위한 부가적인 수단을 포함한다. 도 3c의 실시예에서, 제 2 도전형의 도펀트를 마스킹 주입하는 것은 도펀트를 종단 영역(108)의 적어도 일부 또는 전부에 주입하는 것이나 이 주입은 트랜지스터 셀 영역(103)에 대해서는 마스킹된다. 제 2 도전형의 도펀트의 주입량은 제 3 단말 서브 부분(113)의 일부분의 카운터 도핑을 달성하도록 적절하게 설정되므로, 제 3 단말 서브 부분(113)과 제 1 도전형의 반도체 기판(135) 사이에 끼어 있는 제 2 도전형의 제 5 단말 서브 부분(125)을 형성할 수 있다. 몇몇 실시예에서, 제 5 단말 서브 부분(125)과 제 1 표면(115) 사이의 수직 거리(d5)는 보상 서브 부분(106)의 하부측과 제 1 표면(115) 사이의 수직 거리(dc)의 80 % 내지 100 % 범위에 있다.
도 3a 내지 도 3c의 절단라인 AA'에 따른 도핑 농도 곡선이 도 3d의 그래프에 도시된다. 도핑 농도 곡선(c0)은 도 3a 내지 도 3c의 절단라인 AA'에 따른 제 1 도전형의 도펀트의 농도를 나타내는데, 이것은 깊이 위치(t)로부터 시작하여 반도체 본체의 제 2 표면을 향해 연장되는 캐리어 기판의 배경 도핑과 관련된 제 1 도전형의 도펀트를 제외한다. 도핑 농도 곡선(c1)은 도 3a의 절단라인 AA'에 따른 제 2 도전형의 도펀트의 농도를 나타낸다. 곡선들(c0, c1)의 교차점들(I1, I2) 사이에 제 2 종단 서브 부분(112)이 위치한다. 도핑 농도 곡선(c2)은 도 3b의 절단라인 AA'에 따른 제 2 도전형의 도펀트의 농도를 나타낸다. 빗금친 영역(137)은 제 3 단말 서브 부분(113)의 부분적인 보상의 증가를 나타낸다. 도핑 농도 곡선(c3)은 도 3c의 절단라인 AA'에 따른 제 2 도전형의 도펀트의 농도를 나타낸다. 곡선들(c0, c3)의 교차점들(I3 및 I4) 사이에는 제 5 단말 서브 부분(125)이 위치한다.
도 4a 내지 도 10은 도 1 내지 도 3c에 도시된 반도체 장치를 제조하는 공정 특징에 관한 더 상세한 설명을 제공한다.
몇몇 실시예에서, 반도체 본체(101)는 반도체 기판 상에 반도체 층을 포함하며, 이 반도체 층은 후술되는 것처럼 형성될 수 있는 n형 도펀트 및 p형 도펀트를 포함한다.
도 4a에 도시된 개략적인 단면도를 참조하면, 반도체 기판(135)은 강하게 도핑된 반도체 캐리어(1351) 및 하나 이상의 기능적 반도체 층(1352), 예컨대, 전계 강도의 프로파일을 조정하기 위한 필드 정지 부분(들) 및/또는 받침대 층(들)을 포함하며, 이들은 반도체 본체(101)로서 제공될 수 있다. 또한, 도 3c를 참조하여 설명된 바와 같이 마스킹 주입을 통해 주입된 도펀트는 반도체 기판(135)의 일부가 될 수 있다.
도 4b 및 도 4c의 개략적인 단면도를 참조하면, 반도체 본체(101)의 공정 표면 상에 반도체 서브 층(153)을 형성함으로써 반도체 본체(101)의 두께가 증가된다. 반도체 서브 층(153)에 n형 도펀트 및/또는 p형 도펀트를 주입함으로써 반도체 서브 층(153) 내에 n형 도펀트 및 p형 도펀트가 형성된다. n형 도펀트 및 p형 도펀트는 하나 또는 상이한 주입 에너지들 및/또는 주입량들로 한번 또는 여러 번 주입될 수 있다. 상이한 에너지로 이온을 주입하는 것은 주입 부분(1541, 1542)에 대해 도 4b에 도시된 바와 같은 상이한 주입 깊이를 초래할 수 있다. 주입 부분(1542)의 도펀트 주입과 관련된 주입 에너지는, 주입 부분(1541)의 도펀트 주입과 관련된 주입 에너지 또는 주입 부분(1541, 1542)과 반대인 도전형인 주입 부분(1543)의 도펀트 주입과 관련된 주입 에너지보다 크다. 이온 주입과는 별도로, 다른 도핑 공정, 예컨대, 인시츄 도핑(in-situ dopping) 또는 고체 도핑 소스로부터의 도핑은 하나 이상의 주입 부분(1541, 1542, 1543)을 형성하는데 사용될 수 있다.
몇몇 실시예에서, 도 4b를 참조하여 예시된 이온 주입 공정에서는 도펀트 주입 동안 공정 표면에 트랜지스터 셀 영역에 대한 이온 주입 마스크가 없거나, 공정 표면 상의 그 어디에도 어떠한 패턴화된 이온 주입 마스크도 없다.
도 4c의 개략적인 단면도를 참조하면, 반도체 서브 층 형성 및 n형 및 p형 도펀트의 이온 주입 공정은 여러 번 반복되어 n형 및 p형 도펀트의 주입량과 함께 초접합 구조의 수직 연장부를 최종 장치의 원하는 드레인-소스 차단 전압에 적응시킬 수 있다. 드레인-소스 차단 전압 또는 장치 전압 클래스의 예는 수백 볼트 범위의 차단 전압(예컨대: 400V, 500V, 600V, 650V, 700V, 800V, 900V, 1000V)을 포함한다. 몇몇 실시예에서, 반도체 서브 층(153) 각각의 두께는 1㎛ 내지 15㎛, 예컨대, 2㎛ 내지 8㎛로 설정된다.
몇몇 실시예에서, 모든 반도체 서브 층(153)으로의 n형 및 p형 도펀트의 총 주입량은 적어도 20%만큼 상이하다. 즉, 초접합 구조의 수직 연장부를 따라 n형 및 p형 도펀트의 농도를 적분함으로써 결정되는 n형 및 p형 도펀트의 총 주입량은 적어도 20%만큼 상이하다.
도 4a 내지 도 4c를 참조하여 설명되는 공정에 의해 형성되는 반도체 본체(101)에, 확산 공정, 예컨대, 주입 부분(1541, 1542, 1543) 내로 주입된 도펀트의 도펀트 농도의 수직 프로파일을 조정하는 수직 확산 공정과 관련하여 기술되는 공정이 취해질 수 있다.
추가 공정이 도 4a 내지 도 4c에 도시된 공정에 이어서 수행된다.
추가 공정은, 드리프트 서브 부분(105) 또는 보상 서브 부분(106)이 형성될 위치에서 반도체 본체(101)에 트렌치를 형성하고, 예컨대, 에피택셜 성장 공정을 통해 이 트렌치에 진성 또는 저 도핑 반도체 충진 물질을 충진하고, 반도체 본체(101)를 가열하여, 예컨대, 도 4a 내지 도 4c에 도시된 공정에 의해 반도체 본체(101)로 주입된 n형 및 p형 도펀트의 횡 방향 확산과 같은 확산 공정을 야기함으로써, 도 1 내지 도 3c에 도시된 초접합 구조(104)를 형성하는 단계를 포함한다. 이 도펀트는 상이한 확산 속도로 인해 상이한 양으로 충진 물질 내로 확산될 수 있고, 그에 따라 순 p형 및 n형 도핑 부분, 예컨대, 도 1 내지 도 3c에 도시된 초접합 구조(104)의 보상 서브 부분(106) 및 드리프트 서브 부분(105)을 형성할 수 있다. 도 5에 도시된 바와 같이, 횡 방향 확산 공정은 제 1 도전형의 제 1 반도체 구역(145a, 145b)과 제 1 도전형과 상이한 제 2 도전형의 제 2 반도체 구역(150a, 150b)을 포함하는 트랜지스터 셀 영역(103)의 초접합 구조(143)를 형성할 수 있다. 제 1 및 제 2 반도체 구역은 반도체 본체(101)의 전면에 평행하게 횡 방향을 따라, 예컨대, 도 1에 도시된 횡 방향(x)을 따라 교대로 배치된다. 이들 구역의 횡 방향 배치 순서는 제 1 반도체 구역(145a), 제 2 반도체 구역(150a), 제 1 반도체 구역(145b), 제 2 반도체 구역(150b)이다.
제 1 반도체 구역(145a, 145b) 각각은 제 1 도전형의 제 1 도펀트 종 및 제 2 도전형의 제 2 도펀트 종을 포함한다. 제 1 반도체 구역(145a, 145b) 각각이 제 1 도전형이기 때문에, 제 1 도펀트 종의 농도는 제 2 도펀트 종의 농도보다 이들 구역 내에서 더 크다.
제 2 반도체 구역(150a, 150b) 각각은 제 2 도펀트 종을 포함한다. 이들 제 2 반도체 구역(150a, 150b)은 또한 제 2 도펀트 종의 농도보다 낮은 농도의 제 1 도펀트 종을 포함할 수 있다.
제 1 및 제 2 반도체 구역 중 하나, 즉, 제 1 반도체 구역(145a, 145b) 또는 제 2 반도체 구역(150a, 150b)은 초접합 반도체 장치의 드리프트 구역을 구성한다. 제 2 도펀트 종의 확산 계수는 주로 침입형 확산(interstitial diffusion)에 기초한다. 예로서, 제 2 도펀트 종은, 예컨대, 붕소 또는 알루미늄일 수 있다.
도 5에 도시된 초접합 구조(143)를 포함하는 초접합 반도체 장치는 도 5에 도시되지 않은 추가 구조적 요소를 포함할 수 있는데, 이 추가 구조적 요소는 도 5에 도시된 부분과 다른 장치 부분에 위치하기 때문에 또는 추가 구조적 요소의 명확성을 위해 도시되지 않는 것이다. 도 5에 도시되지 않은 이 추가 요소의 예는 장치의 유형에 의존하며, 에지 종단 구조, 쇄도 견고성(avalanche robustness)을 증가시키는 수단, 본체 및 소스를 포함하는 반도체 구조, 드레인, 애노드, 캐소드, 게이트 유전체 및 게이트 전극을 포함하는 게이트 구조, 절연 유전체, 콘택트 플러그 및 금속층과 같은 도전성 구조 중 하나 이상을 포함할 수 있다.
제 1 도전형은 n형일 수 있고 상기 제 2 도전형은 p형일 수 있다. 다른 예로서, 제 1 도전형은 p형일 수 있고 제 2 도전형은 n형일 수 있다.
제 1 및 제 2 반도체 구역(145a, 145b, 150a, 150b)은 상이한 도전형의 반도체 드리프트 및 보상 구역을 구성한다. 장치의 역 동작 모드에서, 제 1 반도체 구역 중 적어도 하나의 전체 공간 전하는 제 2 반도체 구역 중 적어도 하나의 공간 전하를 전기적으로 보상할 수 있다. 제 1 반도체 구역 중 적어도 하나의 전기적으로 활성인 주입량은 또한 제 2 반도체 구역 중 하나의 대응하는 주입량보다 20 %, 또는 10 % 또는 심지어 5 %보다도 작을 수 있는데, 여기서, 주입량은 제 1 또는 제 2 반도체 구역의 횡 방향에서의 ∫(dN/dx)을 의미하며, N은 p형 도핑의 n형 유효 농도 또는 순 농도이다.
제 1 및 제 2 도펀트 종의 재료의 예는 As 및 B, As 및 Al, Sb 및 B, Sb 및 Al을 포함할 수 있다.
제 1 및 제 2 반도체 구역(145a, 145b, 150a, 150b) 중 하나는, 예컨대, 도 4a 내지 도 4c에 도시된 바와 같이, 횡 방향에 직각인 수직 방향(z)를 따라 반도체 기판 상에서 성장한 적어도 하나의 에피택셜 반도체 층을 포함할 수 있다. 제 1 및 제 2 반도체 구역(145a, 145b, 150a, 150b) 중 다른 하나는 반도체 본체(101)에 형성된 트렌츠 내에 배치될 수 있다. 이들 구역은 횡 방향을 따라 트렌치의 측벽 상에서 성장한 에피택셜 반도체 층을 포함할 수 있다. 제 1 반도체 구역(145a, 145b)의 폭은, 예컨대, 인접한 트렌치들 사이의 메사 부분의 폭보다 클 수 있다.
제 1 및/또는 제 2 도펀트 종은 도 4a 내지 도 4c를 참조하여 예시되고 기술 된 바와 같은 반도체 본체(101)에 주입될 수 있다.
도 6은 도 5에 도시된 교차라인 FF'의 횡 방향에 따른 제 1 도펀트 종의 농도(C1) 및 제 2 도펀트 종의 농도(C2)의 프로파일의 일 예의 개략도를 도시한다.
제 1 도전형을 갖는 제 1 도펀트 종의 농도(C1)는 제 1 반도체 구역(145a)(즉, 도 6에 도시된 그래프의 좌측 부분) 내에서 제 2 도전형을 갖는 제 2 도펀트 종의 농도(C2)보다 더 크다. 이와 반대로, 제 2 도펀트 종의 농도(C2)는 제 2 반도체 구역(150a)(즉, 도 6에 도시된 그래프의 우측 부분) 내에서 제 1 도펀트 종의 농도(C1)보다 더 크다. 따라서, 제 1 반도체 구역(145a)의 도전형은 제 1 도펀트 종의 도전형에 대응하고, 제 2 반도체 구역(150a)의 도전형은 제 2 도펀트 종의 도전형에 대응한다.
다시 말해, 제 1 반도체 구역(145a, 145b) 중 하나와 제 2 반도체 구역(150a, 150b) 중 하나 사이의 인터페이스에서의 제 1 및 제 2 도펀트 종 각각의 농도는 제 1 반도체 구역으로부터 제 2 반도체 구역으로 횡 방향을 따라 감소된다. 도펀트 프로파일은 인터페이스에서 교차하지만, 프로파일의 경사도는 제 2 도펀트 종보다 제 1 도펀트 종에 대해 더 크다.
도 7은 도 5에 도시된 교차라인 GG'의 횡 방향에 따른 제 1 도펀트 종의 농도(C1) 및 제 2 도펀트 종의 농도(C2)의 프로파일의 일 예의 개략도를 도시한다.
제 1 도펀트 종의 농도(C1)는 제 1 반도체 구역(145b)(즉, 도 7에 도시된 그래프의 우측 부분) 내에서 제 2 도펀트 종의 농도(C2)보다 더 크다. 이와 반대로, 제 2 도펀트 종의 농도(C2)는 제 2 반도체 구역(150a)(즉, 도 7에 도시된 그래프의 좌측 부분) 내에서 제 1 도펀트 종의 농도(C1)보다 더 크다. 따라서, 제 1 반도체 구역(145b)의 도전형은 제 1 도펀트 종의 도전형에 대응하고, 제 2 반도체 구역(150a)의 도전형은 제 2 도펀트 종의 도전형에 대응한다.
도 8a는 도 5에 도시된 반도체 본체(101)의 교차라인 EE'의 횡 방향에 따른 제 1 도펀트 종의 농도(C1) 및 제 2 도펀트 종의 농도(C2)의 프로파일의 일 예를 도시한다.
제 1 도펀트 종의 농도(C1)의 프로파일과 제 2 도펀트 종의 농도(C2)의 프로파일 사이의 교차 영역은, 제 2 도펀트 종의 농도(C2)보다 큰 제 1 도펀트 종의 농도(C1)를 갖는 제 1 반도체 구역(145a)과 같은 제 1 반도체 구역 및 제 1 도펀트 종의 농도(C1) 보다 큰 제 2 도펀트 종의 농도(C2)를 갖는 제 2 반도체 구역(150a)과 같은 제 2 반도체 구역 사이의 인터페이스를 정의한다. 도 8a에 도시된 바와 같이 농도(C1, C2)의 개략적인 프로파일은 제 1 반도체 구역(145a, 145b)과 같은 제 1 반도체 구역의 체적으로부터, 원래 도핑되지 않고 도 5에 도시된 것처럼 형성될 수 있는 제 2 반도체 구역(150a)과 같은 제 2 반도체 구역의 체적 내로 제 1 및 제 2 도펀트 종을 확산시킴으로써 형성될 수 있다. 제 1 반도체 구역(145a, 145b)의 폭은, 예컨대, 인접한 트렌치들 사이의 메사 부분의 폭보다 클 수 있다.
도 8a에 도시된 예에서, 제 2 도펀트 종의 확산 계수는 제 1 도펀트 종의 확산 계수의 적어도 2배이다. 횡 방향(EE')을 따른 제 1 및 제 2 도펀트 종 각각의 도펀트 농도(C1, C2)의 최대치는 제 2 반도체 구역 중 인접한 것과 동일한 횡 방향 거리를 갖는 제 1 반도체 구역(145a, 145b)의 각각의 중심에 위치한다. 제 2 도펀트 종의 농도(C2)의 최소치는 제 1 반도체 구역, 예컨대, 제 1 반도체 구역(145a, 145b) 중 인접한 것과 동일한 횡 방향 거리를 갖는 각 제 2 반도체 구역, 예컨대, 제 2 반도체 구역(150a)의 중심에 위치한다.
도 8a에 도시된 예에서, 제 1 도펀트 종을 갖지 않는 부분(144)은 각각의 제 2 반도체 구역, 예컨대, 제 2 반도체 영역(150a)에 있다. 도펀트 농도(C1, C2)의 각 프로파일의 주름은, 예컨대, 확산 저장소로서 작용하는 부분의 치수 및 거리, 각각의 도펀트 종의 확산 계수 또는 각각의 도펀트 종 확산의 열 처리량 및 시간(thermal budget and time)과 같은 복수의 파라미터에 의해 영향을 받을 수 있다.
도 8b의 개략도는 도 5에 도시된 초접합 구조(143)의 교차라인 EE'의 횡 방향에 따른 제 1 도펀트 종의 농도(C1) 및 제 2 도펀트 종의 농도(C2)의 프로파일의 다른 예를 도시한다. 제 2 도펀트 종의 농도(C2)의 프로파일의 최대 위치 및 최소 위치와 관련하여서는, 도 8a에 도시된 예와 유사하다.
제 1 도펀트 종의 농도(C1)의 프로파일은, 제 1 도펀트 종이 제 2 반도체 구역(150a)과 같은 제 2 반도체 구역의 전체 체적 내에 위치한다는 점에서 도 8a에 도시된 대응하는 프로파일과 다르다. 따라서, 제 1 반도체 구역(145a, 145b) 내에 위치한 저장소와 같은 인접한 확산 저장소로부터의 제 1 도펀트 종의 확산은, 2개의 확산 프로파일이 중첩되도록 그리고 반도체 체적, 예컨대, 도 8a에 도시된 것과 같은 제 1 도펀트 종을 갖지 않는 부분(144)이 제 2 반도체 구역, 예컨대, 제 2 반도체 영역(150a)에 존재하지 않도록 이루어진다.
도 9a는 도 5에 도시된 초접합 구조(143)의 수직 방향(z)인 교차라인 HH'에 따른 제 1 도펀트 종의 농도(C1) 및 제 2 도펀트 종의 농도(C2)의 프로파일의 일 예를 도시한다. 수직 방향(z)인 교차라인 HH'을 따르는 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일은, 예컨대, 도 5 내지 도 8b를 참조하여 설명된 횡 방향 확산 공전 전에 수직 확산 공정과 같은 확산 공정을 수행함으로써 설정될 수 있다.
제 1 도펀트 종의 농도(C1)의 프로파일 및 제 2 도펀트 종의 농도(C2)의 프로파일 모두는 수직 방향(z)인 교차라인 HH'을 따른 최대치 및 최소치를 포함한다. 제 1 도펀트 종의 농도(C1)는 제 2 도펀트 종의 농도(C2)보다 크다. 따라서, 제 1 반도체 구역(145a)의 도전형은 제 1 도펀트 종의 도전형과 동일하다.
수직 방향(z)인 교차라인 HH'을 따른 제 1 도펀트 종 및 제 2 도펀트 종 각각의 농도(C1, C2)의 프로파일의 최대치의 개수는, 예컨대, 도 4a 내지 도 4c에 도시된 공정에 의해 반도체 기판 상에 형성된 에피택셜 반도체 서브 층의 개수에 대응할 수 있다. 제 1 및 제 2 도펀트 종은 각 반도체 에피택셜 층에 주입될 수 있다. 반도체 에피택셜 층 중 하나로의 각 주입은, 예컨대, 하나의 반도체 에피택셜 층 형성 이후에 그리고 다음 반도체 에피택셜 층 형성 이전에 수행될 수 있다. 제 1 도펀트 종의 주입량은 제 2 도펀트 종의 주입량과 동일할 수 있다. 또한, 이들 주입량은 적어도 하나의 에피택셜 반도체 층에 대해 거의 동일, 즉, 각각 20 %, 10 %, 5 %, 또는 3 % 또는 1 % 미만으로 차이날 수 있다. 주입량을 변경시킴으로써, 예컨대, 에피택셜 층(들)의 상부 절반에서는 n형 주입량을 p형 주입량보다 더 크게 하고, 에피택셜 층(들)의 하부 절반에서는 p형 주입량을 n형 주입량보다 더 크게 함으로써, 전하 불균형, 예컨대, 에피택셜 층(들)의 상부 절반에서 과량의 p형 전하에 의해 야기되는 전하 불균형 및 에피택셜 층(들)의 하부 절반에서 과량의 n형 전하에 의해 야기되는 전하 불균형이 조정될 수 있다. 일 예로서, 제 1 및 제 2 도펀트 종의 주입량을 상이한 값, 예컨대, 위 실시예 값으로 조정함으로써, 결과 장치의 항복 전압에 대한 제조 허용 오차를 개선시킬 수 있다. 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일의 최대치는, 예컨대, 제 1 및 제 2 도펀트 종의 주입을 위해 선택된 주입 에너지에 따라 수직 방향(z)을 따라 서로 시프트될 수 있다. 서브 층 당 전체 주입은 또한, 예컨대, 상이한 주입 에너지에서 복수의 서브 주입량으로 분할될 수 있다.
도 5의 초접합 구조(143)의 수직 방향(z)인 교차라인 II'을 따른 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일은 도 9a에 도시된 농도(C1, C2)의 프로파일의 예와 관련된다. 이 프로파일도 수직 방향(z)인 교차라인 II'을 따른 최대치 및 최소치를 포함할 수 있다. 도 9a에 도시된 수직 방향 HH'을 따른 프로파일에 대해 유효한 C1>C2 관계와 대조적으로 C2>C1이 도 5의 수직 방향(z)인 교차라인 II'을 따른 프로파일에 적용될 수 있다(도 9a에는 도시되지 않음).
도 9b는 도 5의 초접합 구조(143)의 수직 방향(z)인 교차라인 II'에 따른 제 1 도펀트 종의 농도(C1) 및 제 2 도펀트 종의 농도(C2)의 프로파일의 다른 예를 도시한다. 도 9b에 도시된 실시예에서, 일정한 또는 거의 일정한 농도(C1, C2)의 프로파일로 인해 도펀트 종의 수직 확산에 의한 최대치가 더 이상 존재하지 않는다.
몇몇 다른 실시예에서, 도 9a에 도시된 프로파일의 예와는 다르게, 더 큰 확산 계수를 갖는 제 2 도펀트 종의 농도(C2) 프로파일은 제 1 도펀트 종의 농도(C1) 프로파일보다 수직 방향(z)을 따라 더 적은 개수의 최대치를 포함한다. 이는, 제 2 도펀트 종을 주입할 때 복수의 주입 에너지를 사용함으로써 및/또는 제 1 도펀트 종보다 적은 제 2 도펀트 종을 복수의 반도체 에피택셜 층에 주입함으로써 제 1 반도체 구역(145a, 145b)을 구성하는 이 에피택셜 층을 형성할 때 달성될 수 있다. 이들 프로파일 중 하나 또는 둘 모두는 또한 수직 방향(z)을 따라, 예컨대, 5 %, 또는 10 % 또는 20 %만큼, 약간 변할 수 있다. 이러한 변화는 장치의 쇄도 견고성을 향상시키거나 장치의 항복 전압에 관한 생산 허용 오차를 개선시킬 수 있다. 예로서, 드리프트 구역을 구성하는 도펀트 중 하나의 농도는, 예컨대, 수직 방향(z)에 따른 드리프트 구역의 중심에서 수직 방향(z)에 따른 다른 최대치들보다 높은 피크 최대치를 가질 수 있다. 이 예는, 장치의 쇄도 견고성을 향상시킬 수 있다. 다른 예로서, 드리프트 구역을 구성하는 도펀트 중 하나의 농도는, 드리프트 구역의 상부측 및/또는 하부측에서 또는 그 부근에서 피크 최대치를 가질 수 있으며, 피크 최대치는 수직 방향에서 다른 최대치들보다 높다. 이 추가의 예는 형성될 드리프트 구역 밖으로의 도펀트 수직 확산을 상쇄시키는 것을 허용할 수 있다.
도 5의 반도체 몸체(101)에서 수직 방향(z)에 따른 제 1 및 제 2 도펀트 종의 농도(C1, C2)의 프로파일은 도 9b에 도시된 농도(C1, C2)의 프로파일의 예와 관련된다. 도 9a에 도시된 바와 같은 도 5의 수직 방향(z)인 교차라인 HH'을 따른 프로파일에 대해 유효한 C1>C2 관계와 대조적으로 도 9b에 도시된 바와 같이 C2>C1이 도 5의 교차라인 II '을 따르는 수직 방향(z)을 따른 프로파일에 적용될 수 있다.
수직 방향(z)을 따른 도펀트 농도(C1, C2)의 프로파일의 다른 예는 최대 농도 및 최소 농도를 갖는 부분 및 일정한 도펀트 농도를 갖는 다른 부분을 포함할 수 있다. 이러한 프로파일은, 예컨대, 에피택셜 층 증착 공정에서의 인시츄 도핑(in-situ doping)과 도펀트의 이온 주입에 의한 도핑의 조합에 의해 제조될 수 있다. 초접합 반도체 장치를 완성하기 위한 추가 공정이 이어질 수 있다. 추가 공정의 예는 게이트 유전체, 게이트 전극, 반도체 본체 및 배선 영역의 대향면의 부하 단자, 평면 종단 구조, 예컨대, 하나 이상의 잠재적인 링 구조 및 접합 종단 확장 구조의 형성과, 주입 부분의 도펀트의 수직 상호 확산을 위한 열 공정을 포함한다. 또한, 도 4a 내지 도 9b를 참조하여 위에 설명한 수직 확산 공정 및 횡 확산 공정으로 도 1 내지 도 3c에 도시된 종단 영역(108)의 제 1 내지 제 3 종단 서브 부분(111, 112, 113)을 형성한다.
도 10은 n형 제 1 반도체 구역(345a, 345b) 및 p형 제 2 반도체 구역(350a)을 포함하는 수직형 FET(301)의 일부의 개략적인 단면도를 도시한다. 이들 반도체 구역은 제 1 반도체 구역(345a), 제 2 반도체 구역(350a) 및 제 1 반도체 구역(345b)의 순서로 횡 방향(x)을 따라 순차적으로 배치된다. 이들 반도체 구역들 내의 제 1 및 제 2 도펀트 종의 농도 프로파일은 위의 해당 예들 중 임의의 것에 대응할 수 있다. 제 1 반도체 구역(345a, 345b)은 FET(301)의 드리프트 구역을 구성한다. FET(301)의 역 동작 모드에서, 자유 캐리어가 이들 부분으로부터 제거될 수 있고 제 1 및 제 2 반도체 구역 사이의 전하 보상이 달성될 수 있는데, 즉, 제 1 반도체 구역 중 하나의 공간 전하가 제 2 반도체 구역 중 하나의 공간 전하를 전기적으로 보상할 수 있다.
FET(301)는 반도체 본체 부분(306)의 전면(304)에 형성된 p형 본체 부분(326) 및 n+형 소스 부분(327)을 갖는 반도체 구조(325)를 포함한다.
전면(304)과 대향하는 반도체 본체 부분(306)의 배면에 n+형 드레인(335)이 형성된다. n형 반도체 구역(341)은 제 1 및 제 2 반도체 구역(345a, 345b, 350a)과 n+형 드레인(335) 사이에 배치될 수 있다. n형 반도체 구역(341)은 제 1 반도체 구역(345a)과 동일한 도펀트 농도를 가질 수 있다. 다른 예에 따르면, n형 반도체 구역(341)의 도펀트 농도는 제 1 반도체 구역(345a, 345b)의 농도보다 높거나 낮을 수 있다. n형 반도체 구역(341)은 FET(301)의 쇄도 견고성과 같은 견고성을 향상시키도록 구성된 필드 정지 영역일 수 있다.
전면(304)에서, 도전성 구조(355)는 반도체 구조(325)에 전기적으로 연결된다. 도전성 구조(355)는 도전성 요소, 예컨대, 금속 및/또는 도핑된 반도체와 같은 도전성 재료의 도전성 층 및 콘택트 플러그를 포함할 수 있다. 도전성 구조(355)는, 예컨대, FET(301)과 추가의 회로 장치 또는 칩 패드와 같은 추가 요소 사이에 전기적 상호 접속을 제공하도록 구성된다.
FET(301)은 또한 게이트 유전체(362a, 362b), 게이트 전극(364a, 364b) 및 절연 층(366a, 366b)을 포함하는 게이트 구조(360a, 360b)를 포함한다.
본 명세서에서는 특정 실시예가 도시되고 설명되었지만, 당업자는 본 발명의 범위를 벗어나지 않으면서 다양한 대체 및/또는 균등한 구현이 도시되고 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 개조 또는 변형을 포괄하고자 한다. 따라서, 본 발명은 청구항 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (16)

  1. 반도체 장치로서,
    반도체 본체(101)의 트랜지스터 셀 영역(103) 내의 트랜지스터 셀(102)과,
    상기 반도체 본체(101) 내의 초접합 구조(104) - 상기 초접합 구조(104)는, 각각 정반대의 제 1 및 제 2 도전형이며 횡 방향(x)으로 교대로 배치되는 복수의 드리프트 서브 부분(105) 및 복수의 보상 서브 부분(106)을 포함하고, 상기 복수의 드리프트 서브 부분(105)의 각각은 상기 제 2 도전형의 제 2 도펀트에 의해 부분적으로 보상된 상기 제 1 도전형의 제 1 도펀트를 포함하며, 상기 드리프트 서브 부분(105)과 상기 보상 서브 부분(106) 사이의 인터페이스에서의 상기 제 1 도펀트 및 상기 제 2 도펀트 각각의 농도 프로파일은 상기 드리프트 서브 부분(105)으로부터 상기 보상 서브 부분(106) 쪽으로 상기 횡 방향을 따라 감소함 - 와,
    상기 반도체 본체(101)의 에지와 상기 트랜지스터 셀 영역(103) 사이에 있는 상기 트랜지스터 셀 영역(103) 외부의 종단 영역(108)을 포함하되,
    상기 종단 영역(108)은,
    각각이 상기 제 1 도전형인 제 1 종단 서브 부분(111) 및 제 3 종단 서브 부분(113)과,
    상기 반도체 본체(101)의 제 1 표면(115)에 직각인 수직 방향(z)을 따라 상기 제 1 종단 서브 부분(111)과 상기 제 3 종단 서브 부분(113) 사이에 끼어 있는 상기 제 2 도전형의 제 2 종단 서브 부분(112)을 포함하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 수직 방향(z)을 따르는 상기 제 2 종단 서브 부분(112)의 연장부(d2)는 상기 보상 서브 부분(106)의 하부측과 상기 제 1 표면(115) 사이의 수직 거리(dv)의 20 % 내지 80 % 범위인
    반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 2 종단 서브 부분(112)은 전기적으로 플로팅하는
    반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 종단 서브 부분(111) 및 상기 제 3 종단 서브 부분(113)은 상기 제 2 종단 서브 부분(112)을 완전히 둘러싸며 합쳐지는(merge)
    반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 2 종단 서브 부분(112)은 상기 제 2 도전형이고, 상기 제 1 도전형의 도펀트에 의해 부분적으로 보상된 상기 제 2 도전형의 도펀트를 포함하는
    반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 종단 서브 부분(111) 및 상기 제 3 종단 서브 부분(113) 각각은 상기 제 1 도전형이고, 상기 제 2 도전형의 도펀트에 의해 부분적으로 보상된 상기 제 1 도전형의 도펀트를 포함하는
    반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 도전형의 도펀트 및 상기 제 2 도전형의 도펀트의 쌍은 As 및 B, As 및 Al, Sb 및 B, Sb 및 Al, P 및 Al 중 하나의 쌍에 대응하는
    반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 종단 서브 부분(112)의 연장부(l2)는 3 x p와 15 x p 사이의 범위이고, p는 상기 보상 서브 부분(106)의 피치(a pitch)인
    반도체 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 종단 서브 부분(112)은 상기 트랜지스터 셀 영역(103)을 둘러싸는
    반도체 장치.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 본체(101)의 에지와 상기 제 2 종단 서브 부분(112) 사이의 상기 제 1 도전형의 필드 정지 부분(132)을 더 포함하는
    반도체 장치.
  11. 제 10 항에 있어서,
    상기 필드 정지 부분(132)의 수직 연장부(df)는 상기 보상 서브 부분(106)의 수직 연장부(dv)의 50 % 내지 110 % 범위인
    반도체 장치.
  12. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 종단 서브 부분(111)과 상기 제 1 표면(115) 사이에 끼어 있는 상기 제 2 도전형의 제 4 종단 서브 부분(131)을 더 포함하는
    반도체 장치.
  13. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 3 종단 서브 부분(113)과 상기 제 1 도전형의 반도체 기판(135) 사이에 끼어 있는 상기 제 2 도전형의 제 5 단말 서브 부분(125)을 더 포함하는
    반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 5 단말 서브 부분(125)과 상기 제 1 표면(115) 사이의 수직 거리(d5)는 상기 보상 서브 부분(106)의 하부측과 상기 제 1 표면(115) 사이의 수직 거리(dc)의 80 % 내지 100 % 범위인
    반도체 장치.
  15. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 횡 방향(x)을 따르는 상기 드리프트 서브 부분(105) 내의 상기 제 1 도펀트 및 상기 제 2 도펀트의 농도 프로파일의 최대치는 각 드리프트 서브 부분의 중심에 위치한
    반도체 장치.
  16. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 반도체 본체의 상기 제 1 표면의 제 1 부하 단자 콘택트와, 상기 제 1 표면에 대향하는 상기 반도체 본체의 제 2 표면의 제 2 부하 단자 콘택트를 포함하는 수직 전력 트랜지스터인
    반도체 장치.
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